CN107039432A - 半导体器件 - Google Patents

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姜尚求
金成洙
金柱然
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李在训
河泰元
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Abstract

本公开涉及半导体器件。一种半导体器件可以包括：形成在衬底上并且具有上表面的宽度与下表面的宽度的第一比值的第一栅电极；形成在衬底上并且具有上表面的宽度与下表面的宽度的第二比值的第二栅电极，其中第二比值小于第一比值；形成在第一栅电极的侧壁上的第一栅间隔物；形成在第二栅电极的侧壁上的第二栅间隔物；以及覆盖第一栅间隔物和第二栅间隔物的层间绝缘膜。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件和/或其制造方法。
背景技术
为了半导体器件密度提高，已经提出多栅晶体管作为尺寸缩小技术中的一种，根据多栅晶体管，呈鳍或纳米线形状的多沟道有源图案(或硅体)被形成在衬底上，然后栅被形成在多沟道有源图案的表面上。
这种多栅晶体管可以允许相对容易的尺寸缩小，因为其使用三维沟道。此外，电流控制能力可以提高而不要求多栅晶体管的增加的栅长度。此外，可以有效抑制短沟道效应(SCE)，短沟道效应是沟道区域的电位受漏极电压影响的现象。
发明内容
一些示例实施方式涉及通过利用绝缘膜的应力具有提高的性能的半导体器件。
另外的示例实施方式涉及制造通过利用绝缘膜的应力具有提高的性能的半导体器件的方法。
根据本发明构思的一示例实施方式，提供一种半导体器件。
在一些示例实施方式中，半导体器件可以包括：衬底上的第一栅电极，第一栅电极具有其上表面的宽度与其下表面的宽度的第一比值；衬底上的第二栅电极，第二栅电极具有其上表面的宽度与其下表面的宽度的第二比值，使得第二比值小于第一比值；第一栅电极的侧壁上的第一栅间隔物；第二栅电极的侧壁上的第二栅间隔物；以及至少部分地覆盖第一栅间隔物和第二栅间隔物的层间绝缘膜。
根据本发明构思的一些另外的示例实施方式，半导体器件可以包括：衬底上的第一栅电极，使得第一栅电极的宽度随逐渐增大的距衬底的距离而增大；衬底上的第二栅电极，使得第二栅电极的宽度随逐渐增大的距衬底的距离而减小；第一栅电极的侧壁上的第一栅间隔物，第一栅间隔物被配置为在第一栅电极上施加第一拉应力；第二栅电极的侧壁上的第二栅间隔物，第二栅间隔物被配置为在第二栅电极上施加第二拉应力，使得施加在第一栅电极上的第一拉应力大于施加在第二栅电极上的第二拉应力；以及至少部分地覆盖第一栅间隔物和第二栅间隔物的层间绝缘膜。
根据本发明构思的一些另外的示例实施方式，半导体器件可以包括：第一栅电极的侧壁上的第一栅间隔物，使得第一栅间隔物被配置为在第一栅电极上施加第一拉应力；第二栅电极的侧壁上的第二栅间隔物，使得第二栅间隔物被配置为在第二栅电极上施加第二拉应力；以及层间绝缘膜，其至少部分地覆盖第一栅间隔物和第二栅间隔物，使得层间绝缘膜被配置为在第一栅电极上施加第一压应力并在第二栅电极上施加第二压应力。
附图说明
通过参考附图详细描述其一些示例实施方式，示例实施方式的以上及其它目的、特征及优点对本领域普通技术人员而言将变得更加明显，其中：
图1是被提供以解释根据一些示例实施方式的半导体器件的俯视图；
图2是在图1的线A-A上截取的剖视图；
图3示出第一栅间隔物，其中省略了图2的第一栅电极；
图4仅单独示出图2的第一栅电极；
图5示出第二栅间隔物，其中省略了图2的第二栅电极；
图6仅单独示出图2的第二栅电极；
图7A、7B、8A和8B是在图1的线B-B上截取的剖视图；
图9A、9B、10A和10B是在图1的线C-C上截取的剖视图；
图11是被提供以解释根据一些示例实施方式的半导体器件的视图；
图12是被提供以解释根据一些示例实施方式的半导体器件的视图；
图13是被提供以解释根据一些示例实施方式的半导体器件的视图；
图14到19是示出制造的中间阶段的视图，所述视图被提供以解释根据一些示例实施方式的制造半导体器件的方法；
图20是示出制造的中间阶段的视图，所述视图被提供以解释根据一些示例实施方式的制造半导体器件的方法；
图21是示出制造的中间阶段的视图，所述视图被提供以解释根据一些示例实施方式的制造半导体器件的方法；
图22到26是示出制造的中间阶段的视图，所述视图被提供以解释根据一些示例实施方式的制造半导体器件的方法；以及
图27是包括根据示例实施方式的半导体器件的SoC系统的框图。
具体实施方式
在下文中，本发明构思的示例实施方式现将参考附图被更充分地描述，附图中一些示例实施方式被示出。然而，示例实施方式可以以不同形式被实现，且不应被解释为限于此处阐释的示例实施方式。更确切地说，这些示例实施方式被提供使得本公开将彻底和完整，且将把示例实施方式的范围充分地传达给本领域技术人员。在整个说明书中，相同附图标记指代相同部件。在附图中，为了清晰，层和区域的厚度被夸大。
将理解，当一元件或层被称为“连接到”或“联接到”另外的元件或者层时，它能直接连接或联接到另外的元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另外的元件或层时，没有居间元件或层存在。相同附图标记始终指代相同元件。当在此处使用时，术语“和/或”包括相关所列项目中的一个或更多个的任意和所有组合。
还将理解，当一层被称为“在”另外的层或衬底“上”时，它能直接在所述另外的层或衬底上，或者还可以存在居间层。相反，当一元件被称为“直接在”另外的元件“上”时，没有居间元件存在。
将理解，虽然术语第一、第二等可以在此处被用来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用来将一个元件与另一元件区分开。因此，例如，以下讨论的第一元件、第一部件或第一部分能被称作第二元件、第二部件或第二部分而不背离示例实施方式的教导。
在描述示例实施方式的上下文中(尤其在所附权利要求的上下文中)术语“一”和“该”及类似的指称的使用将被解释为涵盖单数和复数两者，除非此处另行指出或清楚地与上下文矛盾。术语“包含”、“具有”、“包括”和“含有”将被解释为开放性术语(即意思是“包括，但不限于”)，除非另行注明。
除非另有定义，此处使用的所有技术术语和科学术语具有与这些示例实施方式所属领域的普通技术人员通常理解的相同的含义。注意，除非另行指明，此处提供的任意和所有示例或示例性术语的使用仅打算更好地说明示例实施方式，不是示例实施方式的范围上的限制。此外，除非另有定义，在通用词典中定义的所有术语可以不被过度地解释。
在下文中，将参考图1到10B描述根据一示例实施方式的半导体器件。
图1是被提供来解释根据一些示例实施方式的半导体器件的俯视图，图2是在图1的线A-A上截取的剖视图。图3示出第一栅间隔物，其中图2的第一栅电极被省略，图4仅单独示出图2的第一栅电极。图5示出第二栅间隔物，其中图2的第二栅电极被省略，图6仅单独示出图2的第二栅电极。图7A到8B是在图1的线B-B上截取的剖视图，图9A到10B是在图1的线C-C上截取的剖视图。
如图中所示，半导体器件可以在其中包括呈鳍型图案形状的沟道区域，但是示例实施方式不限于此。例如，代替鳍型图案形状，半导体器件可以包括呈线图案形状的沟道区域。
此外，尽管以下描述半导体器件包括使用鳍型图案的鳍型场效应晶体管(FINFET)，但是示例实施方式不限于此。例如，根据示例实施方式的半导体器件可以包括平面晶体管。
参考图1到4D，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅间隔物131、132、第二栅间隔物231、232、以及层间绝缘膜180。
例如，衬底100可以是体硅或绝缘体上硅(SOI)。或者，衬底100可以是硅衬底，或可以包括诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物的其它物质。或者，衬底100可以是具有形成在其上的外延层的基底衬底。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此相邻的区域。然而，示例实施方式不限于以上给出的示例。第一栅电极120(将要被描述)可以形成在第一区域(I)中，并且第二栅电极220(将要被描述)可以被形成在第二区域II中。
第一鳍型图案110可以从衬底100突出。第一鳍型图案110可以纵向地在第一方向X1上延伸。
第一鳍型图案110指的是多栅晶体管中使用的有源图案。因此，第一鳍型图案110可以被形成为沟道沿鳍的三个表面彼此连接，或替换地，沟道可以形成在鳍的两对立表面上。
第一鳍型图案110可以是衬底100的一部分，并且可以包括在衬底100上生长的外延层。
例如，第一鳍型图案110可以包括诸如硅或锗的元素半导体材料。此外，第一鳍型图案110可以包括诸如例如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
具体地，以IV-IV族化合物半导体为例，第一鳍型图案110可以是包括例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者掺以IV族元素的以上提到的二元或三元化合物。
以III-V族化合物半导体为例，第一鳍型图案110可以是二元化合物、三元化合物和四元化合物中的一种，其由可以是铝(Al)、镓(Ga)和铟(In)中的至少一种的III族元素与可以是磷(P)、砷(As)和锑(Sb)中的一种的V族元素的组合形成。
在根据示例实施方式的半导体器件中，第一鳍型图案110可以是包括硅的硅鳍型图案。
第一场绝缘膜105可以被形成在衬底100上。第一场绝缘膜105可以部分地覆盖第一鳍型图案110的侧表面。因此，第一鳍型图案110的上表面可以高于布置在第一鳍型图案110的长边上的第一场绝缘膜105的上表面向上突出。第一鳍型图案110可以由衬底100上的第一场绝缘膜105限定。
第一场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜和它们的组合中的一种。
第一栅电极120可以在第二方向Y1延伸。第一栅电极120可以被形成为交叉第一鳍型图案110。
第一栅电极120可以被形成在第一鳍型图案110和第一场绝缘膜105上。第一栅电极120可以围绕高于第一场绝缘膜105的上表面向上突出的第一鳍型图案110。
第一栅电极120可以包括彼此对立的第一侧壁120a和第二侧壁120c。第一栅电极120可以包括将第一栅电极的第一侧壁120a与第一栅电极的第二侧壁120c连接且沿第一鳍型图案110的上表面延伸的底表面120b。
第二栅电极220可以在第二方向Y1延伸。第二栅电极220可以被形成在第一鳍型图案110上从而交叉第一鳍型图案110。
第二栅电极220可以邻近于第一栅电极120形成。在一些示例实施方式中，交叉第一鳍型图案110的另外的栅电极可以不形成在第二栅电极220和第一栅电极120之间。
第二栅电极220可以包括彼此对立的第一侧壁220a和第二侧壁220c。第二栅电极220可以包括将第二栅电极的第一侧壁220a与第二栅电极的第二侧壁220c连接且沿第一鳍型图案110的上表面延伸的底表面220b。
第一栅电极120可以包括金属层MG1、MG2。例如，如所示，第一栅电极120可以包括两个或更多个金属层MG1、MG2的堆叠。第一金属层MG1起调节功函数的作用，第二金属层MG2起填充由第一金属层MG1限定的空间的作用。例如，第一金属层MG1可以是N型功函数膜。例如，第一金属层MG1可以包括例如TiAl、TiAlN、TaC、TaAlN、TiC、HfSi和它们的组合中的至少一种，但是不限于此。此外，第二金属层MG2可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但是不限于此。
第二栅电极220可以包括金属层MG3、MG4。例如，如所示，第二栅电极220可以包括两个或更多个金属层MG3、MG4的堆叠。第三金属层MG3起调节功函数的作用，第四金属层MG4起填充由第三金属层MG3限定的空间的作用。第三金属层MG3可以包括第一子金属层MG3a和第二子金属层MG3b。
第一子金属层MG3a可以是N型功函数膜。例如，第一子金属层MG3a可以包括例如TiAl、TiAlN、TaC、TaAlN、TiC、HfSi和它们的组合中的至少一种，但是不限于此。
第二子金属层MG3b可以被形成在第一子金属层MG3a上。第二子金属层可以是P型功函数膜。例如，第二子金属层MG3b可以包括金属氮化物。具体地，在一些示例实施方式中，第二子金属层MG3b可以被配置为包括例如TiN和TaN中的至少一种。更具体地，第二子金属层MG3b可以由例如由TiN组成的单膜或由TiN下部膜和TaN上部膜组成的双膜形成，但是不限于此。
第一栅电极120和第二栅电极220可以每个通过替换工艺(或后栅工艺)形成，但是不限于此。
第一栅间隔物131、132可以被布置在第一栅电极120的侧壁上。第一栅间隔物131、132可以包括布置在第一栅电极的第一侧壁120a上的第一一侧间隔物131、以及布置在第一栅电极的第二侧壁120c上的第一另一侧间隔物132。
第一一侧间隔物131和第一另一侧间隔物132可以限定第一沟槽121。第一沟槽的第一侧壁121a可以由第一一侧间隔物131限定，并且第一沟槽的第二侧壁121c可以由第一另一侧间隔物132限定。第一沟槽的底表面121b可以通过将第一沟槽的第一侧壁121a与第一沟槽的第二侧壁121c连接来限定。
第一栅间隔物131、132可以包括下部131b、132b以及上部131a、132a。更具体地，第一一侧间隔物131可以包括下部131b和上部131a，并且第一另一侧间隔物132可以包括下部132b和上部132a。
第二栅间隔物231、232可以被布置在第二栅电极220的侧壁上。第二栅间隔物231、232可以包括布置在第二栅电极的第一侧壁220a上的第二一侧间隔物231、以及布置在第二栅电极的第二侧壁220c上的第二另一侧间隔物232。
第二一侧间隔物231和第二另一侧间隔物232可以限定第二沟槽221。
第二一侧间隔物231可以包括下部231b和上部231a，并且第二另一侧间隔物232可以包括下部232b和上部232a。
第一栅电极120可以通过填充由第一栅间隔物131、132限定的第一沟槽121形成。第二栅电极220可以通过填充由第二栅间隔物231、232限定的第二沟槽221形成。
第一栅间隔物131、132可以包括第一氮化物间隔物131a、132a以及第一氧化物间隔物131b、132b。第一氮化物间隔物131a、132a可以被形成在第一栅电极120上，并且第一氧化物间隔物131b、132b可以被形成在第一氮化物间隔物131a、132a上。
第二栅间隔物231、232可以包括第二氮化物间隔物231a、232a以及第二氧化物间隔物231b、232b。第二氮化物间隔物231a、232a可以被形成在第二栅电极220上，并且第二氧化物间隔物231b、232b可以被形成在第二氮化物间隔物231a、232a上。
第一氮化物间隔物131a、132a和第二氮化物间隔物231a、232a可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)和它们的组合中的至少一种。然而，示例实施方式不限于以上给出的示例。
第一氧化物间隔物131b、132b和第二氧化物间隔物231b、232b可以包括硅氧化物(SiO2)。然而，示例实施方式不限于以上给出的示例。
第一栅绝缘膜125可以被形成在第一鳍型图案110和第一栅电极120之间。第一栅绝缘膜125可以沿高于第一场绝缘膜105向上突出的第一鳍型图案110的轮廓形成。
第一栅绝缘膜125可以被布置在第一栅电极120和第一场绝缘膜105之间。第一栅绝缘膜125可以沿第一沟槽121的侧壁和底表面形成。第一栅绝缘膜125可以被形成在第一栅间隔物131、132和第一栅电极120之间。
此外，界面层126可以被附加地形成在第一栅绝缘膜125和第一鳍型图案110之间。尽管未示出，但是参考图2，界面层还可以被附加地形成在第一栅绝缘膜125和第一栅间隔物131、132之间。
如图8A和8B、以及10A和10B所示，界面层126可以沿比第一场绝缘膜105的上表面进一步突出的第一鳍型图案110的轮廓形成，尽管示例实施方式不限于此。
此外，参考图7B、8B、9B和10B，第一鳍型图案110的由第一场绝缘膜105覆盖的侧壁可以具有相对于衬底100的上表面为锐角的斜度。由第一场绝缘膜105覆盖的第一鳍型图案110的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。
当由第一场绝缘膜105覆盖的第一鳍型图案110的宽度随逐渐增大的距衬底100的上表面的距离而减小时，至第一鳍型图案110的下部的泄漏电流可以减少。
根据用于形成界面层126的方法，界面层126可以沿第一场绝缘膜105的上表面延伸。
在下文中，示例实施方式通过参考附图被解释，为了解释的方便在所述附图中省略了界面层126的图示。
第二栅绝缘膜225可以被形成在第一鳍型图案110和第二栅电极220之间。第二栅绝缘膜225可以沿第二沟槽221的侧壁和底表面形成。第二栅绝缘膜225可以被形成在第二栅间隔物231、232与第二栅电极220之间。对第二栅绝缘膜225的描述可以类似于对第一栅绝缘膜125的描述。
第一栅绝缘膜125和第二栅绝缘膜225可以包括相比于硅氧化物膜具有更高介电常数的高k电介质材料。例如，第一栅绝缘膜125和第二栅绝缘膜225可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的一种或更多种，但是不限于此。
第一源/漏区140可以被形成在第一栅电极120的两侧和第二栅电极220的两侧。
虽然第一源/漏区140被示为形成在第一鳍型图案110中的杂质区，但示例实施方式不限于此。例如，第一源/漏区140可以包括形成在第一鳍型图案110上或形成在第一鳍型图案110内的外延层。
此外，第一源/漏区140可以是升高的源/漏区，所述升高的源/漏区包括高于第一鳍型图案110的上表面向上突出的上表面。
层间绝缘膜180可以被形成在衬底100上。层间绝缘膜180可以覆盖第一鳍型图案110、第一源/漏区140以及第一场绝缘膜105。
层间绝缘膜180可以围绕第一栅电极120和第二栅电极220的侧壁。更具体地，层间绝缘膜180可以围绕第一栅间隔物131、132的外部侧壁以及第二栅间隔物231、232的外部侧壁。
如图2所示，第一栅电极120的上表面和第二栅电极220的上表面可以位于与上部层间绝缘膜182的上表面相同的平面上，但是示例实施方式不限于此。
例如，为了构造自对准接触(SAC)结构，封盖图案可以分别形成在第一栅电极120和第二栅电极220的上表面上，在此情形下第一栅电极120的上表面和第二栅电极220的上表面可以低于层间绝缘膜180的上表面。
例如，层间绝缘膜180可以包括硅氧化物、硅氮氧化物、硅氮化物、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合，但是不限于此。
从衬底100到层间绝缘膜180的上表面的高度可以与从衬底100到第一栅间隔物131、132的最上部的高度基本相同。
参考图2和3，由第一一侧间隔物131限定的第一沟槽的第一侧壁121a可以具有对于第一沟槽的底表面121b为第一角度a1的斜度。由第一另一侧间隔物132限定的第一沟槽的第二侧壁121c可以具有对于第一沟槽的底表面121b为第二角度a2的斜度。
第一角度a1和第二角度a2可以是超过直角的钝角。第一沟槽121的宽度可以随逐渐增大的距衬底100的上表面，也就是距第一沟槽的底表面121b的距离而增加。
如图3所示，当第一沟槽121的第一侧壁121a和第一沟槽121的第二侧壁121c分别具有对于第一沟槽121的底表面121b为钝角的斜度时，层间绝缘膜180和第一栅间隔物131、132之中的拉应力的程度可以大于压应力的程度。例如，在一些示例实施方式中，第一栅间隔物131、132的拉应力的程度可以大于层间绝缘膜180的压应力的程度。
如此处使用的“拉应力”指的是将栅电极向层间绝缘膜或间隔物拉的层间绝缘膜或间隔物的应力，并且如此处使用的“压应力”指的是朝向栅电极推栅电极的层间绝缘膜或间隔物的应力。
参考图2和4，第一栅电极的第一侧壁120a可以具有对于第一栅电极的底表面120b为第三角度b1的斜度。第一栅电极的第二侧壁120c可以具有对于第一栅电极的底表面120b为第四角度b2的斜度。
由于第一栅电极的第一侧壁120a与第一一侧间隔物131的侧壁对立并且第一栅电极的第二侧壁120c与第一另一侧间隔物132的侧壁对立，所以如同第一角度a1和第二角度a2，第三角度b1和第四角度b2可以是超过直角的钝角。
第一栅电极120的宽度可以随逐渐增大的距衬底100的上表面的距离而增大。换言之，在从第一栅电极的底表面120b到第一栅电极120的上表面的方向上，第一栅电极120的宽度可以增加。
与图示不同，第一栅电极的第一侧壁120a和第一栅电极的底表面120b相遇的地点、以及第一栅电极的第二侧壁120c和第一栅电极的底表面120b相遇的地点可以具有圆形的形状，但是显然，本领域技术人员将仍能获得第一栅电极的第一侧壁120a的该斜度和第一栅电极的第二侧壁120c的该斜度。
第一栅电极的上表面的宽度S1t与第一栅电极的下表面的宽度S1b的比值可以大于1。也就是，第一栅电极的下表面的宽度S1b可以小于第一栅电极的上表面的宽度S1t。
参考图2至5，第二沟槽221的由第二一侧间隔物231限定的第一侧壁221a可以具有对于第二沟槽221的底表面221b为第五角度a3的斜度。第二沟槽221的由第二另一侧间隔物232限定的第二侧壁221c可以具有对于第二沟槽221的底表面221b为第六角度a4的斜度。
第五角度a3和第六角度a4可以是小于直角的锐角。第二沟槽221的宽度可以随逐渐减小的距衬底100的上表面，也就是距第二沟槽的底表面221b的距离而增大。
如图5所示，当第二沟槽221的第一侧壁221a和第二沟槽221的第二侧壁221c分别具有对于第二沟槽的底表面221b为锐角的斜度时，层间绝缘膜180和第二栅间隔物231、232之中的压应力的程度可以大于拉应力的程度。例如，在一些示例实施方式中，层间绝缘膜180的压应力的程度可以大于第二栅间隔物231、232的拉应力的程度。
参考图2和6，第二栅电极220的第一侧壁220a可以具有对于第二栅电极220的底表面220b为第七角度b3的斜度。第二栅电极220的第二侧壁220c可以具有对于第二栅电极220的底表面220b为第八角度b4的斜度。
由于第二栅电极220的第一侧壁220a与第二一侧间隔物231的侧壁对立并且第二栅电极的第二侧壁220c与第二另一侧间隔物232的侧壁对立，所以如同第五角度a3和第六角度a4，第七角度b3和第八角度b4可以是小于直角的锐角。
第二栅电极220的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。换言之，在从第二栅电极的底表面220b到第二栅电极220的上表面的方向上，第二栅电极220的宽度可以减小。
与图示不同，第二栅电极的第一侧壁220a和第二栅电极的底表面220b相遇的地点、以及第二栅电极的第二侧壁220c和第二栅电极的底表面220b相遇的地点可以具有圆形的形状，但是显然，本领域技术人员将仍能得到第二栅电极的第一侧壁220a的该斜度和第二栅电极的第二侧壁220c的该斜度。
第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值可以小于1。也就是，第二栅电极的下表面的宽度S2b可以大于第二栅电极的上表面的宽度S2t。
因此，第一栅电极120的宽度可以随逐渐增大的距衬底100的上表面的距离而增加，而第二栅电极220的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。
在下文中，定义当沟槽的侧壁具有对于沟槽的底表面为钝角的斜度时，沟槽的侧壁具有正斜度。同样地，定义当栅电极的侧壁具有对于栅电极的底表面为钝角的斜度时，栅电极的侧壁具有正斜度。
相反，定义当沟槽的侧壁具有对于沟槽的底表面为锐角的斜度时，沟槽的侧壁具有负斜度。同样地，定义当栅电极的侧壁具有对于栅电极的底表面为锐角的斜度时，栅电极的侧壁具有负斜度。
也就是，参考图2，第一栅电极的第一侧壁120a和第一栅电极的第二侧壁120c可以具有正斜度。此外，第二栅电极的第一侧壁220a和第二栅电极的第二侧壁220c可以具有负斜度。
图2示出第一栅电极的上表面的宽度S1t与第一栅电极的下表面的宽度S1b的比值大于1，第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值小于1。然而，在一些另外的示例实施方式中，第一栅电极的上表面的宽度S1t比第一栅电极的下表面的宽度S1b、以及第二栅电极的上表面的宽度S2t比第二栅电极的下表面的宽度S2b可以全部小于1，或可以全部大于1。同时，即使在以上提到的示例中，第一栅电极的上表面的宽度S1t与第一栅电极的下表面的宽度S1b的比值可以大于第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值。在一些示例实施方式中，第一栅电极的上表面的宽度S1t与下表面的宽度S1b的比值和第二栅电极的上表面的宽度S2t与下表面的宽度S2b的比值中的一个可以为1，且其中的另一个可以不是1。
根据一些示例实施方式，可以减轻加工难度，该加工难度由于用于低密度层间绝缘膜180的蚀刻工艺中增大的蚀刻速率的现象而增加。此外，通过分别将压应力和拉应力施加到PMOS半导体器件和NMOS半导体器件，半导体器件的性能能被提升。根据一些示例实施方式，第一栅电极120可以是N型栅电极，第二栅电极220可以是P型栅电极，第一栅电极120和第二栅电极220可以分别经受净拉应力和净压应力。
具体地，虽然泄漏电流将随着晶体管中流动的有源电流而增加，但是通过压应力和拉应力，归因于增大的有源电流的泄漏电流上的增加能被减小。因此，半导体器件能具有极大提高的性能。
图11是被提供来解释根据一些示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到10B解释的不同之处。
用作参考，图11是在图1的线A-A上截取的剖视图。
参考图11，在根据一些示例实施方式的半导体器件中，第一栅间隔物131、132可以包括第一应力间隔物131c、132c。
第一应力间隔物131c、132c可以形成在第一氧化物间隔物131b、132b上。第一应力间隔物131c、132c不形成在第二氧化物间隔物231b、232b上。第一应力间隔物131c、132c可以被保形地形成在第一氧化物间隔物131b、132b上。此外，如所示，第一应力间隔物131c、132c可以沿第一源/漏区140的上表面形成。注意，在一些示例实施方式中，第一应力间隔物131c、132c没有一部分可以沿第一源/漏区140的上表面形成。
第一应力间隔物131c、132c可以向第一栅电极120施加拉应力。也就是，根据第一应力间隔物131c、132c的拉应力，第一栅电极120可以具有侧壁具有正斜度的形状。
例如，第一应力间隔物131c、132c可以包括硅氮化物膜。
第二栅间隔物231、232可以包括第二压应力间隔物231d、232d。
第二压应力间隔物231d、232d可以被形成在第二氧化物间隔物231b、232b上。第二压应力间隔物231d、232d不形成在第一氧化物间隔物131b、132b上。第二压应力间隔物231d、232d可以被保形地形成在第二氧化物间隔物231b、232b上。此外，如所示，第二压应力间隔物231d、232d可以沿第一源/漏区140的上表面形成。注意，在一些示例实施方式中，第二压应力间隔物231d、232d没有一部分可以沿第一源/漏区140的上表面形成。
第二压应力间隔物231d、232d可以施加压应力至第二栅电极220。也就是，根据第二压应力间隔物231d、232d的压应力，第二栅电极220可以具有侧壁具有负斜度这样的形状。
例如，第二压应力间隔物231d、232d可以包括硅氧化物膜，但是不限于此。第二压应力间隔物231d、232d可以包括与层间绝缘膜180相同的材料。因此，在图11中，第二压应力间隔物231d、232d以虚线标注。也就是，第二压应力间隔物231d、232d可以不与层间绝缘膜180区分开。
图12是被提供来解释根据一些示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到11解释的不同之处。
用作参考，图12是在图1的线A-A上截取的剖视图。
参考图12，在根据一些示例实施方式的半导体器件中，第一栅间隔物131、132可以包括第一应力间隔物131c、132c，并且第二栅间隔物231、232可以包括第二应力间隔物231c、232c。
第一应力间隔物131c、132c可以被形成在第一氧化物间隔物131b、132b上。第二应力间隔物231c、232c可以被形成在第二氧化物间隔物231b、232b上。第一应力间隔物131c、132c的厚度T1、T3可以比第二应力间隔物231c、232c的厚度T2、T4更厚。
第一应力间隔物131c、132c可以与第二应力间隔物231c、232c连接。具体地，第一应力间隔物132c和第二应力间隔物231c可以彼此连接。由于第一应力间隔物131c、132c具有与第二应力间隔物231c、232c不同的厚度，所以可以有形成在第一应力间隔物131c、132c和第二应力间隔物231c、232c之间的连接部分上的阶梯厚度。如此处使用的“阶梯厚度”可以被定义从而指的是不同厚度的两侧相遇的部分。
第一应力间隔物131c、132c和第二应力间隔物231c、232c可以分别向第一栅电极120和第二栅电极220施加拉应力。注意，由于第一应力间隔物131c、132c和第二应力间隔物231c、232c具有不同厚度，所以施加在第一栅电极120上的拉应力可以大于施加在第二栅电极220上的拉应力。
因此，第一栅电极的上表面的宽度S1t与第一栅电极的下表面的宽度S1b的比值可以大于第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值。虽然图12示出第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值小于1，但是示例实施方式不限于此。当第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值小于1时，压应力可以被层间绝缘膜180施加在第二栅电极220上。
图13是被提供来解释根据一些示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到12解释的不同之处。
用作参考，图13是在图1的线A-A上截取的剖视图。
参考图13，在根据一些示例实施方式的半导体器件中，第一栅间隔物131、132可以包括第一应力间隔物131c、132c，并且第二栅间隔物231、232可以包括第二应力间隔物231c、232c、以及第二压应力间隔物231d、232d。
第二压应力间隔物231d、232d可以被形成在第二应力间隔物231c、232c和第二氧化物间隔物231b、232b之间。第二压应力间隔物231d、232d可以被保形地形成在第二氧化物间隔物231b、232b上。此外，如所示，第二压应力间隔物231d、232d可以沿第一源/漏区140的上表面形成。注意，在一些示例实施方式中，第二压应力间隔物231d、232d没有一部分可以沿第一源/漏区140的上表面形成。
第二压应力间隔物231d、232d可以向第二栅电极220施加压应力。也就是，根据第二压应力间隔物231d、232d的压应力，第二栅电极220可以具有侧壁具有负斜度的形状。
第二压应力间隔物231d、232d可以包括与第二氧化物间隔物231b、232b相同的材料。也就是，例如第二压应力间隔物231d、232d可以包括硅氧化物。因此，第二压应力间隔物231d、232d连同第二氧化物间隔物231b、232b可以被定义为第三氧化物间隔物231b'、232b'。
第一氧化物间隔物131b、132b的厚度G1可以小于第三氧化物间隔物231b'、232b'的厚度G2。也就是，虽然第一氧化物间隔物131b、132b和第二氧化物间隔物231b、232b的厚度可以相同或类似，但是添加了第二压应力间隔物231d、232d的第三氧化物间隔物231b'、232b'的厚度可以比以上的厚度更厚。
第一应力间隔物131c、132c可以与第二应力间隔物231c、232c连接。具体地，第一应力间隔物132c和第二应力间隔物231c可以彼此连接。
第一应力间隔物131c、132c可以被直接形成在第一源/漏区140上。相反，第二应力间隔物231c、232c可以形成在位于第一源/漏区140上的第二压应力间隔物231d、232d上。因此，阶梯高度可以形成在第一应力间隔物131c、132c与第二应力间隔物231c、232c相遇的部分上。如此处使用的“阶梯高度”可以被定义从而指具有彼此不同高度的上表面的两侧相遇的部分。
第一应力间隔物131c、132c和第二应力间隔物231c、232c可以分别向第一栅电极120和第二栅电极220施加拉应力。注意，由于第二压应力间隔物231d、232d向第二栅电极220施加压应力，所以施加在第一栅电极120上的总拉应力可以大于施加在第二栅电极220上的总拉应力。相反，施加在第一栅电极120上的总压应力可以小于施加在第二栅电极220上的总压应力。
因此，第一栅电极的上表面的宽度S1t与第一栅电极的下表面的宽度S1b的比值可以大于第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值。虽然图13示出第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值小于1，但是示例实施方式不限于此。当第二栅电极的上表面的宽度S2t与第二栅电极的下表面的宽度S2b的比值小于1时，压应力可以由层间绝缘膜180施加在第二栅电极220上。
在下文中，将参考图1、2和14到19描述根据一些示例实施方式的制造半导体器件的方法。为了简洁，与以上参考图1到13描述的元件或操作重复的元件或操作将被尽可能简要地叙述或被省略。
图14到19是示出制造的中间阶段的视图，所述视图被提供来解释根据一些示例实施方式的制造半导体器件的方法。
参考图14，虚设栅绝缘膜10、第一虚设栅电极DG1、第二虚设栅电极DG2、封盖图案20、第一源/漏区140、第一栅间隔物131、132、以及第二栅间隔物231、232被形成，然后衬层310P被形成。
参考图1，在衬底100上，第一鳍型图案110可以在第一方向X1上延伸，并且第一虚设栅电极DG1和第二虚设栅电极DG2可以在不同于第一方向X1的第二方向Y1上延伸。
如同第一虚设栅电极DG1和第二虚设栅电极DG2，虚设栅绝缘膜10可以在第二方向Y1上延伸。第一虚设栅电极DG1和第二虚设栅电极DG2可以被形成在虚设栅绝缘膜10上。
封盖图案20可以被形成在第一虚设栅电极DG1和第二虚设栅电极DG2上。封盖图案20可以是构图第一虚设栅电极DG1和第二虚设栅电极DG2的掩模。然而，示例实施方式不限于以上给出的示例。
第一栅间隔物131、132和第二栅间隔物231、232可以分别形成在第一虚设栅电极DG1和第二虚设栅电极DG2的侧壁上。第一栅间隔物131、132和第二栅间隔物231、232也可以被形成在封盖图案20的侧壁上。
第一源/漏区140可以形成在第一栅电极120的两侧和第二栅电极220的两侧。
衬层310P可以形成在第一源/漏区140、第一栅间隔物131、132、第二栅间隔物231、232、以及封盖图案20上。衬层310P可以保形地形成在第一源/漏区140、第一栅间隔物131、132、第二栅间隔物231、232、以及封盖图案20上。
例如，衬层310P可以包括硅。衬层310P可以通过随后的热处理被转变成硅氧化物膜。
然后，参考图15，阻挡膜400形成在第二区域II中。
阻挡膜400可以形成在衬层310P的一部分上，也就是，形成在位于第二区域II中的衬层310P上，并且可以暴露位于第一区域I中的衬层310P。
然后，参考图16，衬层310P被从第一区域I去除，并且阻挡膜400被去除。
因此，衬层310P可以存在于第二区域II中，但是不存在于第一区域I中。
然后，参考图17，层间绝缘膜180被形成在第一区域I和第二区域II中。
在第一区域I中，层间绝缘膜180可以被形成从而覆盖第一虚设栅电极DG1、第一栅间隔物131、132、以及封盖图案20。在第二区域II中，层间绝缘膜180可以被形成从而覆盖第二虚设栅电极DG2、第二栅间隔物231、232、封盖图案20和衬层310P。
接着，衬层310P通过热处理被转变成用于形成第二压应力间隔物231d、232d的硅氧化物膜310。
衬层310P可以包括硅，并且硅可以通过热处理被转变成硅氧化物。随着衬层310P的硅被转变成硅氧化物，从而在体积上扩大，第二压应力间隔物231d、232d可以被形成。因此，第二压应力间隔物231d、232d可以在第二栅间隔物231、232和第二虚设栅电极DG2上施加压应力。
然后，参考图18，层间绝缘膜180、第一栅间隔物131、132、第二栅间隔物231、232、硅氧化物膜310、以及封盖图案20被平坦化，从而暴露第一虚设栅电极DG1和第二虚设栅电极DG2，并且去除硅氧化物膜310的一部分从而形成第二压应力间隔物231d、232d。
此时，封盖图案20可以被全部去除，并且硅氧化物膜310、第一栅间隔物131、132、以及第二栅间隔物231、232可以被部分去除。
然后，参考图19，第一虚设栅电极DG1和第二虚设栅电极DG2被去除。
根据第一虚设栅电极DG1的去除第一沟槽121可以被形成，并且根据第二虚设栅电极DG2的去除第二沟槽221可以被形成。第二沟槽221可以被成形，使得由于第二压应力间隔物231d、232d导致的压应力，上部变窄。
当层间绝缘膜180具有拉应力特性时，第一沟槽121可以被成形，使得上部如所示地变宽。然而，示例实施方式不限于以上。因此，第一沟槽121可以被成形，使得在一些另外的示例实施方式中侧表面不是倾斜的。
然后，参考图1和2，第一栅电极120和第二栅电极220可以分别形成在第一沟槽121和第二沟槽221中。
在这种情况下，第一栅电极120和第二栅电极220可以是彼此不同的导电类型。具体地，第一栅电极120可以是N型，第二栅电极220可以是P型。
第一栅电极120的侧壁和第二栅电极220的侧壁可以分别沿第一沟槽121和第二沟槽221的形状具有正斜度和负斜度。
在下文中，将参考图14、17到19和20解释根据一些示例实施方式的制造半导体器件的方法。为了简洁，与以上参考图1到19描述的元件或操作重复的元件或操作将被尽可能简要地叙述或被省略。
图20是示出制造的中间阶段的视图，所述视图被提供来解释根据一些示例实施方式的制造半导体器件的方法。图20可以涉及在图14之后执行的工艺。
参考图20，第一区域I和第二区域II中的衬层310P的厚度可以被不同地形成。
第一区域I中的衬层310P的厚度T6可以比第二区域II中的衬层310P的厚度T5薄。因此，阶梯厚度可以形成在第一区域I和第二区域II之间的边界处。
通过以不同的方式使用蚀刻工艺和沉积工艺，衬层310P的厚度可以被改变。例如，第二区域II中的衬层310P可以被去除，而更厚的衬层310P可以被再沉积在第二区域II中。或者，第一区域I中的衬层310P可以被选择性地蚀刻。然而，示例实施方式不限于以上给出的示例。
然后，根据如图17到19所示的阶段，半导体器件可以被形成，其中不同的应力被施加。
在下文中，将参考图11、17到19和21解释根据一些示例实施方式的制造半导体器件的方法。为了简洁，与以上参考图1到20描述的元件或操作重复的元件或操作将被尽可能简要地叙述或被省略。
图21是示出制造的中间阶段的视图，所述视图被提供来解释根据一些示例实施方式的制造半导体器件的方法。
参考图21，拉力衬层320被形成在第一区域I中。
拉力衬层320可以被保形地形成在第一氧化物间隔物131b、132b上。拉力衬层320可以不形成在第二区域II中。
然后，图17到19的阶段可以被准确地执行。此时，拉力衬层320可以通过热处理被赋予拉应力。因此，施加到第一区域I和第二区域II的拉应力可以相异。
接下来，参考图11，第一栅电极120和第二栅电极220可以分别形成在第一沟槽121和第二沟槽221中。
在这种情况下，第一栅电极120和第二栅电极220可以是彼此不同的导电类型。具体地，第一栅电极120可以是N型，第二栅电极220可以是P型。
第一栅电极120的侧壁和第二栅电极220的侧壁可以分别依照第一沟槽121和第二沟槽221的形状具有正斜度和负斜度。然而，示例实施方式不限于以上给出的示例。
在下文中，将参考图13和22到25解释根据一些示例实施方式的制造半导体器件的方法。为了简洁，与以上参考图1到21描述的元件或操作重复的元件或操作将被尽可能简要地叙述或被省略。
图22到25是示出制造的中间阶段的视图，所述视图被提供来解释根据一些示例实施方式的制造半导体器件的方法。
参考图22，衬层310P和拉力衬层320被形成。
衬层310P可以被形成在第二区域II中，但是不形成在第一区域I中。拉力衬层320可以被形成在第一区域I和第二区域II中。拉力衬层320可以形成在衬层310P上。由于衬层310P不存在于第一区域I中，拉力衬层320在第一区域I和第二区域II之间的边界C处可以具有阶梯高度。
然后，参考图23，层间绝缘膜180被形成在第一区域I和第二区域II中。
在第一区域I中，层间绝缘膜180可以被形成从而覆盖第一虚设栅电极DG1、第一栅间隔物131、132、拉力衬层320和封盖图案20。在第二区域II中，层间绝缘膜180可以被形成从而覆盖第二虚设栅电极DG2、第二栅间隔物231、232、封盖图案20、衬层310P和拉力衬层320。
接下来，参考图24，衬层310P通过热处理被转变成用于形成第二压应力间隔物231d、232d的硅氧化物膜310。
拉力衬层320可以包括硅氮化物，并且随着硅氮化物通过热处理在体积上减小，第一应力间隔物131c、132c可以被形成。因此，第一应力间隔物131c、132c可以在第一虚设栅电极DG1上施加拉应力。
接下来，参考图25，层间绝缘膜180、第一栅间隔物131、132、第二栅间隔物231、232、拉力衬层320、硅氧化物膜310、以及封盖图案20被平坦化，从而暴露第一虚设栅电极DG1和第二虚设栅电极DG2，并且形成第一应力间隔物131c、132c、第二应力间隔物231c、232c和第二压应力间隔物231d、232d。
此时，封盖图案20可以被全部去除，并且第一应力间隔物131c、132c、第一栅间隔物131、132、以及第二栅间隔物231、232可以被部分去除。
然后，参考图26，第一虚设栅电极DG1和第二虚设栅电极DG2被去除。
根据第一虚设栅电极DG1的去除第一沟槽121可以被形成，并且根据第二虚设栅电极DG2的去除第二沟槽221可以被形成。第一沟槽121可以被成形使得上部由于第一应力间隔物131c、132c导致的拉应力而变宽。
当层间绝缘膜180具有压应力特性时，第一沟槽121可以被成形使得上部变窄。然而，示例实施方式不限于以上。因此，在一些另外的示例实施方式中，第一沟槽121可以被成形使得侧表面不倾斜。
然后，参考图13，第一栅电极120和第二栅电极220可以分别形成在第一沟槽121和第二沟槽221中。
在此情况下，第一栅电极120和第二栅电极220可以是彼此不同的导电类型。具体地，第一栅电极120可以是N型，第二栅电极220可以是P型。
第一栅电极120的侧壁和第二栅电极220的侧壁可以分别依照第一沟槽121和第二沟槽221的形状具有正斜度和负斜度。
图27是包括根据示例实施方式的半导体器件的SoC系统的框图。
参考图27，芯片上系统(SoC)系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
CPU 1010可以包括至少一个处理器。处理器可以通过布置在印刷电路板上的至少一个半导体芯片实现。处理器可以是算术逻辑单元、数字信号处理器、微型计算机、现场可编程阵列、可编程逻辑单元、微处理器或任意其它能够以限定的方式响应和执行指令的器件。
CPU 1010可以执行SoC系统1000的驱动所需的算术运算。在一些示例实施方式中，CPU 1010可以被配置在包括多个核芯的多核环境中。
多媒体系统1020可以在SoC系统1000上执行各种多媒体功能。这样的多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、摄像系统、后置处理器等。
总线1030可以被用于在CPU 1010、多媒体系统1020、存储系统1040和外围电路1050之中交换数据通信。在一些示例实施方式中，总线1030可以具有多层结构。具体地，总线1030的一示例可以是多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)，尽管示例实施方式不限于此。
存储系统1040可以提供应用处理器1001连接到外部存储器(例如DRAM 1060)并执行高速操作所需的环境。在一些示例实施方式中，存储系统1040可以包括控制外部存储器(例如DRAM 1060)的单独的控制器(例如DRAM控制器)。
外围电路1050可以提供SoC系统1000具有与外部设备(例如主板)的无缝连接所需的环境。因此，外围电路1050可以包括各种接口以允许与连接到SoC系统1000的外部设备兼容的操作。
DRAM 1060可以起应用处理器1001的操作所需的操作存储器的作用。在一些示例实施方式中，DRAM 1060可以在应用处理器1001之外布置，如所示。具体地，DRAM 1060可以与应用处理器1001一起被封装成堆叠式封装(PoP)型。
SoC系统1000的上述部件中的至少一种可以包括根据以上解释的示例实施方式的半导体器件中的至少一种。
尽管本发明构思的示例实施方式已经参考它的一些示例实施方式被具体示出和描述，但是本领域普通技术人员将理解，可以对其进行形式和细节上的各种改变，而不背离如所附权利要求限定的本发明构思的示例实施方式的精神和范围。因此，所希望的是，示例实施方式在所有方面被看作示范性的而不是限制性的，所附权利要求而不是上述描述被用作基准以指明示例实施方式的范围。
本申请要求享有2015年10月26日在韩国知识产权局提交的韩国专利申请第10-2015-0148710号的优先权及所有权益，其内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底上的第一栅电极，所述第一栅电极具有其上表面的宽度与其下表面的宽度的第一比值；
所述衬底上的第二栅电极，所述第二栅电极具有其上表面的宽度与其下表面的宽度的第二比值，使得所述第二比值小于所述第一比值；
所述第一栅电极的侧壁上的第一栅间隔物；
所述第二栅电极的侧壁上的第二栅间隔物；以及
至少部分地覆盖所述第一栅间隔物和所述第二栅间隔物的层间绝缘膜。
2.如权利要求1所述的半导体器件，其中所述第一比值大于或等于1，所述第二比值小于或等于1。
3.如权利要求1所述的半导体器件，其中所述第一比值大于1和所述第二比值大于或等于1。
4.如权利要求1所述的半导体器件，其中所述第一比值小于或等于1和所述第二比值小于1。
5.如权利要求1所述的半导体器件，其中所述第一栅电极是N型栅电极，所述第二栅电极是P型栅电极。
6.如权利要求5所述的半导体器件，其中
所述第一栅电极包括N型功函数金属，以及
所述第二栅电极包括N型功函数金属和P型功函数金属。
7.如权利要求1所述的半导体器件，其中从所述衬底的上表面到所述第一栅电极的所述上表面，所述第一栅电极的宽度逐渐增加。
8.如权利要求7所述的半导体器件，其中从所述衬底的所述上表面到所述第二栅电极的所述上表面，所述第二栅电极的宽度逐渐减小。
9.如权利要求1所述的半导体器件，其中所述第一栅间隔物包括：
所述第一栅电极的所述侧壁上的第一氮化物间隔物；
所述第一氮化物间隔物上的第一氧化物间隔物；以及
所述第一氧化物间隔物上的第一应力间隔物。
10.如权利要求9所述的半导体器件，其中所述第二栅间隔物包括：
所述第二栅电极的所述侧壁上的第二氮化物间隔物；
所述第二氮化物间隔物上的第二氧化物间隔物；以及
所述第二氧化物间隔物上的第二应力间隔物。
11.如权利要求10所述的半导体器件，其中所述第一氧化物间隔物的厚度不同于所述第二氧化物间隔物的厚度。
12.如权利要求10所述的半导体器件，其中所述第一应力间隔物和所述第二应力间隔物经由阶梯连接部分被连接。
13.一种半导体器件，包括：
衬底上的第一栅电极，使得所述第一栅电极的宽度随逐渐增大的距所述衬底的距离而增大；
所述衬底上的第二栅电极，使得所述第二栅电极的宽度随逐渐增大的距所述衬底的距离而减小；
所述第一栅电极的侧壁上的第一栅间隔物，所述第一栅间隔物被配置为在所述第一栅电极上施加第一拉应力；
所述第二栅电极的侧壁上的第二栅间隔物，所述第二栅间隔物被配置为在所述第二栅电极上施加第二拉应力，使得施加在所述第一栅电极上的所述第一拉应力大于施加在所述第二栅电极上的所述第二拉应力；以及
至少部分地覆盖所述第一栅间隔物和所述第二栅间隔物的层间绝缘膜。
14.如权利要求13所述的半导体器件，其中所述层间绝缘膜被配置为在所述第二栅电极上施加压应力。
15.如权利要求13所述的半导体器件，其中所述第一栅间隔物包括：
所述第一栅电极的所述侧壁上的第一氮化物间隔物；
所述第一氮化物间隔物上的第一氧化物间隔物；以及
所述第一氧化物间隔物上的第一应力间隔物，所述第一应力间隔物被配置为在所述第一栅电极上施加所述第一拉应力。
16.一种半导体器件，包括：
第一栅电极的侧壁上的第一栅间隔物，使得所述第一栅间隔物被配置为在所述第一栅电极上施加第一拉应力；
第二栅电极的侧壁上的第二栅间隔物，使得所述第二栅间隔物被配置为在所述第二栅电极上施加第二拉应力；以及
层间绝缘膜，其至少部分地覆盖所述第一栅间隔物和所述第二栅间隔物，使得所述层间绝缘膜被配置为在所述第一栅电极上施加第一压应力并在所述第二栅电极上施加第二压应力。
17.如权利要求16所述的半导体器件，其中所述第一栅电极和所述第二栅电极每个具有在衬底上的下表面，使得从所述第一栅电极的所述下表面到上表面，与所述第一栅电极相关的第一宽度增大，以及从所述第二栅电极的所述下表面到上表面，与所述第二栅电极相关的第二宽度减小。
18.如权利要求17所述的半导体器件，其中所述第一拉应力大于所述第二拉应力，使得分别从所述衬底到所述第一栅电极的所述上表面和所述第二栅电极的所述上表面，所述第一宽度逐渐增大，且所述第二宽度逐渐减小。
19.如权利要求18所述的半导体器件，其中所述第一拉应力大于所述第一压应力。
20.如权利要求18所述的半导体器件，其中所述第一栅电极是N型栅电极，所述第二栅电极是P型栅电极，所述第一栅电极和所述第二栅电极分别经受净拉应力和净压应力。
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