CN106469749B - 半导体装置 - Google Patents

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Abstract

提供了一种使用混合层间绝缘膜能够调整栅电极和栅极间隔件的轮廓的半导体装置。所述半导体装置包括：栅电极，位于基底上；栅极间隔件，位于栅电极的侧壁上并包括上部和下部；下层间绝缘膜，位于基底上，并与栅极间隔件的下部叠置；以及上层间绝缘膜，位于下层间绝缘膜上并与栅极间隔件的上部叠置，其中，下层间绝缘膜不置于上层间绝缘膜与栅极间隔件的上部之间。

Description

半导体装置
本申请要求于2015年8月18日在韩国知识产权局提交的第10-2015-0116256号韩国专利申请的优先权权益，该韩国申请的内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种包括鳍型(fin-type)图案的半导体装置。
背景技术
为了增加半导体装置密度，缩放技术(scaling technologies)之一是多栅晶体管，在多栅晶体管中，鳍或纳米线形状的多沟道有源图案(或硅主体)形成在基底上，随后栅极形成在多沟道有源图案的表面上。
由于多栅晶体管使用三维沟道，因此其允许容易的缩放。另外，在不需要增加的多栅晶体管的栅极长度的情况下，电流控制能力可以增强。另外，可有效地抑制沟道区的电势受到漏极电压影响的现象的短沟道效应(SCE)。
发明内容
本公开的目的是提供一种使用混合层间绝缘膜能够调整栅电极和栅极间隔件(gate spacer)的轮廓的半导体装置。
本公开意图提出的目的不限于上面描述的，基于以下提供的描述，本领域技术人员可以清楚地理解以上没有提到的其它目的。
根据一方面，提供了一种半导体装置，所述半导体装置包括：栅电极，位于基底上；栅极间隔件，形成在栅电极的侧壁上并包括上部和下部；下层间绝缘膜，形成在基底上，与栅极间隔件的下部相邻并具有第一应力特性；以及上层间绝缘膜，形成在下层间绝缘膜上，与栅极间隔件的上部相邻并具有第二应力特性，其中，下层间绝缘膜不置于上层间绝缘膜与栅极间隔件的上部之间。
在一些实施例中，栅电极的宽度随着距基底的上表面的距离的增大而增大。
在一些实施例中，栅电极的宽度随着距基底的上表面的距离的增大而减小。
在一些实施例中，栅电极包括彼此相对的第一侧壁和第二侧壁，其中，栅电极的第一侧壁具有与栅电极的底表面成直角的倾斜，其中，栅电极的第二侧壁具有与栅电极的底表面成锐角的倾斜。
在一些实施例中，栅电极包括彼此相对的第一侧壁和第二侧壁，其中，栅电极的第一侧壁具有与栅电极的底表面成直角的倾斜，其中，栅电极的第二侧壁具有相对于栅电极的底表面成钝角的倾斜。
在一些实施例中，栅极间隔件的上部的上表面包括相对于上层间绝缘膜的上表面成锐角的倾斜表面。
在一些实施例中，半导体装置还可以包括形成在栅电极的两侧上的源/漏区和沿栅极间隔件的侧壁和源/漏区的上表面形成的蚀刻终止层。蚀刻终止层在下层间绝缘膜与栅极间隔件的下部之间延伸。
在一些实施例中，上层间绝缘膜覆盖蚀刻终止层的最上部。
在一些实施例中，下层间绝缘膜与上层间绝缘膜之间的边界具有相对于基底的上表面的凸形状。
在一些实施例中，下层间绝缘膜与上层间绝缘膜之间的边界面是平坦的表面。
在一些实施例中，上层间绝缘膜的应力特性与下层间绝缘膜的应力特性不同。
在一些实施例中，半导体装置还可以包括从基底突出的鳍型图案。栅电极形成在鳍型图案上以与鳍型图案相交。
根据另一方面，提供了一种半导体装置，所述半导体装置包括：基底，包括第一区和第二区；第一栅电极，位于第一区中并位于基底上；第二栅电极，位于第二区中并位于基底上；第一栅极间隔件，位于第一栅电极的侧壁上并包括上部和下部；第二栅极间隔件，位于第二栅电极的侧壁上并包括上部和下部；下层间绝缘膜，位于基底上并与第一栅极间隔件的下部和第二栅极间隔件的下部相邻；以及上层间绝缘膜，位于下层间绝缘膜上并与第一栅极间隔件的上部和第二栅极间隔件的上部相邻，上层间绝缘膜的上表面与第一栅电极的上表面和第二栅电极的上表面位于同一平面上，其中，第一栅电极的侧壁相对于第一栅电极的底表面的倾斜与第二栅电极的侧壁相对于第二栅电极的底表面的倾斜不同。
在一些实施例中，其中，第一栅电极的宽度随着距基底的上表面的距离增大而保持基本恒定，第二栅电极的宽度随着距基底的上表面的距离增大而增大。
在一些实施例中，其中，第一栅电极的宽度随着距基底的上表面的距离的增大而保持基本上恒定，第二栅电极的宽度随着距基底的上表面的距离的增大而减小。
在一些实施例中，半导体装置还可以包括第三栅电极和第四栅电极，第三栅电极形成在第一区中的基底上并与第一栅电极相邻，第四栅电极形成在第二区中的基底上并与第二栅电极相邻。相对于第一栅电极的底表面和第三栅电极的底表面，第一栅电极与第三栅电极之间的间距不同于以第二栅电极的底表面和第四栅电极的底表面为基准的第二栅电极与第四栅电极之间的间距。
在一些实施例中，栅电极既不设置在第一栅电极与第三栅电极之间，也不设置在第二栅电极与第四栅电极之间。
在一些实施例中，第一区中的下层间绝缘膜的厚度与第二区中的下层间绝缘膜的厚度不同。
在一些实施例中，下层间绝缘膜既不置于上层间绝缘膜与第一栅极间隔件的上部之间，也不置于上层间绝缘膜与第二栅极间隔件的上部之间。
在一些实施例中，半导体装置还可以包括从基底突出的第一鳍型图案和第二鳍型图案。第一栅电极与第一鳍型图案相交，第二栅电极与第二鳍型图案相交。
根据又一方面，提供了一种半导体装置，所述半导体装置包括：基底，包括第一区和第二区；第一栅电极，形成在第一区中并位于基底上；第二栅电极，形成在第二区中并位于基底上；第一栅极间隔件，形成在第一栅电极的侧壁上并包括上部和下部；第二栅极间隔件，形成在第二栅电极的侧壁上并包括上部和下部；下层间绝缘膜，形成在基底上并与第一栅极间隔件的下部和第二栅极间隔件的下部相邻；以及上层间绝缘膜，形成在下层间绝缘膜上并与第一栅极间隔件的上部和第二栅极间隔件的上部相邻，其中，下层间绝缘膜既不置于上层间绝缘膜与第一栅极间隔件的上部之间，也不置于上层间绝缘膜与第二栅极间隔件的上部之间，其中，第一区中的上层间绝缘膜的厚度与下层间绝缘膜的厚度的比小于第二区中的上层间绝缘膜的厚度与下层间绝缘膜的厚度的比。
在一些实施例中，上层间绝缘膜的应力特性与下层间绝缘膜的应力特性不同。
在一些实施例中，第一栅电极的侧壁相对于第一栅电极的底表面的倾斜与第二栅电极的侧壁相对于第二栅电极的底表面的倾斜不同。
在一些实施例中，第一栅电极的宽度随着距基底的上表面的距离的增大而保持基本上恒定，第二栅电极的宽度随着距基底的上表面的距离增大而减小。
在一些实施例中，下层间绝缘膜具有拉应力特性，上层间绝缘膜具有压应力特性。
在一些实施例中，第一栅电极的宽度随着距基底的上表面的距离的增大而保持基本上恒定，第二栅电极的宽度随着距基底的上表面的距离的增大而增大。
在一些实施例中，下层间绝缘膜具有压应力特性，上层间绝缘膜具有拉应力特性。
根据再一方面，提供了一种半导体装置，所述半导体装置包括：鳍型图案；第一栅电极和第二栅电极，设置在鳍型图案上，与鳍型图案相交并彼此相邻；第一栅极间隔件，设置在第一栅电极的侧壁上并包括上部和下部；第二栅极间隔件，设置在第二栅电极的侧壁上并包括上部和下部；下层间绝缘膜，设置在第一栅电极与第二栅电极之间，并与第一栅极间隔件的下部和第二栅极间隔件的下部叠置；以及上层间绝缘膜，设置在下层间绝缘膜上并与第一栅极间隔件的上部和第二栅极间隔件的上部叠置，其中，第一栅电极包括彼此相对的第一侧壁和第二侧壁，其中，第一栅电极的第一侧壁相对于第一栅电极的底表面的倾斜和第二栅电极的侧壁相对于第二栅电极的底表面的倾斜分别成直角，第一栅电极的第二侧壁相对于第一栅电极的底表面的倾斜成锐角或钝角。
在一些实施例中，第一栅电极的第一侧壁比第一栅电极的第二侧壁更邻近第二栅电极。
在一些实施例中，半导体装置还可以包括与第一栅电极相邻的第三栅电极。第一栅电极设置在第二栅电极与第三栅电极之间，第一栅电极与第二栅电极之间的距离不同于第一栅电极与第三栅电极之间的距离。
在一些实施例中，下层间绝缘膜既不置于上层间绝缘膜与第一栅极间隔件的上部之间，也不置于上层间绝缘膜与第二栅极间隔件的上部之间。
附图说明
通过参考附图对其示例性实施例进行详细地描述，对本领域普通技术人员来说，本公开的以上和其它目的、特征和优点将变得更加明显，在附图中：
图1是根据一些示例性实施例的为了解释半导体装置而提供的俯视图；
图2是根据某些公开的实施例的沿图1的线A-A截取的剖视图；
图3A是根据某些公开的实施例的示出从其中省略图2的第一栅电极的第一栅极间隔件的视图；
图3B单独地示出根据某些公开的实施例的图2的第一栅电极；
图4A和图4B是根据某些公开的实施例的沿图1的线B-B截取的剖视图；
图5是根据一些示例性实施例的为解释半导体装置而提供的视图；
图6是根据一些示例性实施例的为解释半导体装置而提供的视图；
图7A和图7B是根据一些示例性实施例的为解释半导体装置而提供的视图；
图8是根据一些示例性实施例的为解释半导体装置而提供的视图；
图9是根据一些示例性实施例的为解释半导体装置而提供的视图；
图10是根据一些示例性实施例的为解释半导体装置而提供的视图；
图11是根据一些示例性实施例的为解释半导体装置而提供的视图；
图12是根据一些示例性实施例的为解释半导体装置而提供的俯视图；
图13是根据某些公开的实施例的沿图12的线C-C截取的剖视图；
图14是根据一些示例性实施例的为解释半导体装置而提供的视图；
图15是根据一些示例性实施例的为解释半导体装置而提供的视图；
图16是根据一些示例性实施例的为解释半导体装置而提供的俯视图；
图17是根据某些公开的实施例的沿图16的线A-A和线D-D截取的剖视图；
图18是根据一些示例性实施例的为解释半导体装置而提供的视图；
图19是根据一些示例性实施例的为解释半导体装置而提供的视图；
图20是根据某些示例性实施例的包括半导体装置的SoC系统的框图。
具体实施方式
可以通过参照以下某些实施例和附图的详细描述来更容易地理解优点和特征及其实现方法。然而，本公开构思可以以许多不同的形式来实施，并且不应解释为限于在这里阐述的实施例。这些示例实施例仅是示例并且不需要在此提供细节的许多实施方式和变化是可能的。还应当强调的是，本公开提供了可替换示例的细节，但是这种可替换的列举并不是穷尽性的。另外，各种示例之间的细节的任何一致性不应被解释为需要这样的细节：列出在此描述的每个特征的每种可能的变化是不切实际的。在确定本发明的要求时，应参考权利要求书的语言。
在附图中，为了清楚，夸大了层和区域的相对尺寸和厚度。同样的附图标记始终表示同样的元件。尽管不同的附图示出示例性实施例的变化，但是这些附图并非必然意图相互排斥。相反，如将从以下详细描述的上下文看出的，当将附图和它们的描述作为整体时，在不同的附图中描绘和描述的某些特征可以与来自于其它附图的其它特征结合以产生各种实施例。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”、“电连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到、电连接到或结合到所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”、“直接电连接到”或“直接结合到”另一元件或层，或者接触另一元件或层，或者直接与另一元件或层接触时，不存在中间元件或层。用来描述元件或层之间的关系的其它词语应以同样的形式(例如，“位于……之间”对“直接位于……之间”、“与……相邻”对“直接与……相邻”、“在……上”对“直接在……上”)来解释。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。
将理解的是，尽管术语第一、第二等可以在此用来描述各种元件，但是这些元件不应受这些术语限制。除非上下文另外指出，否则这些术语仅用来将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，以下讨论的第一元件、第一组件或第一部分可以被命名为第二元件、第二组件或第二部分。
除非在此另外指出或明显地与上下文矛盾，否则在描述公开的实施例的上下文中(尤其在权利要求的上下文中)术语“一个”、“一种”和“该(所述)”以及相似指示物的使用被解释为覆盖单数和复数两者。除非另外指出，否则术语“包括”、“具有”、“包含”和“含有”被解释为开放式术语(即，意味着“包括，但不限于”)。
为了易于描述，在这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语来描述如图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中描绘的方位之外，空间相对术语还意图包含装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”所述其它元件或特征“上方”。因此，示例性术语“在……下方”可以包括上方和下方两种方位。装置可以另行定位(旋转90度或在其它方位处)，并且相应地解释这里使用的空间相对描述语。
在此可以参照作为理想的示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例不应被解释为限于在此示出的区域的具体形状，而是包括由例如制造导致的形状偏差。例如，示出为矩形的注入区域在其边缘处将通常具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域实际上是示意性的，它们的形状不意图限制示例实施例的范围。
尽管这里描述的附图可以被称为使用诸如“一个实施例”或“某些实施例”的语言，但是除非上下文如此指示，否则这些附图和它们相应的描述不意图与其它附图或描述相互排斥。因此，来自某些附图的某些方面可以与其它附图中的某些特征相同，和/或某些附图可以是具体示例性实施例的不同表现或不同部分。
当提及方位、布局、位置、形状、尺寸、数量或其它量度时在此使用的诸如“相同”、“相等”、“平面的”或“共面的”的术语不必意味着完全相同的方位、布局、位置、形状、尺寸、数量或其它量度，但是意图包括例如由于制造工艺而可发生的可接受变化内的几乎相同的方位、布局、位置、形状、尺寸、数量或其它量度。这里可以使用术语“基本上”来反映此含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可发生的可接受变化内是相同、相等或平面的。
除非另有定义，否则在此使用的所有技术术语和科学术语具有与本领域普通技术人员所通常理解的含义相同的含义。注意到的是，使用这里提供的任何示例和所有示例或示例性术语仅意图更好地阐明公开的实施例，除非另外指出，否则不是对范围的限制。另外，除非另外指出，否则在通用字典中定义的所有术语不可以被过分地解释。
这里描述的半导体装置可以是例如电子装置的一部分，诸如半导体存储器芯片或半导体逻辑芯片、这样的芯片的堆叠件、包括封装基底和一个或更多个半导体芯片的半导体封装件、封装件上封装件(package-on-package)装置或者半导体存储器模块。在存储器的情形下，半导体装置可以是易失性或非易失性存储器的一部分。包括半导体装置的芯片或封装件也可以通常称作半导体装置。
现在将参照附图中示出的示例实施例，其中，同样的附图标记始终可以表示同样的组件。
以下，将参照图1至图4B解释根据某些示例性实施例的半导体装置。
图1是根据一些示例性实施例的为解释半导体装置而提供的俯视图。图2是沿图1的线A-A截取的剖视图。图3A是示出从其中省略图2的第一栅电极的第一栅极间隔件的视图，图3B单独示出图2的第一栅电极。图4A和图4B是沿图1的线B-B截取的剖视图。
如附图所例示的，半导体装置可以包括具有鳍型图案形状的沟道区，但是示例性实施例不限于此。因此，半导体装置可以包括具有线图案形状而不是鳍型图案形状的沟道区。
另外，尽管以下例示出半导体装置包括利用鳍型图案的鳍型场效应晶体管(FINFET)，但是示例性实施例不限于此。因此，根据示例性实施例的半导体装置可以包括平面的晶体管。
参照图1至图4B，根据一些示例性实施例的半导体装置可以包括第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅极间隔件131和132、第二栅极间隔件231和232、下层间绝缘膜181以及上层间绝缘膜182。
半导体装置可以包括基底100。基底100可以是例如体硅(bulk silicon)或绝缘体上硅(SOI)。可选择地，基底100可以是硅基底，或者可以包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它物质。可选择地，基底100可以是在其上形成有外延层的基体基底。
第一鳍型图案110可以从基底100突出。第一鳍型图案110可以在垂直于第二方向Y1的第一方向X1上纵向地延伸。
如这里使用的，术语“第一鳍型图案110”可以指用于多栅晶体管中的有源图案。在这样的示例性实施例中，第一鳍型图案110可以形成为沟道沿鳍的三个表面彼此连接，或者可选择地，可以形成为沟道形成在鳍的两个相对表面上。
第一鳍型图案110可以是基底100的一部分，或者可以包括生长在基底100上的外延层。例如，因为第一鳍型图案110是在基底的一部分上方延伸的外延层，所以第一鳍型图案110可以从基底突出。可选择地，因为第一鳍型图案110是基底的从其下部突出的一部分，所以第一鳍型图案110可以从基底突出。
例如，第一鳍型图案110可以包括诸如硅或锗的元素半导体材料。另外，第一鳍型图案110可以包括诸如以IV-IV族化合物半导体或III-V族化合物半导体为例的化合物半导体。
例如，在包括IV-IV族化合物半导体的实施例中，第一鳍型图案110可以是包括例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是掺杂有IV族元素的上述二元或三元化合物。
在包括III-V族化合物半导体的实施例中，例如，第一鳍型图案110可以是通过将III族元素(可以是铝(Al)、镓(Ga)和铟(In)中的至少一种)与V族元素(可以是磷(P)、砷(As)和锑(Sb)中的一种)组合形成的二元化合物、三元化合物或四元化合物。
在根据示例性实施例的半导体装置中，第一鳍型图案110可以是包括硅的硅鳍型图案。
第一场绝缘膜105可以形成在基底100上。第一场绝缘膜105可以部分地覆盖第一鳍型图案110的侧表面。因此，第一鳍型图案110的上表面可以高于设置在第一鳍型图案110的长边上的第一场绝缘膜105的上表面向上突出。例如，参照图1、图4A和图4B，第一场绝缘膜105可以在第一方向X1上沿第一鳍型图案110的相对的两个侧表面设置，第一鳍型图案110的上表面可以在第一场绝缘膜105上方突出。第一鳍型图案110可以由基底100上的第一场绝缘膜105限定。
第一场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或它们的组合。
第一栅电极120可以在第二方向Y1上延伸。第一栅电极120可以形成为与第一鳍型图案110相交。例如，第一栅电极120可以形成为越过第一鳍型图案110或者与第一鳍型图案110交叉。
第一栅电极120可以形成在第一鳍型图案110和第一场绝缘膜105上。第一栅电极120可以围绕高于第一场绝缘膜105的上表面向上突出的第一鳍型图案110。在一些实施例中，第一栅电极120可以围绕第一鳍型图案110的至少一部分并可以覆盖第一场绝缘膜105的一部分，第一栅电极120的上表面可以在第一鳍型图案110和第一场绝缘膜105的上方突出。
第一栅电极120可以包括彼此相对的第一侧壁120a和第二侧壁120c。第一栅电极120可以包括连接第一栅电极120的第一侧壁120a与第一栅电极120的第二侧壁120c并沿第一鳍型图案110的上表面延伸的底表面120b。例如，第一侧壁120a和第二侧壁120c可以在垂直于第一方向X1和第二方向Y1的向上方向上延伸，底表面120b可以在平行于第一方向X1或第二方向Y1的方向上延伸。
第二栅电极220可以在第二方向Y1上延伸。第二栅电极220可以形成在第一鳍型图案110上，从而与第一鳍型图案110相交。例如，第二栅电极220可以形成为越过第一鳍型图案110或者与第一鳍型图案110交叉。
第二栅电极220可以形成为与第一栅电极120相邻。在第二栅电极220与第一栅电极120之间可以不形成与第一鳍型图案110相交的其它栅电极。
第二栅电极220可以包括彼此相对的第一侧壁220a和第二侧壁220c。第二栅电极220可以包括连接第二栅电极220的第一侧壁220a与第二栅电极220的第二侧壁220c并沿第一鳍型图案110的上表面延伸的底表面220b。例如，第一侧壁220a和第二侧壁220c可以在垂直于第一方向X1和第二方向Y1的向上方向上延伸，底表面220b可以在平行于第一方向X1或第二方向Y1的方向上延伸。
第一栅电极120可以包括金属层MG1、MG2。例如，第一栅电极120可以包括如示出的两个或更多个金属层的堆叠。第一金属层MG1起调整逸出功的作用，第二金属层MG2起填充由第一金属层MG1限定的空间的作用。例如，第一金属层MG1可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一种，但不限于此。另外，第二金属层MG2可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但不限于此。
第二栅电极220可以包括金属层MG3、MG4。例如，第二栅电极220可以包括如示出的两个或更多个金属层的堆叠。第三金属层MG3起调整逸出功的作用，第四金属层MG4起填充由第一金属层MG3限定的空间的作用。第二栅电极220的描述可以与第一栅电极120的描述相似。
第一栅电极120和第二栅电极220可以通过替换工艺(或后栅极(gate last)工艺)来形成，但不限于此。
第一栅极间隔件131、132可以设置在第一栅电极120的侧壁上。第一栅极间隔件131、132可以包括设置在第一栅电极120的第一侧壁120a上的第一一侧间隔件131和设置在第一栅电极120的第二侧壁120c上的第一另一侧间隔件132。
第一一侧间隔件131和第一另一侧间隔件132可以限定第一沟槽(trench)121。第一沟槽121的第一侧壁121a可以被第一一侧间隔件131限定，第一沟槽121的第二侧壁121c可以被第一另一侧间隔件132限定。可以通过连接第一沟槽121的第一侧壁121a与第一沟槽121的第二侧壁121c来限定第一沟槽121的底表面121b。例如，第一沟槽121的底表面121b可以是第一鳍型图案110的顶表面。
第一栅极间隔件131、132可以包括下部131b、132b和上部131a、132a。例如，第一一侧间隔件131可以包括下部131b和上部131a，第一另一侧间隔件132可以包括下部132b和上部132a。
第二栅极间隔件231、232可以设置在第二栅电极220的侧壁上。第二栅极间隔件231、232可以包括设置在第二栅电极220的第一侧壁220a上的第二一侧间隔件231和设置在第二栅电极220的第二侧壁220c上的第二另一侧间隔件232。
第二一侧间隔件231和第二另一侧间隔件232可以限定第二沟槽221。第二沟槽221的第一侧壁221a可以被第二一侧间隔件231限定，第二沟槽221的第二侧壁221c可以被第二另一侧间隔件232限定。可以通过连接第二沟槽221的第一侧壁221a与第二沟槽221的第二侧壁221c来限定第二沟槽221的底表面221b。例如，第二沟槽221的底表面221b可以是第一鳍型图案110的顶表面。
第二栅极间隔件231、232可以包括下部231b、232b和上部231a、232a。例如，第二一侧间隔件231可以包括下部231b和上部231a，第二另一侧间隔件232可以包括下部232b和上部232a。
第一栅电极120可以通过填充被第一栅极间隔件131、132限定的第一沟槽121来形成。第二栅电极220可以通过填充被第二栅极间隔件231、232限定的第二沟槽221来形成。
第一栅极间隔件131、132和第二栅极间隔件231、232可以均包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)和它们的组合中的至少一种。
第一栅极绝缘膜125可以形成在第一鳍型图案110与第一栅电极120之间。第一栅极绝缘膜125可以沿高于第一场绝缘膜105向上突出的第一鳍型图案110的轮廓来形成。在一些实施例中，第一栅极绝缘膜125可以形成在第一场绝缘膜105和第一鳍型图案110的顶表面上，第一栅极绝缘膜125的上表面可以在第一鳍型图案110和第一场绝缘膜105上方突出。
第一栅极绝缘膜125可以设置在第一栅电极120与第一场绝缘膜105之间。第一栅极绝缘膜125可以沿第一沟槽121的侧壁和底表面形成。第一栅极绝缘膜125可以形成在第一栅极间隔件131、132与第一栅电极120之间。
另外，界面层126可以另外地形成在第一栅极绝缘膜125与第一鳍型图案110之间。尽管图4A中未示出，但是在一些实施例中，界面层也可以另外地形成在第一栅极绝缘膜125与第一鳍型图案110之间。
如图4B中所示，在一些实施例中，尽管示例性实施例不限于此，但是界面层126可以沿高于第一场绝缘膜105的上表面向上突出的第一鳍型图案110的轮廓来形成。例如，界面层126可以在其中没有形成第一场绝缘膜105的区域上形成在第一鳍型图案110与第一栅极绝缘膜125之间。
界面层126可以根据形成界面层126的方法沿第一场绝缘膜105的上表面延伸。例如，界面层126可以从第一场绝缘膜105的上表面的一个边缘延伸到第一场绝缘膜105的上表面的另一边缘。
在下文中，通过参照附图来解释示例性实施例，在附图中，为了便于解释，省略界面层126的示出。
第二栅极绝缘膜225可以形成在第一鳍型图案110与第二栅电极220之间。第二栅极绝缘膜225可以设置在第二栅电极220与第一场绝缘膜105之间。第二栅极绝缘膜225可以沿第二沟槽221的侧壁和底表面形成。第二栅极绝缘膜225可以沿高于第一场绝缘膜105向上突出的第一鳍型图案110的轮廓来形成。在一些实施例中，第二栅极绝缘膜225可以形成在第一场绝缘膜105和第一鳍型图案110的顶表面上，第二栅极绝缘膜225的上表面可以在第一鳍型图案110和第一场绝缘膜105上方突出。
第二栅极绝缘膜225可以形成在第二栅极间隔件231、232与第二栅电极220之间。第二栅极绝缘膜225的描述可以与第一栅极绝缘膜125的描述相似。
第一栅极绝缘膜125和第二栅极绝缘膜225可以包括具有比氧化硅膜的介电常数高的介电常数的高k介电材料。例如，第一栅极绝缘膜125和第二栅极绝缘膜225可以包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种，但不限于此。
第一源/漏区140可以形成在第一栅电极120的两侧上和第二栅电极220的两侧上。例如，第一源/漏区140可以形成在第一栅电极120与相邻的第二栅电极220之间。
如示出的，第一源/漏区140可以是第一鳍型图案110内形成的杂质区，但是示例性实施例不限于此。因此，第一源/漏区140可以包括形成在第一鳍型图案110上或形成在第一鳍型图案110内的外延层。
另外，第一源/漏区140可以是抬高的(elevated)源/漏区，其包括高于第一鳍型图案110的上表面向上突出的上表面。例如，在一些实施例中，第一源/漏区140的顶表面可以高于第一鳍型图案110的上表面。
层间绝缘膜180可以形成在基底100上。层间绝缘膜180可以覆盖第一鳍型图案110、第一源/漏区140和第一场绝缘膜105。例如，层间绝缘膜180可以形成在基底100上方以及第一鳍型图案110、第一源/漏区140和第一场绝缘膜105中的一个或更多个上。
层间绝缘膜180可以围绕第一栅电极120和第二栅电极220的侧壁。在一些实施例中，层间绝缘膜180可以围绕第一栅极间隔件131、132的外侧壁和第二栅极间隔件231、232的外侧壁。
层间绝缘膜180可以包括以顺序的次序堆叠在基底100上的下层间绝缘膜181和上层间绝缘膜182。
下层间绝缘膜181可以形成在第一鳍型图案110上。下层间绝缘膜181可以与第一栅极间隔件131、132的下部131b、132b和第二栅极间隔件231、232的下部231b、232b叠置。例如，下层间绝缘膜181可以与第一栅极间隔件131、132的下部131b、132b相邻，并可以与第二栅极间隔件231、232的下部231b、232b相邻。
下层间绝缘膜181可以围绕第一一侧间隔件131的下部131b、第一另一侧间隔件132的下部132b、第二一侧间隔件231的下部231b和第二另一侧间隔件232的下部232b的侧壁。
例如，第一栅极间隔件131、132和第二栅极间隔件231、232的其侧壁被下层间绝缘膜181围绕的一部分可以被限定为第一一侧间隔件131的下部131b、第一另一侧间隔件132的下部132b、第二一侧间隔件231的下部231b和第二另一侧间隔件232的下部232b。
在一些实施例中，下层间绝缘膜181可以包括氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。
上层间绝缘膜182可以形成在下层间绝缘膜181上。上层间绝缘膜182可以与第一栅极间隔件131、132的上部131a、132a和第二栅极间隔件231、232的上部231a、232a叠置。例如，上层间绝缘膜182可以与第一栅极间隔件131、132的上部131a、132a相邻，并可以与第二栅极间隔件231、232的上部231a、232a相邻。
上层间绝缘膜182可以围绕第一一侧间隔件131的上部131a、第一另一侧间隔件132的上部132a、第二一侧间隔件231的上部231a和第二另一侧间隔件232的上部232a的侧壁。
例如，第一栅极间隔件131、132和第二栅极间隔件231、232的其侧壁被上层间绝缘膜182围绕的一部分可以被限定为第一一侧间隔件131的上部131a、第一另一侧间隔件132的上部132a、第二一侧间隔件231的上部231a和第二另一侧间隔件232的上部232a。
如图2所示，第一栅电极120的上表面和第二栅电极220的上表面可以与上层间绝缘膜182的上表面处于同一平面上，但示例性实施例不限于此。
例如，为了构筑自对准接触(SAC)结构，盖图案可以分别形成在第一栅电极120和第二栅电极220的上表面上，在此情况下，第一栅电极120的上表面和第二栅电极220的上表面可以低于上层间绝缘膜182的上表面。
在一些实施例中，上层间绝缘膜182可以包括氧化硅、氮化硅、氮氧化硅、可流动氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。
下层间绝缘膜181既不置于上层间绝缘膜182与第一栅极间隔件131、132的上部131a、132a之间，也不置于上层间绝缘膜182与第二栅极间隔件231、232的上部231a、232a之间。
下层间绝缘膜181与上层间绝缘膜182之间的边界面可以是平坦的表面。在一些实施例中，下层间绝缘膜181的下表面和上层间绝缘膜182的上表面可以是平面。
从基底100至层间绝缘膜180的上表面的高度可以与从基底100至第一栅极间隔件131、132的最上部的高度基本上相同。另外，从基底100至层间绝缘膜180的上表面的高度可以与从基底100至第二栅极间隔件231、232的最上部的高度基本上相同。在一些实施例中，层间绝缘膜180的厚度可以与第一栅极间隔件131、132的厚度或高度相同，层间绝缘膜180的厚度可以与第二栅极间隔件231、232的厚度或高度相同。
在根据示例性实施例的半导体装置中，下层间绝缘膜181的应力特性可以与上层间绝缘膜182的应力特性不同。
更具体地，当下层间绝缘膜181具有拉应力特性时，上层间绝缘膜182可以具有压应力特性。反之，当下层间绝缘膜181具有压应力特性时，上层间绝缘膜182可以具有拉应力特性。
如这里使用的，术语“拉应力特性”可以指层间绝缘膜具有将栅电极或栅极间隔件向层间绝缘膜拉的拉力，术语“压应力特性”可以指层间绝缘膜具有将栅电极或栅极间隔件从层间绝缘膜推离的张力。
例如，当层间绝缘膜具有拉应力特性时，栅极间隔件承受作用在从栅电极至层间绝缘膜的方向上的力。反之，当层间绝缘膜具有压应力特性时，栅极间隔件承受作用在从层间绝缘膜至栅电极的方向上的力。
层间绝缘膜180(包括具有彼此不同的应力特性的下层间绝缘膜181和上层间绝缘膜182)可以具有根据下层间绝缘膜181与上层间绝缘膜182之间的不同(诸如以不同厚度、不同体积等为例)而改变的整体应力特性。
另外，下层间绝缘膜181和上层间绝缘膜182可以包括彼此不同的材料，或者可以包括相同的材料。
当下层间绝缘膜181和上层间绝缘膜182包括相同的材料时，用于形成下层间绝缘膜181的条件(包括热处理条件)和用于形成上层间绝缘膜182的条件(包括热处理条件)可以彼此不同。因此，下层间绝缘膜181和上层间绝缘膜182可以具有彼此不同的应力特性。
参照图2和图3A，第一沟槽121的如被第一一侧间隔件131限定的第一侧壁121a可以具有相对于第一沟槽121的底表面121b成第一角a1的倾斜(slope，或称为“斜度”)。第一沟槽121的如被第一另一侧间隔件132限定的第二侧壁121c可以具有相对于第一沟槽121的底表面121b成第二角a2的倾斜。
第一角a1和第二角a2可以是大于直角的钝角。第一沟槽121的宽度可以随着距基底100的上表面的距离的增大而增大。例如，第一沟槽121的宽度可以在从第一沟槽121的底表面121b向第一沟槽121的上部移动的方向上增大。在一些实施例中，第一沟槽121的宽度可以是第一侧壁121a与第二侧壁121c之间的距离。
如图3A中所示，当第一沟槽121的第一侧壁121a和第一沟槽121的第二侧壁121c分别具有相对于第一沟槽121的底表面121b成钝角的倾斜时，下层间绝缘膜181的拉应力的程度可以大于上层间绝缘膜182的压应力的程度。
例如，如果下层间绝缘膜181具有拉应力特性作为其应力特性并且上层间绝缘膜182具有压应力特性作为其应力特性，那么第一沟槽121的第一侧壁121a和第一沟槽121的第二侧壁121c可以具有相对于第一沟槽121的底表面121b成钝角的倾斜。反之，如果下层间绝缘膜181具有压应力特性作为其应力特性并且上层间绝缘膜182具有拉应力特性作为其应力特性，那么第一沟槽121的第一侧壁121a和第一沟槽121的第二侧壁121c可以具有相对于第一沟槽121的底表面121b成锐角而不是钝角的倾斜。参照图2和图3B，第一栅电极120的第一侧壁120a可以具有相对于第一栅电极120的底表面120b成第三角b1的倾斜。第一栅电极120的第二侧壁120c可以具有相对于第一栅电极120的底表面120b成第四角b2的倾斜。
当第一栅电极120的第一侧壁120a与第一一侧间隔件131的第一侧壁121a相对并且第一栅电极120的第二侧壁120c与第一另一侧间隔件132的第二侧壁121c相对时，第三角b1和第四角b2可以是小于直角的锐角。在一些实施例中，当第一栅电极120的第一侧壁120a与第一一侧间隔件131的第一侧壁121a相邻时，第三角b1可以与第一角a1互补(即，第一角a1+第三角b1＝180度)，当第一栅电极120的第二侧壁120c与第一另一侧间隔件132的第二侧壁121c相邻时，第四角b2可以与第二角a2互补(即，第二角a2+第四角b2＝180度)。
第一栅电极120的宽度可以随着距基底100的上表面的距离的增大而增大。例如，第一栅电极120的宽度可以在从第一栅电极的底表面120b至第一栅电极120的上表面的方向上增大。在一些实施例中，第一栅电极120的宽度可以是第一侧壁120a与第二侧壁120c之间的距离。
在图3B中，第一侧壁120a、第二侧壁120c和底表面120b中的每个示出为平面，第一侧壁120a和第二侧壁120c中的每个示出为沿线与底表面120b相交。在其它实施例中，第一栅电极120的第一侧壁120a与第一栅电极120的底表面120b相遇的区域和第一栅电极120的第二侧壁120c与第一栅电极120的底表面120b相遇的区域可以具有圆形形状，但是对本领域技术人员来说明显地是，第一栅电极120的第一侧壁120a的倾斜和第一栅电极120的第二侧壁120c的倾斜仍可以保持相对于第一栅电极120的底表面120b的倾斜。
由于第二栅电极220和第二沟槽221可以与上面描述的第一栅电极120和第一沟槽121基本上相似，因此将不再对其进行赘述。
在下文中，可以理解的是，当沟槽的侧壁具有与沟槽的底表面成钝角的倾斜时，沟槽的侧壁具有正倾斜。同样地，可以理解的是，当栅电极的侧壁具有与栅电极的底表面成钝角的倾斜时，栅电极的侧壁具有正倾斜。
例如，参照图2，第一栅电极120的第一侧壁120a、第一栅电极120的第二侧壁120c、第二栅电极220的第一侧壁220a和第二栅电极220的第二侧壁220c均可以具有正倾斜。
图5是根据一些示例性实施例的为解释半导体装置而提供的视图。图6是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图1至图4B没有解释的不同之处。
图5和图6是沿图1的线A-A截取的剖视图，以供参考。
参照图5，在根据一些示例性实施例的半导体装置中，第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c可以具有与第一栅电极120的底表面120b成直角的倾斜。
同样地，第二栅电极220的第一侧壁220a和第二栅电极220的第二侧壁220c可以具有与第二栅电极220的底表面220b成直角的倾斜。
第一栅电极120的宽度可以随着距基底100的上表面的距离的增大而保持基本恒定。例如，第一栅电极120的宽度可以在从第一栅电极120的底表面120b向第一栅电极120的上部移动的方向上保持相同。在一些实施例中，第一栅电极120的宽度可以是第一侧壁120a与第二侧壁120c之间的距离。
第一沟槽121的如被第一一侧间隔件131限定的第一侧壁121a可以具有相对于第一沟槽121的底表面121b成直角的倾斜，第一沟槽121的如被第一另一侧间隔件132限定的第二侧壁121c可以具有相对于第一沟槽121的底表面121b成直角的倾斜。
第二沟槽221的描述可以与第一沟槽121的描述相似。
参照图6，在根据一些示例性实施例的半导体装置中，第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c可以具有与第一栅电极120的底表面120b成锐角的倾斜。
同样地，第二栅电极220的第一侧壁220a和第二栅电极220的第二侧壁220c可以具有与第二栅电极220的底表面220b成锐角的倾斜。
第一栅电极120的宽度和第二栅电极220的宽度可以随着距基底100的上表面的距离的增大而减小。
例如，第一栅电极120的宽度可以在从第一栅电极的底表面120b至第一栅电极120的上表面的方向上减小。第二栅电极220的宽度可以在从第二栅电极的底表面220b至第二栅电极220的上表面的方向上减小。在一些实施例中，第一栅电极120的宽度可以是第一栅电极120的第一侧壁120a与第二侧壁120c之间的距离，第二栅电极220的宽度可以是第二栅电极220的第一侧壁220a与第二侧壁220c之间的距离。
第一沟槽121的如被第一一侧间隔件131限定的第一侧壁121a可以具有相对于第一沟槽121的底表面121b成锐角的倾斜，第一沟槽121的如被第一另一侧间隔件132限定的第二侧壁121c可以具有相对于第一沟槽121的底表面121b成锐角的倾斜。
第二沟槽221的描述可以与第一沟槽121的描述相似。
参照图6，第一栅电极120的第一侧壁120a、第一栅电极120的第二侧壁120c、第二栅电极220的第一侧壁220a和第二栅电极220的第二侧壁220c均可以具有负倾斜。例如，第一栅电极120的第一侧壁120a的倾斜、第一栅电极120的第二侧壁120c的倾斜、第二栅电极220的第一侧壁220a的倾斜和第二栅电极220的第二侧壁220c的倾斜中的每个可以相对于相应的第一栅电极120的底表面和第二栅电极220的底表面成锐角。
图7A和图7B是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图5没有解释的不同之处。
图7A和图7B是沿图1的线A-A截取的剖视图，以供参考。
参照图7A和图7B，在根据一些示例性实施例的半导体装置中，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有曲面。
参照图7A，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有相对于基底100的上表面(即，相对于第一鳍型图案110的上表面)的凸形状。例如，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有这样的形状，该形状在远离基底100的上表面的方向上是圆形的或弯曲的。
参照图7B，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有相对于基底100的上表面的凹形状。例如，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有这样的形状，该形状在朝向基底100的上表面的方向上是圆形的或弯曲。
下层间绝缘膜181与上层间绝缘膜182之间的边界的形状可以根据例如在制造工艺中蚀刻下层间绝缘膜181的方法、用于蚀刻的蚀刻剂等而改变。
图8是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图5没有解释的不同之处。
参照图8，在根据一些示例性实施例的半导体装置中，第一栅极间隔件131、132的上表面和第二栅极间隔件231、232的上表面均可以包括倾斜表面，所述倾斜表面具有相对于上层间绝缘膜182的上表面的倾斜。
更具体地，第一栅极间隔件131、132的上部131a、132a的上表面和第二栅极间隔件231、232的上部231a、232a的上表面均可以包括倾斜表面，所述倾斜表面具有相对于上层间绝缘膜182的上表面成锐角的倾斜。
例如，第一一侧间隔件131可以包括倾斜表面131s，所述倾斜表面131s具有相对于上层间绝缘膜182的上表面成锐角的倾斜。倾斜表面131s可以包括在第一一侧间隔件131的上部131a中。第一一侧间隔件131的倾斜表面131s可以具有相对于上层间绝缘膜182的上表面成第五角c的倾斜。在此情况下，第五角c可以是锐角。
另外，第一另一侧间隔件132、第二一侧间隔件231和第二另一侧间隔件232中的每个可以包括倾斜表面，所述倾斜表面具有相对于上层间绝缘膜182的上表面成锐角的倾斜。第一另一侧间隔件132、第二一侧间隔件231和第二另一侧间隔件232的倾斜表面可以分别包括在第一另一侧间隔件132的上部132a、第二一侧间隔件231的上部231a和第二另一侧间隔件232的上部232a中。
下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有相对于基底100的上表面(即，相对于第一鳍型图案110的上表面)的凸形状，但不限于此。例如，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有这样的形状，该形状在远离基底100的上表面的方向上是圆形的或弯曲的。
图9是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图5没有解释的不同之处。
参照图9，根据一些示例性实施例的半导体装置可以另外地包括层间绝缘膜180与第一源/漏区140之间的蚀刻终止层185。
蚀刻终止层185可以沿第一栅极间隔件131、132、第二栅极间隔件231、232的侧壁和第一源/漏区140的上表面延伸。
蚀刻终止层185可以在层间绝缘膜180与第一栅极间隔件131、132之间和层间绝缘膜180与第二栅极间隔件231、232之间延伸。
例如，蚀刻终止层185可以通过从下层间绝缘膜181与第一源/漏区140的顶表面之间延伸至下层间绝缘膜181与第一栅极间隔件的下部131b、132b之间，然后延伸至上层间绝缘膜182与第一栅极间隔件的上部131a、132a之间来形成。
蚀刻终止层185的沿第一栅极间隔件131、132的侧壁和第二栅极间隔件231、232的侧壁延伸的一部分可以延伸到上层间绝缘膜182的上表面的高度。
下层间绝缘膜181和上层间绝缘膜182可以以顺序的次序堆叠在形成有蚀刻终止层185的基底100上。例如，蚀刻终止层185可以设置在第一源/漏区140上，下层间绝缘膜181可以设置在蚀刻终止层185上，上层间绝缘膜182可以设置在下层间绝缘膜181上。
在一些实施例中，蚀刻终止层185可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)、碳氮化硅(SiCN)和它们的组合中的至少一种，但不限于此。
图10是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图9没有解释的不同之处。
参照图10，在根据一些示例性实施例的半导体装置中，上层间绝缘膜182可以覆盖蚀刻终止层185的最上部。
蚀刻终止层185可以在下层间绝缘膜181与第一栅极间隔件的下部131b、132b之间和下层间绝缘膜181与第二栅极间隔件的下部231b、232b之间延伸。
然而，蚀刻终止层185可以不在上层间绝缘膜182与第一栅极间隔件131、132的上部131a、132a之间和上层间绝缘膜182与第二栅极间隔件231、232的上部231a、232a之间延伸。
蚀刻终止层185的沿第一栅极间隔件131、132的侧壁和第二栅极间隔件231、232的侧壁延伸的一部分不延伸至第一栅极间隔件131、132的上表面和第二栅极间隔件231、232的上表面的高度。在一些实施例中，上层间绝缘膜182可以在靠近第一栅极间隔件131、132的上部131a、132a的区域中和靠近第二栅极间隔件231、232的上部231a、232a的区域中在蚀刻终止层185的上端表面上方延伸。
从基底100的上表面至蚀刻终止层185的最上部的高度小于从基底100的上表面至上层间绝缘膜182的上表面的高度。
下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有相对于基底100的上表面(即，相对于第一鳍型图案110的上表面)的凸形状，但不限于此。例如，下层间绝缘膜181与上层间绝缘膜182之间的边界可以具有这样的形状，该形状在朝向基底100的上表面的方向上是圆形的或弯曲的。
图11是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图5没有解释的不同之处。
参照图11，根据一些示例性实施例的半导体装置可以另外地包括形成在第一鳍型图案110与第一栅电极120之间和第一鳍型图案110与第二栅电极220之间的沟道层115。
沟道层115可以形成在第一鳍型图案110与第一栅极绝缘膜125之间和第一鳍型图案110与第二栅极绝缘膜225之间。
例如，沟道层115可以形成在第一鳍型图案110的上表面上以及第一栅极绝缘膜125和第二栅极绝缘膜225的底表面下方。
沟道层115可以包括与形成第一鳍型图案110的材料不同的材料。例如，如果第一鳍型图案110是硅鳍型图案，则沟道层115可以包括具有比硅的晶格常数大的晶格常数的硅锗。
可选择地，如果第一鳍型图案110是硅锗鳍型图案，则沟道层115可以包括例如具有比第一鳍型图案110中包括的硅锗的晶格常数大的晶格常数的硅锗或锗。可选择地，沟道层115可以包括具有比硅锗的晶格常数小的晶格常数的硅。
图12是根据一些示例性实施例的为解释半导体装置而提供的俯视图。图13是沿图12的线C-C截取的剖视图。为了便于解释，以下将主要解释以上参照图1至图4B没有解释的不同之处。
参照图12和图13，根据一些示例性实施例的半导体装置可以另外地包括第二鳍型图案310、第三栅电极320和第三栅极间隔件331、332。
第二鳍型图案310可以从基底100突出。第二鳍型图案310可以在第一方向X1上纵向地延伸。
第一鳍型图案110和第二鳍型图案310可以在第一方向X1上对准。第一鳍型图案110的短边和第二鳍型图案310的短边可以彼此相对。例如，第一鳍型图案110短端边(shortend side)可以与第二鳍型图案310的短端边相邻并面对第二鳍型图案310的短端边。
第二场绝缘膜106可以形成在第一鳍型图案110与第二鳍型图案310之间。设置在第一鳍型图案110的短边和第二鳍型图案310的短边之间的第二场绝缘膜106的上表面可以与第一鳍型图案110的上表面和第二鳍型图案310的上表面放置在同一平面上，或者第二场绝缘膜106的上表面可以更高。例如，第二场绝缘膜106的最顶上表面可以与第一鳍型图案110的最顶上表面和第二鳍型图案310的最顶上表面位于同一平面上。
尽管未在图12和图13中示出，但是设置在第一鳍型图案110的短边与第二鳍型图案310的短边之间的第二场绝缘膜106的上表面可以高于如图4A所示的设置在第一鳍型图案110的长边处的第一场绝缘膜105的上表面。
图13示出其是平面的或平坦的表面的第二场绝缘膜106的上表面，但是这仅用于举例说明的目的，并且实施例不限于此。第二场绝缘膜106的上表面的位于第一栅电极120与第三栅电极320之间的至少一部分可以从第二场绝缘膜106的与第一栅电极120叠置的上表面凹入。在一些实施例中，第二场绝缘膜106的上表面的至少一部分可以是凸的或凹的。
第一栅电极120可以形成在第一鳍型图案110和第二场绝缘膜106上。例如，第一栅电极120的一部分可以与第一鳍型图案110相交或横跨第一鳍型图案110，第一栅电极120的剩余部分可以形成在第二场绝缘膜106上。例如，第一栅电极120可以形成在第一鳍型图案110的端部上。
第三栅电极320可以形成在第二鳍型图案310和第二场绝缘膜106上。第三栅电极320的一部分可以与第二鳍型图案310相交或横跨第二鳍型图案310，第三栅电极320的剩余部分可以形成在第二场绝缘膜106上。例如，第三栅电极320可以形成在第二鳍型图案310的端部上。
第三栅电极320可以包括彼此相对的第一侧壁320a和第二侧壁320c。第三栅电极320可以包括将第三栅电极的第一侧壁320a与第三栅电极的第二侧壁320c连接并沿第二鳍型图案310的上表面的至少一部分和第二场绝缘膜106的上表面的至少一部分延伸的底表面320b。
第三栅电极320可以包括金属层MG5、MG6。例如，第三栅电极320可以包括如示出的两个或更多个金属层的堆叠。
可以在第一栅电极120与第二栅电极220之间和第一栅电极120与第三栅电极320之间不形成另外的栅电极。例如，第二栅电极220和第三栅电极320可以是最邻近第一栅电极120的栅电极。
第一栅电极120与第二栅电极220之间的距离S1可以不同于第一栅电极120与第三栅电极320之间的距离S2。例如，第一栅电极120与第二栅电极220之间的距离S1可以大于第一栅电极120与第三栅电极320之间的距离S2。
第三栅极间隔件331、332可以设置在第三栅电极320的侧壁上。第三栅极间隔件331、332可以包括设置在第三栅电极的第一侧壁320a上的第三一侧间隔件331和设置在第三栅电极的第二侧壁320c上的第三另一侧间隔件332。
第三一侧间隔件331和第三另一侧间隔件332可以限定第三沟槽321。第三栅电极320可以通过填充被第三栅极间隔件331、332限定的第三沟槽321来形成。
第三一侧间隔件331可以包括下部331b和上部331a，第三另一侧间隔件332可以包括下部332b和上部332a。
第三栅极绝缘膜325可以沿第三沟槽321的侧壁和底表面形成。第三栅电极320可以形成在第三栅极绝缘膜325上。
下层间绝缘膜181可以与第三栅极间隔件331、332的下部331b、332b叠置。例如，下层间绝缘膜181可以与第三栅极间隔件331、332的下部331b、332b相邻。下层间绝缘膜181可以围绕第三一侧间隔件331的下部331b和第三另一侧间隔件332的下部332b的侧壁。
上层间绝缘膜182可以与第三栅极间隔件331、332的上部331a、332a叠置。上层间绝缘膜182可以围绕第三一侧间隔件331的上部331a和第三另一侧间隔件332的上部332a的侧壁。
下层间绝缘膜181可以不置于上层间绝缘膜182与第三栅极间隔件331、332的上部331a、332a之间。
在图13中，第二栅电极的第一侧壁220a和第二栅电极220的第二侧壁220c可以具有相对于第二栅电极220的底表面220b成直角的倾斜。
另外，第一栅电极120的第二侧壁120c(其比第一栅电极120的第一侧壁120a更接近第二栅电极220)也可以具有相对于第一栅电极120的底表面120b成直角的倾斜。
然而，第一栅电极120的第一侧壁120a可以具有相对于第一栅电极120的底表面120b成锐角的倾斜。
由于第一栅电极120与第二栅电极220之间的距离S1和第一栅电极120与第三栅电极320之间的距离S2的不同，因此第一栅电极120的第一侧壁120a的倾斜和第一栅电极120的第二侧壁120c的倾斜可以彼此不同。
例如，因为更接近于第一一侧间隔件131形成的上层间绝缘膜182的体积与更接近于第一另一侧间隔件132形成的上层间绝缘膜182的体积不同，所以第一栅电极120的第一侧壁120a的倾斜和第一栅电极120的第二侧壁120c的倾斜可以不同。
在图13中，与第一栅电极120相邻的第三栅电极320的第二侧壁320c可以具有相对于第三栅电极320的底表面320b成锐角的倾斜，与第三栅电极320的第二侧壁320c不同，第三栅电极320的第一侧壁320a可以具有相对于第三栅电极320的底表面320b成直角的倾斜，尽管示例性实施例不限于此。
相对于第三栅电极320的底表面320b的第三栅电极320的第一侧壁320a的倾斜和第三栅电极320的第二侧壁320c的倾斜可以根据与第三一侧间隔件331相邻的栅电极和第三栅电极320之间的距离而改变。
同时，尽管示出第二场绝缘膜106形成在第一鳍型图案110与第二鳍型图案310之间，但是示例性实施例不限于此。当然，第一鳍型图案110和第二鳍型图案310可以是一个整体的(integrated)鳍型图案。
图14是根据一些示例性实施例的为解释半导体装置而提供的视图。图15是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图12和图13没有解释的不同之处。
参照图14，在根据一些示例性实施例的半导体装置中，第一栅电极120的第一侧壁120a可以具有相对于第一栅电极120的底表面120b成钝角的倾斜。
然而，第一栅电极120的第二侧壁120c(其比第一栅电极120的第一侧壁120a更接近第二栅电极220)可以具有相对于第一栅电极120的底表面120b成直角的倾斜。
另外，第二栅电极220的第一侧壁220a和第二栅电极220的第二侧壁220c可以具有相对于第二栅电极220的底表面220b成直角的倾斜。
参照图15，在根据一些示例性实施例的半导体装置中，第二场绝缘膜106的上表面可以低于第一鳍型图案110的上表面和第二鳍型图案310的上表面。
因此，在一些实施例中，第一栅电极120可以形成为围绕第一鳍型图案110的高于第二场绝缘膜106向上突出的端部，第三栅电极320可以形成为围绕第二鳍型图案310的高于第二场绝缘膜106向上突出的端部。
然而，与图示不同，在一些实施例中，第二场绝缘膜106可以包括在与第一鳍型图案110的短边或第二鳍型图案310的短边接触的部分处的突出部分。突出部分的上表面可以与第一鳍型图案110的上表面和第二鳍型图案310的上表面位于同一平面上，或者突出部分的上表面可以更高。
图16是根据一些示例性实施例的为解释半导体装置而提供的俯视图。图17是沿图16的线A-A和线D-D截取的剖视图。
仅为了便于解释，沿图17的线A-A截取的剖视图以与图5的视图相似的方式示出，以供参考。因此，示例性实施例不限于这样的图示。另外，为了便于解释，出于简明起见，将不会描述或者将简明地描述与以上已经参照图1至图11描述的元件或操作重复的元件或操作。
参照图16和图17，根据一些示例性实施例的半导体装置可以包括第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅极间隔件131、132、第二栅极间隔件231、232、第三鳍型图案410、第四栅电极420、第五栅电极520、第四栅极间隔件431、432、第五栅极间隔件531、532、下层间绝缘膜181和上层间绝缘膜182。
基底100可以包括第一区I和第二区II。第一区I和第二区II可以彼此隔开和/或彼此连接。
在第一区I中，可以形成第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅极间隔件131、132和第二栅极间隔件231、232。
在第一区I中，可以另外地形成与第一鳍型图案110相交的第六栅电极170。例如，第六栅电极170可以形成为越过第一鳍型图案110或者与第一鳍型图案110交叉。第一栅电极120可以设置在第二栅电极220与第六栅电极170之间。
在一些示例性实施例中，第一栅电极120与第二栅电极220之间的距离S1可以与第一栅电极120与第六栅电极170之间的距离相同。在第六栅电极170与第一栅电极120之间可以不形成与第一鳍型图案110相交的其它栅电极。
在第二区II中，可以形成第三鳍型图案410、第四栅电极420、第五栅电极520、第四栅极间隔件431、432和第五栅极间隔件531、532。
第三鳍型图案410可以从基底100突出。第三鳍型图案410可以在第三方向X2上纵向地延伸。
第四栅电极420可以在第四方向Y2上延伸。第四栅电极420可以形成在第三鳍型图案410上，从而与第三鳍型图案410相交。
第四栅电极420可以包括彼此相对的第一侧壁420a和第二侧壁420c。第四栅电极420可以包括连接第四栅电极的第一侧壁420a与第四栅电极的第二侧壁420c并沿第三鳍型图案410的上表面延伸的底表面420b。
第五栅电极520可以在第四方向Y2上延伸。第五栅电极520可以形成在第三鳍型图案410上，从而与第三鳍型图案410相交。例如，第五栅电极520可以形成为越过第三鳍型图案410或与第三鳍型图案410交叉。
在第五栅电极520与第四栅电极420之间可以不形成与第三鳍型图案410相交的其它栅电极。
第五栅电极520可以包括彼此相对的第一侧壁520a和第二侧壁520c。第五栅电极520可以包括连接第五栅电极520的第一侧壁520a与第五栅电极520的第二侧壁520c并沿第三鳍型图案410的上表面延伸的底表面520b。
第四栅电极420可以包括金属层MG7、MG8，第五栅电极520可以包括金属层MG9、MG10。如示出的，第四栅电极420和第五栅电极520可以是两个或更多个金属层的堆叠。
在第二区II中，可以另外地形成与第三鳍型图案410相交的第七栅电极470。第七栅电极470可以形成为越过第三鳍型图案410或者与第三鳍型图案410交叉。第四栅电极420可以设置在第五栅电极520与第七栅电极470之间。
第四栅电极420与第五栅电极520之间的距离S3可以与第四栅电极420与第七栅电极470之间的距离相同。在第七栅电极470与第四栅电极420之间可以不形成与第三鳍型图案410相交的其它栅电极。
另外，在图16中，第一栅电极120与第二栅电极220之间的距离S1可以基本上等于第四栅电极420与第五栅电极520之间的距离S3。
第四栅极间隔件431、432可以包括设置在第四栅电极的第一侧壁420a上的第四一侧间隔件431和设置在第四栅电极的第二侧壁420c上的第四另一侧间隔件432。第四一侧间隔件431和第四另一侧间隔件432可以限定第四沟槽421。
第四一侧间隔件431可以包括下部431b和上部431a，第四另一侧间隔件432可以包括下部432b和上部432a。
第五栅极间隔件531、532可以包括设置在第五栅电极520的第一侧壁520a上的第五一侧间隔件531和设置在第五栅电极520的第二侧壁520c上的第五另一侧间隔件532。
第五一侧间隔件531和第五另一侧间隔件532可以限定第五沟槽521。
第五一侧间隔件531可以包括下部531b和上部531a，第五另一侧间隔件532可以包括下部532b和上部532a。
第四栅极绝缘膜425可以沿第四沟槽421的侧壁和底表面形成，第五栅极绝缘膜525可以沿第五沟槽521的侧壁和底表面形成。
下层间绝缘膜181可以与第四栅极间隔件431、432的下部431b、432b和第五栅极间隔件531、532的下部531b、532b叠置。下层间绝缘膜181可以围绕第四一侧间隔件431的下部431b、第四另一侧间隔件432的下部432b、第五一侧间隔件531的下部531b和第五另一侧间隔件532的下部532b的侧壁。
上层间绝缘膜182可以与第四栅极间隔件431、432的上部431a、432a和第五栅极间隔件531、532的上部531a、532a叠置。上层间绝缘膜182可以围绕第四一侧间隔件431的上部431a、第四另一侧间隔件432的上部432a、第五一侧间隔件531的上部531a和第五另一侧间隔件532的上部532a的侧壁。
下层间绝缘膜181既不置于上层间绝缘膜182与第四栅极间隔件431、432的上部431a、432a之间，也不置于上层间绝缘膜182与第五栅极间隔件531、532的上部531a、532a之间。
在以下公开的实施例中，下层间绝缘膜181可以具有拉应力特性，上层间绝缘膜182可以具有压应力特性。
参照图17，第一区I中的从第一鳍型图案110的上表面至上层间绝缘膜182的上表面的高度可以基本上等于第二区II中的从第三鳍型图案410的上表面至上层间绝缘膜182的上表面的高度。
第一栅电极120的上表面和第二栅电极220的上表面可以与上层间绝缘膜182的上表面放置在同一平面上，第四栅电极420的上表面和第五栅电极520的上表面可以与上层间绝缘膜182的上表面放置在同一平面上。
另外，第一区I中的下层间绝缘膜181的厚度t1可以与第二区II中的下层间绝缘膜181的厚度t2不同。例如，第一区I中的下层间绝缘膜181的厚度t1可以比第二区II中的下层间绝缘膜181的厚度t2薄。
例如，第一区I中的上层间绝缘膜182的厚度可以比第二区II中的上层间绝缘膜182的厚度厚。然而，在一些实施例中，第二区II中的上层间绝缘膜182的厚度可以比第一区I中的上层间绝缘膜182的厚度厚。
第一区I中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度的比可以与第二区II中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度的比不同。
例如，第一区I中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度的比可以大于第二区II中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度的比。
第一栅电极120的侧壁120a、120c相对于第一栅电极120的底表面120b的倾斜可以与第四栅电极420的侧壁420a、420c相对于第四栅电极420的底表面420b的倾斜不同。
在图17中，第一栅电极的第一侧壁120a和第一栅电极的第二侧壁120c可以具有相对于第一栅电极120的底表面120b成直角的倾斜。
然而，第四栅电极420的第一侧壁420a和第四栅电极420的第二侧壁420c可以具有相对于第四栅电极420的底表面420b的钝角。
第四栅电极420的侧壁420a、420c相对于第四栅电极420的底表面420b的角可以大于第一栅电极120的侧壁120a、120c相对于第一栅电极120的底表面120b的角。
例如，随着距基底100的上表面的距离的增大，第一栅电极120的宽度可以基本上保持恒定，而第四栅电极420的宽度可以增大。
因为第一区I中的具有压应力特性的上层间绝缘膜182的厚度比第二区II中的具有压应力特性的上层间绝缘膜182的厚度厚，所以第四栅电极420的侧壁420a、420c相对于第四栅电极420的底表面420b的角可以大于第一栅电极120的侧壁120a、120c相对于第一栅电极120的底表面120b的角。
与图示不同，第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c可以具有与第一栅电极120的底表面120b成锐角的倾斜。
与上面描述的实施例相反，假定下层间绝缘膜181具有压应力特性，上层间绝缘膜182具有拉应力特性。
当第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c具有与第一栅电极120的底表面120b成直角的倾斜时，第四栅电极420的第一侧壁420a和第四栅电极420的第二侧壁420c可以与第四栅电极420的底表面420b成锐角。
图18是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图16和图17没有解释的不同之处。
参照图18，第一区I中的下层间绝缘膜181的厚度t1可以比第二区II中的下层间绝缘膜181的厚度t2厚。
例如，第一区I中的上层间绝缘膜182的厚度可以比第二区II中的上层间绝缘膜182的厚度薄。
在一些实施例中，第一区I中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度的比可以比第二区II中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度的比小。
在一些实施例中，下层间绝缘膜181可以具有拉应力特性，上层间绝缘膜182可以具有压应力特性。
因此，在一些实施例中，因为第一区I中的具有压应力特性的上层间绝缘膜182的厚度比第二区II中的具有压应力特性的上层间绝缘膜182的厚度薄，所以第四栅电极420的侧壁420a、420c相对于第四栅电极420的底表面420b的角可以比第一栅电极120的侧壁120a、120c相对于第一栅电极120的底表面120b的角小。
例如，第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c可以具有相对于第一栅电极120的底表面120b成直角的倾斜。
然而，第四栅电极420的第一侧壁420a和第四栅电极420的第二侧壁420c可以具有相对于第四栅电极420的底表面420b成锐角的倾斜。
例如，随着距基底100的上表面的距离的增大，第一栅电极120的宽度可以基本上保持恒定，但是第四栅电极420的宽度可以随着距基底100的上表面的距离的增大而减小。
与图示不同，第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c可以具有相对于第一栅电极120的底表面120b成钝角的倾斜。
在其它实施例中，下层间绝缘膜181可以具有压应力特性，上层间绝缘膜182可以具有拉应力特性。
因此，在一些实施例中，当第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c具有与第一栅电极120的底表面120b成直角的倾斜时，第四栅电极420的第一侧壁420a和第四栅电极420的第二侧壁420c可以与第四栅电极420的底表面420b成钝角。
图19是根据一些示例性实施例的为解释半导体装置而提供的视图。为了便于解释，以下将主要解释以上参照图16和图17没有解释的不同之处。
参照图19，在根据一些示例性实施例的半导体装置中，第一栅电极120与第二栅电极220之间的距离S1可以不同于第四栅电极420与第五栅电极520之间的距离S3。
例如，第一栅电极120与第二栅电极220之间的距离S1可以小于第四栅电极420与第五栅电极520之间的距离S3。
另外，第一区I中的下层间绝缘膜181的厚度t1可以等于第二区II中的下层间绝缘膜181的厚度t2。
在一些实施例中，第一区I中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度t1的比可以等于第二区II中的上层间绝缘膜182的厚度与下层间绝缘膜181的厚度t2的比。
在以下公开的实施例中，下层间绝缘膜181可以具有拉应力特性，上层间绝缘膜182可以具有压应力特性。
在一些实施例中，因为第一栅电极120与第二栅电极220之间的距离S1小于第四栅电极420与第五栅电极520之间的距离S3，所以第二区II中的具有压应力特性的上层间绝缘膜182的体积可以大于第一区I中的具有压应力特性的上层间绝缘膜182的体积。
因此，在一些实施例中，当第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c具有相对于第一栅电极120的底表面120b成直角的倾斜时，第四栅电极420的第一侧壁420a和第四栅电极420的第二侧壁420c可以相对于第四栅电极420的底表面420b成锐角。
在其它实施例中，下层间绝缘膜181可以具有压应力特性，上层间绝缘膜182可以具有拉应力特性。
在这样的实施例中，与上面描述的实施例不同，当第一栅电极120的第一侧壁120a和第一栅电极120的第二侧壁120c具有相对于第一栅电极120的底表面120b成直角的倾斜时，第四栅电极420的第一侧壁420a和第四栅电极420的第二侧壁420c可以相对于第四栅电极420的底表面420b成钝角。
图17、图18和图19示出通过调整下层间绝缘膜181和上层间绝缘膜182来控制栅极轮廓。例如，上层间绝缘膜182的厚度影响栅电极的轮廓。根据形成在下层间绝缘膜181上的上层间绝缘膜182的厚度，栅极间隔件的斜度可以改变，其中，下层间绝缘膜181通过在制造工艺期间去除预下层间绝缘膜的部分来形成。
在通过调整位于下层间绝缘膜181上的上层间绝缘膜182的厚度使压应力和拉应力是均衡的(even)或接近均衡的情况下，栅极轮廓可以是陡峭的(stiff)。栅极侧壁之间的宽度可以随着距基底100的距离增加而保持相同。
同时，在通过调整上层间绝缘膜182的厚度使压应力大于拉应力的情况下，栅极轮廓可以具有负倾斜。栅极侧壁之间的宽度可以随着距基底100的距离增大而减小。
在通过调整上层间绝缘膜182的厚度使压应力小于拉应力的情况下，栅极轮廓可以具有正倾斜。栅极侧壁之间的宽度可以随着距基底100的距离增大而增大。
图20是根据示例性实施例的包括半导体装置的SoC系统的框图。
参照图20，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
CPU 1010可以执行用于驱动SoC系统1000的算术操作。在一些示例性实施例中，CPU 1010可以在包括多个核心的多核心环境上配置。
多媒体系统1020可以用来在SoC系统1000上执行多种多媒体功能。多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、照相系统、后处理器等。
总线1030可以用来在CPU 1010、多媒体系统1020、存储系统1040和外围电路1050中的一个或更多个之中交换数据和进行其它通信。在一些示例性实施例中，总线1030可以具有多层结构。具体地，总线1030的示例可以是多层高级高性能总线(AHB)或多层先进可扩展接口(AXI)，但是示例性实施例不限于此。
存储系统1040可以提供允许应用处理器1001连接到外部存储器(例如，DRAM1060)并执行高速操作的环境。在一些示例性实施例中，存储系统1040可以包括独立的控制器(例如，DRAM控制器(未示出))以控制外部存储器(例如，DRAM 1060)。
外围电路1050可以提供允许SoC系统1000具有与外部装置(例如，主处理板等)的无缝连接的环境。因此，外围电路1050可以包括允许与连接到SoC系统1000的外部装置兼容操作的各种接口。
DRAM 1060可以用作允许应用处理器1001的操作的操作存储器。在一些示例性实施例中，DRAM 1060可以如示出的被布置到应用处理器1001的外部。具体地，DRAM 1060可以与应用处理器1001被封装成封装件上封装件(PoP)型。
上面提到的SoC系统1000的组件中的至少一个组件可以包括以上解释的根据示例性实施例的半导体装置中的至少一个。
在总结详细描述中，本领域技术人员将理解的是，在实质上不脱离本公开的原理的情况下，可以对公开的实施例作出许多变化和修改。因此，公开的实施例仅以一般的和描述性的含义来使用，而不出于限制的目的。

Claims (18)

1.一种半导体装置，所述半导体装置包括：
栅电极，位于基底上；
栅极间隔件，形成在栅电极的侧壁上并包括上部和下部；
下层间绝缘膜，形成在基底上，与栅极间隔件的下部相邻并具有第一应力特性；以及
上层间绝缘膜，形成在下层间绝缘膜上，与栅极间隔件的上部相邻并具有第二应力特性，
其中，下层间绝缘膜不置于上层间绝缘膜与栅极间隔件的上部之间，
其中，上层间绝缘膜的上表面与栅电极的上表面位于同一平面上，
其中，第一应力特性是相对于栅极间隔件的下部的拉应力特性和压应力特性中的一者，而第二应力特性是相对于栅极间隔件的上部的拉应力特性和压应力特性中的另一者，
其中，第一应力特性和第二应力特性使栅电极的轮廓变化。
2.根据权利要求1所述的半导体装置，其中，栅电极的宽度随着距基底的上表面的距离增加而增加。
3.根据权利要求1所述的半导体装置，其中，栅电极的宽度随着距基底的上表面的距离增加而减小。
4.根据权利要求1所述的半导体装置，其中，栅电极包括彼此相对的第一侧壁和第二侧壁，
其中，栅电极的第一侧壁具有相对于栅电极的底表面成直角的倾斜，
其中，栅电极的第二侧壁具有相对于栅电极的底表面成锐角的倾斜。
5.根据权利要求1所述的半导体装置，其中，栅电极包括彼此相对的第一侧壁和第二侧壁，
其中，栅电极的第一侧壁具有相对于栅电极的底表面成直角的倾斜，
其中，栅电极的第二侧壁具有相对于栅电极的底表面成钝角的倾斜。
6.根据权利要求1所述的半导体装置，其中，栅极间隔件的上部的上表面包括相对于上层间绝缘膜的上表面成锐角的倾斜表面。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
源/漏区，形成在栅电极的两侧上；以及
蚀刻终止层，沿栅极间隔件的侧壁和源/漏区的上表面形成，
其中，蚀刻终止层在下层间绝缘膜与栅极间隔件的下部之间延伸。
8.根据权利要求1所述的半导体装置，其中，下层间绝缘膜与上层间绝缘膜之间的边界具有相对于基底的上表面的凸形状。
9.根据权利要求1所述的半导体装置，其中，下层间绝缘膜与上层间绝缘膜之间的边界面是平坦的表面。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括：
鳍型图案，从基底突出，
其中，栅电极形成在鳍型图案上以与鳍型图案相交。
11.一种半导体装置，所述半导体装置包括：
基底，包括第一区和第二区；
第一栅电极，形成在第一区中并位于基底上；
第二栅电极，形成在第二区中并位于基底上；
第一栅极间隔件，形成在第一栅电极的侧壁上并包括上部和下部；
第二栅极间隔件，形成在第二栅电极的侧壁上并包括上部和下部；
下层间绝缘膜，形成在基底上，与第一栅极间隔件的下部和第二栅极间隔件的下部相邻，并且具有第一应力特性；以及
上层间绝缘膜，形成在下层间绝缘膜上，与第一栅极间隔件的上部和第二栅极间隔件的上部相邻，并且具有第二应力特性，上层间绝缘膜的上表面与第一栅电极的上表面和第二栅电极的上表面位于同一平面上，
其中，第一栅电极的侧壁相对于第一栅电极的底表面的倾斜与第二栅电极的侧壁相对于第二栅电极的底表面的倾斜不同，
其中，第一应力特性是相对于第一栅极间隔件的下部和第二栅极间隔件的下部的拉应力特性和压应力特性中的一者，而第二应力特性是相对于第一栅极间隔件的上部和第二栅极间隔件的上部的拉应力特性和压应力特性中的另一者，
其中，第一应力特性和第二应力特性使第一栅电极和/或第二栅电极的轮廓变化。
12.根据权利要求11所述的半导体装置，其中，第一栅电极的宽度随着距基底的上表面的距离的增大而保持基本上恒定，
其中，第二栅电极的宽度随着距基底的上表面的距离增大而增大。
13.根据权利要求11所述的半导体装置，其中，第一栅电极的宽度随着距基底的上表面的距离的增大而保持基本上恒定，
其中，第二栅电极的宽度随着距基底的上表面的距离增大而减小。
14.根据权利要求11所述的半导体装置，所述半导体装置还包括：
第三栅电极，形成在第一区中的基底上并与第一栅电极相邻；以及
第四栅电极，形成在第二区中的基底上并与第二栅电极相邻，
其中，以第一栅电极的底表面和第三栅电极的底表面为基准的第一栅电极与第三栅电极之间的间距不同于以第二栅电极的底表面和第四栅电极的底表面为基准的第二栅电极与第四栅电极之间的间距。
15.根据权利要求11所述的半导体装置，其中，第一区中的下层间绝缘膜的厚度与第二区中的下层间绝缘膜的厚度不同。
16.根据权利要求11所述的半导体装置，所述半导体装置还包括：
第一鳍型图案和第二鳍型图案，从基底突出，
其中，第一栅电极与第一鳍型图案相交，第二栅电极与第二鳍型图案相交。
17.一种半导体装置，所述半导体装置包括：
基底，包括第一区和第二区；
第一栅电极，形成在第一区中并位于基底上；
第二栅电极，形成在第二区中并位于基底上；
第一栅极间隔件，形成在第一栅电极的侧壁上并包括上部和下部；
第二栅极间隔件，形成在第二栅电极的侧壁上并包括上部和下部；
下层间绝缘膜，形成在基底上并与第一栅极间隔件的下部和第二栅极间隔件的下部叠置；以及
上层间绝缘膜，形成在下层间绝缘膜上并与第一栅极间隔件的上部和第二栅极间隔件的上部叠置，
其中，下层间绝缘膜既不置于上层间绝缘膜与第一栅极间隔件的上部之间，也不置于上层间绝缘膜与第二栅极间隔件的上部之间，
其中，第一区中的上层间绝缘膜的厚度与下层间绝缘膜的厚度的比小于第二区中的上层间绝缘膜的厚度与下层间绝缘膜的厚度的比，
其中，上层间绝缘膜的应力特性与下层间绝缘膜的应力特性不同，使得第一栅电极和/或第二栅电极的轮廓变化。
18.根据权利要求17所述的半导体装置，其中，第一栅电极的侧壁相对于第一栅电极的底表面的倾斜与第二栅电极的侧壁相对于第二栅电极的底表面的倾斜不同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
US9985031B2 (en) * 2016-01-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
US10020401B2 (en) * 2016-11-29 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for straining a transistor gate through interlayer dielectric (ILD) doping schemes
KR102310079B1 (ko) * 2017-03-03 2021-10-08 삼성전자주식회사 반도체 소자
US10361280B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device
CN109585293B (zh) * 2017-09-29 2021-12-24 台湾积体电路制造股份有限公司 切割金属工艺中的基脚去除
US10373912B2 (en) 2018-01-05 2019-08-06 International Business Machines Corporation Replacement metal gate processes for vertical transport field-effect transistor
TW202004920A (zh) * 2018-06-04 2020-01-16 聯華電子股份有限公司 具有金屬閘極的半導體裝置及其形成方法
US10672905B2 (en) 2018-08-21 2020-06-02 International Business Machines Corporation Replacement metal gate process for vertical transport field-effect transistor with self-aligned shared contacts
US10672670B2 (en) 2018-08-21 2020-06-02 International Business Machines Corporation Replacement metal gate process for vertical transport field-effect transistors with multiple threshold voltages
US10714399B2 (en) 2018-08-21 2020-07-14 International Business Machines Corporation Gate-last process for vertical transport field-effect transistor
KR102500943B1 (ko) * 2018-08-24 2023-02-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11824103B2 (en) * 2021-04-23 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN113394088A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 金属栅的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022124A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
CN104681616A (zh) * 2013-11-27 2015-06-03 台湾积体电路制造股份有限公司 半导体器件及制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4173672B2 (ja) 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7381609B2 (en) 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
US7504693B2 (en) 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7122412B2 (en) * 2004-04-30 2006-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a necked FINFET device
KR100532564B1 (ko) * 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
JP4994581B2 (ja) 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
US7232730B2 (en) * 2005-04-29 2007-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a locally strained transistor
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
DE102007046849B4 (de) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
DE102008059498B4 (de) * 2008-11-28 2012-12-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Beschränkung von Verspannungsschichten, die in der Kontaktebene eines Halbleiterbauelements gebildet sind
US20100264471A1 (en) 2009-04-15 2010-10-21 Huilong Zhu Enhancing MOSFET performance with stressed wedges
DE102009039521B4 (de) 2009-08-31 2018-02-15 Globalfoundries Dresden Module One Llc & Co. Kg Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
KR101666645B1 (ko) * 2010-08-05 2016-10-17 삼성전자주식회사 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법
US8420470B2 (en) 2010-08-26 2013-04-16 GlobalFoundries, Inc. Method of fabricating a semiconductor device using compressive material with a replacement gate technique
US8216928B1 (en) * 2011-01-26 2012-07-10 GlobalFoundries, Inc. Methods for fabricating semiconductor devices having local contacts
JP2012164869A (ja) 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
US8324041B2 (en) * 2011-02-09 2012-12-04 Globalfoundries Inc. Complementary stress liner to improve DGO/AVT devices and poly and diffusion resistors
US8791502B2 (en) 2011-10-09 2014-07-29 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method of manufacturing the same
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022124A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
CN104681616A (zh) * 2013-11-27 2015-06-03 台湾积体电路制造股份有限公司 半导体器件及制造方法

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