CN104681616A - 半导体器件及制造方法 - Google Patents

半导体器件及制造方法 Download PDF

Info

Publication number
CN104681616A
CN104681616A CN201410705319.4A CN201410705319A CN104681616A CN 104681616 A CN104681616 A CN 104681616A CN 201410705319 A CN201410705319 A CN 201410705319A CN 104681616 A CN104681616 A CN 104681616A
Authority
CN
China
Prior art keywords
certain embodiments
layer
semiconductor device
ild
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410705319.4A
Other languages
English (en)
Other versions
CN104681616B (zh
Inventor
卢文泰
陈豪育
林育樟
聂俊峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104681616A publication Critical patent/CN104681616A/zh
Application granted granted Critical
Publication of CN104681616B publication Critical patent/CN104681616B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种半导体器件。该半导体器件包括设置在源极区域和漏极区域之间的沟道区域、位于沟道区域上方的栅极结构、邻近栅极结构的层间介电(ILD)层以及邻近栅极结构的顶部且位于ILD上方的ILD应力层。栅极结构包括第一侧壁、第二侧壁和顶部。还提供了第一应力记忆区域。第一应力记忆区域邻近栅极结构的顶部。还提供了制造半导体器件的方法。

Description

半导体器件及制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
诸如MUGFET(多栅极场效应晶体管)的晶体管包括源极区域、漏极区域、栅极以及源极区域和漏极区域之间的沟道区域。如其名称所表明的，MUGFET通常包括多于一个的栅极。在一些MUGFET中，通过单个栅电极控制多个栅极，其中多栅极表面电性地用作单个栅极来控制流过沟道区域的电流。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：沟道区域，设置在源极区域和漏极区域之间；栅极结构，位于所述沟道区域上方，包括：第一侧壁；第二侧壁；和顶部；层间介电(ILD)层，邻近所述栅极结构；以及ILD应力层，邻近所述栅极结构的顶部且位于所述ILD层上方。
该半导体器件包括：第一应力记忆区域，邻近所述栅极结构的顶部。
该半导体器件包括：第二应力记忆区域，位于所述沟道区域中。
在该半导体器件中，所述ILD应力层包括：Si、Ge、Ar、Xe、N、F、BF2和As中的至少一种。
在该半导体器件中，所述ILD应力层的厚度为大约5至大约40nm。
该半导体器件包括：第一栅极间隔件，与所述第一侧壁相邻；以及第二栅极间隔件，与所述第二侧壁相邻。
该半导体器件包括：接触蚀刻停止层(CESL)，位于所述源极区域、所述漏极区域、所述第一侧壁和所述第二侧壁中的至少一个以及所述ILD层和所述ILD应力层中的至少一个之间。
在该半导体器件中，所述半导体器件为MUGFET。
根据本发明的另一方面，提供一种半导体器件，包括：沟道区域，设置在源极区域和漏极区域之间；栅极结构，位于所述沟道区域上方，包括：第一侧壁；第二侧壁；和顶部；层间介电(ILD)层，邻近所述栅极结构；ILD应力层，邻近所述栅极结构的顶部且位于所述ILD层上方；以及第一应力记忆区域，邻近所述栅极结构的顶部。
该半导体器件，包括：第二应力记忆区域，位于所述沟道区域中。
在该半导体器件中，所述ILD应力层包括：Si、Ge、Ar、Xe、N、F、BF2和As中的至少一种。
在该半导体器件中，所述ILD应力层的厚度为大约5nm至大约40nm。
根据本发明的又一方面，提供了一种形成半导体器件的方法，包括：在衬底上方形成伪栅极结构，所述伪栅极结构包括：第一侧壁；第二侧壁；和第一伪多晶硅层，位于所述第一侧壁和所述第二侧壁之间；形成与所述第一侧壁相邻的第一栅极间隔件；形成与所述第二侧壁相邻的第二栅极间隔件；在所述衬底上方形成层间介电(ILD)层；对所述ILD层和所述第一伪多晶硅层中的至少一个执行注入；以及执行退火，从而形成位于所述ILD层上方的ILD应力层和位于所述第一伪多晶硅层上方的第二伪多晶硅层中的至少一个，所述第二伪多晶硅层的第二粒度不同于所述第一伪多晶硅层的第一粒度。
该方法包括：去除所述伪栅极结构以形成开口；在所述开口中形成栅极堆叠件；以及在所述栅极堆叠件上方形成金属栅极。
该方法包括：形成第一应力记忆区域和第二应力记忆区域中的至少一个。
在该方法中，通过所述ILD应力层的扩展形成所述第一应力记忆区域。
在该方法中，通过所述沟道区域中的压缩应变形成所述第二应力记忆区域，所述压缩应变来源于所述第二粒度与所述第一粒度的差异。
在该方法中，执行所述退火包括：执行快速热退火(RTA)、动态尖峰退火(DSA)、激光尖峰退火(LSA)、闪光退火、亚秒退火(SSA)、和超亚秒退火(uSSA)中的至少一种。
在该方法中，在大约700℃至大约1300℃的温度下执行所述退火。
在该方法中，形成所述ILD层包括：执行可流动化学汽相沉积(FCVD)。
附图说明
图1是根据一些实施例的用于制造半导体器件的方法的示意图。
图2是根据一些实施例的制造期间的半导体器件的立体图。
图3是根据一些实施例的制造期间的半导体器件的立体图。
图4是根据一些实施例的制造期间的半导体器件的立体图。
图5是根据一些实施例的制造期间的半导体器件的立体图。
图6是根据一些实施例的制造期间的半导体器件的立体图。
图7是根据一些实施例的制造期间的半导体器件的立体图。
图8是根据一些实施例的制造期间的半导体器件的立体图。
图9是根据一些实施例的制造期间的半导体器件的立体图。
图10是根据一些实施例的制造期间的半导体器件的立体图。
图11a是根据一些实施例的制造期间的半导体器件的立体图。
图11b是根据一些实施例的制造期间的半导体器件的截面图。
图12a是根据一些实施例的制造期间的半导体器件的立体图。
图12b是根据一些实施例的制造期间的半导体器件的截面图。
图13是根据一些实施例的制造期间的半导体器件的立体图。
图14是根据一些实施例的制造期间的半导体器件的立体图。
图15a是根据一些实施例的制造期间的半导体器件的截面图。
图15b是根据一些实施例的制造期间的半导体器件的截面图。
具体实施方式
现在将参照附图描述本发明的主题，在整个说明书中，类似的参考标号通常用于表示类似的元件。在以下描述中，为了说明的目的，阐述多个具体细节以提供对所要求主题的理解。然而，应该理解，在不具有这些细节的情况下也可以实施所要求的主题。在其他情况下，以框图形式示出结构和器件以便于理解所要求主题的描述。
本文提供了一种或多种半导体器件以及用于形成这些半导体器件的一种或多种方法。在一些实施例中，半导体器件包括MUGFET器件，诸如多栅极晶体管或鳍式多栅极晶体管。在一些实施例中，半导体器件包括PFET和NFET中的至少一种。
参照图1，示出了根据一些实施例的用于制造半导体器件200的方法100的流程图。还参照图2至图15b，示出了根据一些实施例(诸如根据图1的方法100)的处于各个制造阶段的半导体器件200的示图。在一些实施例中，以CMOS流程来制造半导体器件200的部分。在一些实施例中，至少在图1的方法100之前、期间或之后设置附加工艺。
在步骤102中，如图2所示，提供衬底202。在一些实施例中，衬底202为体硅衬底。根据一些实施例，衬底202包括晶圆或由晶圆形成的管芯。在一些实施例中，衬底202包括硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟中的至少一种。在一些实施例中，衬底202为绝缘体上硅(SOI)衬底。在一些实施例中，使用注氧隔离(SIMOX)和晶圆接合中的至少一种来制造SOI衬底。
在一些实施例中，衬底202包括绝缘层。在一些实施例中，绝缘层包括氧化硅或蓝宝石。在一些实施例中，绝缘层为埋氧层(BOX)。在一些实施例中，通过注入(例如SIMOX)、氧化、沉积和其他适当的工艺中的至少一种来形成绝缘层。在一些实施例中，绝缘层为SOI衬底的部件。
在一些实施例中，衬底202包括各种掺杂区域。在一些实施例中，掺杂区域包括p型阱和n型阱中的至少一种。在一些实施例中，掺杂区域掺杂有p型掺杂物(诸如硼或BF2)和n型掺杂物(诸如磷或砷)中的至少一种。在一些实施例中，掺杂区域以p阱结构、n阱结构、双阱结构和突出结构中的至少一种形成在衬底202上。在一些实施例中，半导体衬底202包括第一有源区域和第二有源区域中的至少一种。在一些实施例中，第一有源区域和第二有源区域中的至少一种被配置为N型场效应晶体管(nFET)和P型场效应晶体管(pFET)中的至少一种。在一些实施例中，nFET和pFET中的至少一个为金属氧化物半导体场效应晶体管(MOSFET)。
在一些实施例中，第一鳍结构204和第二鳍结构206形成在衬底202上或/或由衬底202形成。在一些实施例中，通过沉积、光刻和蚀刻工艺中的至少一种来形成第一鳍结构204和第二鳍结构206中的至少一个。在一些实施例中，光刻工艺包括在形成在衬底上方的光刻胶中形成图案。在一些实施例中，然后执行蚀刻以去除衬底没有被图案化光刻胶覆盖的区域以形成鳍结构。在一些实施例中，蚀刻工艺包括反应离子蚀刻(RIE)工艺。
在步骤104中，如图3所示，形成隔离结构206。在一些实施例中，隔离结构206形成在衬底202上。在一些实施例中，隔离结构206形成在第一鳍结构204和第二鳍结构205中的至少一个之间。在一些实施例中，隔离结构206为浅沟槽隔离(STI)结构。在一些实施例中，通过沉积工艺来形成隔离结构206。在一些实施例中，隔离结构206包括氧化硅、氮化硅、氮氧化硅和气隙中的至少一种。
在步骤106中，如图4所示，形成伪栅极结构208。在一些实施例中，伪栅极结构208形成在第一鳍结构204、第二鳍结构205、隔离结构206和衬底202中的至少一个上方。在一些实施例中，伪栅极结构208包括伪介电层212、第一伪多晶硅层214和硬掩模层216中的至少一个。在一些实施例中，伪栅极结构包括未示出的第一侧壁和第二侧壁209中的至少一个。在一些实施例中，第一侧壁和第二侧壁209中的至少一个由伪介电层212、第一伪多晶硅层214和硬掩模层216中的至少一个的侧面形成。
在一些实施例中，通过衬底工艺形成伪介电层212。在一些实施例中，伪介电层212包括氧化物。在一些实施例中，伪介电层212包括氧化硅、氮化硅、氮氧化硅、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝和二氧化铪-氧化铝(HfO2，Al2O3)合金中的至少一种。在一些实施例中，伪介电层212的高度为大约0.5纳米(nm)至大约5nm。
在一些实施例中，第一伪多晶硅层214形成在伪介电层212上方。在一些实施例中，通过沉积工艺形成第一伪多晶硅层214。在一些实施例中，第一伪多晶硅层214包括多晶硅。在一些实施例中，第一伪多晶硅层214具有高度250。在一些实施例中，高度250为大约20nm至大约100nm。
在一些实施例中，硬掩模层216形成在第一伪多晶硅层214上方。在一些实施例中，通过沉积工艺形成硬掩模层216。在一些实施例中，硬掩模层216包括氮化硅、氮氧化硅和碳化硅中的至少一种。在一些实施例中，硬掩模层216的高度在大约1纳米(nm)至大约20nm的范围内。
在一些实施例中，通过任何适当的工艺来形成伪栅极结构208。在一些实施例中，通过沉积、光刻图案化和蚀刻工艺中的至少一种来形成伪栅极结构208。在一些实施例中，沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(PDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(PRCVD)、等离子体增强CVD(PECVD)和镀工艺中的至少一种。在一些实施例中，光刻图案化工艺包括光刻胶涂覆、软烘烤、掩模对齐、曝光、曝光后烘烤、显影光刻胶、清洗和干燥工艺中的至少一种。在一些实施例中，光刻图案化工艺包括无掩模光刻、电子束写入和离子束写入中的至少一种。在一些实施例中，蚀刻工艺包括干蚀刻、湿蚀刻和反应离子蚀刻中的至少一种。
在步骤108中，如图5所示，栅极隔离件材料221形成在半导体器件200的现有部分的露出表面上方。在一些实施例中，栅极隔离件材料221被沉积。在一些实施例中，栅极隔离件材料221包括介电材料。在一些实施例中，介电材料包括氮化硅、碳化硅和氮氧化硅中的至少一种。
在步骤110中，如图6所示，执行鳍凹入310。在一些实施例中，至少部分地去除第一鳍结构204和第二鳍结构205中的至少一个。在一些实施例中，至少部分地去除栅极隔离件材料221的至少一部分，留下第一栅极隔离件218与第一侧壁相邻的部分和第二栅极隔离件220与第二侧壁209相邻的部分中的至少一个。在一些实施例中，第一鳍结构204和第二鳍结构205中的一个的至少一部分留在栅极结构208下方，以形成沟道区域268。在一些实施例中，鳍凹入310包括在半导体器件200上方形成光刻胶层、图案化光刻胶层以具有露出第一鳍结构204和第二鳍结构205中的至少一个的有源区域的开口、以及回蚀材料，以使第一鳍结构204和第二鳍结构205中的至少一个凹入。在一些实施例中，蚀刻包括干蚀刻、湿蚀刻和反应离子蚀刻中的至少一个。
在步骤112中，如图7所示，形成源极/漏极(S/D)区域222a、222b、223a、223b(未示出)。在一些实施例中，区域222a和223a为源极区域，而区域222b和223b为漏极区域。在一些实施例中，区域222a和223a为漏极区域，而区域222b和223b为源极区域。在一些实施例中，沟道区域268设置在源极区域和漏极区域之间。在一些实施例中，通过外延生长来形成S/D区域。在一些实施例中，外延生长包括汽相外延(VPE)、超高真空CVD(UHV-CVD)和分子束外延中的至少一种。在一些实施例中，对至少一部分S/D区域进行原位掺杂。在一些实施例中，用于原位掺杂的掺杂物包括p型掺杂物和n型掺杂物中的至少一种。在一些实施例中，p型掺杂物包括硼和BF2中的至少一种。在一些实施例中，n型掺杂物包括磷和砷中的至少一种。
在步骤114中，如图8所示，形成CESL(接触蚀刻停止层)226。在一些实施例中，CESL 226通过工艺320形成CESL 226。在一些实施例中，工艺320包括PECVD、低于大气压的化学气相汽相沉积(SACVD)、低压化学气相汽相沉积(LPCVD)、ALD、HDPCVD、等离子体增强原子层沉积(PEALD)、分子层沉积(MLD)和等离子体脉冲化学气相汽相沉积(PICVD)中的至少一种。在一些实施例中，CESL形成在S/D区域222a、222b、223a、223b、栅极结构208、第一栅极隔离件218、第二栅极隔离件220和隔离结构206中的至少一个的上方。在一些实施例中，CESL 226包括介电材料。在一些实施例中，CESL 226包括SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN和SiCBN中的至少一种。在一些实施例中，CESL 226的厚度为大约10至大约100nm。
在步骤116中，如图9所示，形成ILD层230。在一些实施例中，通过工艺330来形成ILD层230。在一些实施例中，工艺330包括流化学汽相沉积(FCVD)。在一些实施例中，ILD层230形成在衬底202和CESL 226中的至少一个的上方。在一些实施例中，ILD层230包括氧化物。在一些实施例中，ILD层230包括氧化硅、氮氧化硅、碳化硅和其他适当的低k材料中的至少一种。在一些实施例中，ILD层230填充nFET器件和相邻的pFET器件之间的间隙。在一些实施例中，如图10所示，对半导体器件200执行工艺340以平坦化ILD层230。在一些实施例中，工艺340包括化学机械抛光(CMP)工艺。在一些实施例中，工艺340暴露伪栅极结构208。在一些实施例中，工艺340去除硬掩模层216并露出第一伪多晶硅层214的顶面。
在步骤118中，如图11a和图11b所示，执行注入350。在一些实施例中，注入350注入掺杂物。在一些实施例中，掺杂物包括Si、Ge、Ar、F、N、Xe、BF2和As中的至少一种。在一些实施例中，掺杂物被注入到ILD层230和第一伪多晶硅层214中的至少一个中。在一些实施例中，注入350形成注入ILD层240和注入伪多晶硅层242中的至少一个。在一些实施例中，注入伪多晶硅层242至少部分为磷非结晶质的(amorphous)。在一些实施例中，注入伪多晶硅层242位于第一位第一伪多晶硅层214上方。在一些实施例中，注入ILD层240位于ILD层230上方。在一些实施例中，注入ILD层240和注入伪多晶硅层242中的至少一个具有深度252。在一些实施例中，深度252为大约5至大约50nm。在一些实施例中，深度252通过注入能量、注入角度、注入剂量和注入的掺杂物中的至少一个来控制深度252。在一些实施例中，注入剂量为大约1E14cm2至大约1E16cm2。
图11b、图12b和图15b提供了半导体器件200沿着平面258的各个截面。在一些实施例中，半导体器件200包括nFET器件244和pFET器件246。在一些实施例中，除了S/D区域掺杂有不同类型的掺杂物之外，nFET器件244和pFET器件246基本类似。在一些实施例中，同时对nFET器件244和pFET器件246执行方法100。
在步骤120中，如图12a和图12b所示，执行退火360。在一些实施例中，退火360包括快速热退火(RTA)、动态尖峰退火(DSA)、激光尖峰退火(LSA)、闪光退火、亚秒退火(SSA)、超亚秒退火(uSSA)中的至少一种。在一些实施例中，在大约700℃至大约1300℃的温度下执行退火360。在一些实施例中，退火360将注入的掺杂物驱入注入的ILD层240或注入的伪多晶硅层242中的至少一个中。在一些实施例中，退火360分别由注入ILD层240和注入伪多晶硅层242所形成ILD应力层260和第二伪多晶硅层262中的至少一个。在一些实施例中，ILD应力层260位于ILD层230上方。在一些实施例中，第二伪多晶硅层262位于第一伪多晶硅层214上方。在一些实施例中，ILD应力层260和第二伪多晶硅层262中的至少一个包括Si、Ge、Ar、F、N、Xe、BF2和As中的至少一种。
在一些实施例中，如图12b所示，退火360形成第一应力记忆区域264和第二应力记忆区域266中的至少一个。在一些实施例中，通过ILD应力层260扩展和压缩第一栅极间隔件218、第二栅极间隔件220、CESL 226和伪栅极结构208中的至少一个来形成第一应力记忆区域264。在一些实施例中，ILD应力层260的扩展在伪栅极结构208的垂直方向上施加压缩应力。在一些实施例中，垂直方向上的压缩应变增强了NFET器件246中的电子迁移率。在一些实施例中，通过沟道区域268中的压缩应变形成第二应力记忆区域266。在一些实施例中，沟道区域268中的压缩应变源自于第一多晶硅层214与第二多晶硅层262的粒度的差异。在一些实施例中，由退火360引起的粒度差异使注入伪多晶硅层242的非晶部分重新结晶。在一些实施例中，第二伪多晶硅层262具有第二粒度，其大于第一伪多晶硅层214的第一粒度。在一些实施例中，沟道区域268中的压缩应变增强了PFET器件246的空穴迁移率。
在步骤122中，执行替换栅极工艺。在一些实施例中，如图13所示，去除伪栅极结构208。在一些实施例中，通过工艺370去除伪栅极结构208。在一些实施例中，工艺370包括干蚀刻、湿蚀刻和反应离子蚀刻工艺中的至少一种。在一些实施例中，伪栅极结构208的去除形成开口272。
在一些实施例中，如图14所示，在开口272中形成栅极结构274。在一些实施例中，栅极结构274包括界面层276、栅极介电层278和栅电极层280中的至少一个。在一些实施例中，栅极结构274包括第一侧壁、第二侧壁和顶部中的至少一个。在一些实施例中，顶部具有高度255。在一些实施例中，高度255为大约5至大约40nm。
在一些实施例中，界面层276形成在衬底202上方。在一些实施例中，界面层276包括氧化硅和氮氧化硅中的至少一种。在一些实施例中，界面层276抑制栅极结构276与衬底202之间的损伤。
在一些实施例中，栅极介电层278形成在界面层276上方。在一些实施例中，栅极介电层278包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一种。在一些实施例中，高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝和二氧化铪-氧化铝(HfO2-Al2O3)合金中的至少一种。
在一些实施例中，如图14所示，栅电极层280形成在栅极介电层278上方。在一些实施例中，栅电极层280包括金属。在一些实施例中，栅电极层280包括多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC和TaSiN中的至少一种。在一些实施例中，栅电极层280包括功函金属层。在一些实施例中，栅电极层280填充开口272。在一些实施例中，如图15a和图15b所示，执行工艺380以平坦化栅电极层280和ILD应力层260中的至少一个的顶部。在一些实施例中，工艺380是CMP工艺。在一些实施例中，通过栅极结构274的形成保持第一应力记忆区域264和第二应力记忆区域266中的至少一个。
在一些实施例中，通过任何适当的工艺来形成栅极结构274。在一些实施例中，通过沉积、光刻图案化和蚀刻工艺中的至少一种来形成栅极结构274。在一些实施例中，沉积工艺包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD和镀工艺中的至少一种。在一些实施例中，光刻图案化工艺包括光刻胶涂覆、软烘烤、掩模对齐、曝光、曝光后烘烤、显影光刻胶、清洗和干燥工艺中的至少一种。在一些实施例中，光刻曝光工艺包括无掩模光刻、电子束写入和离子束写入中的至少一种。在一些实施例中，蚀刻工艺包括干蚀刻、湿蚀刻和反应离子蚀刻中的至少一种。
在一些实施例中，半导体器件200包括没有具体示出的其他层或部件。在一些实施例中，对半导体器件200执行其他后段制程(BEOL)工艺。在一些实施例中，以非替换金属栅极工艺或先栅极工艺来执行方法100。
根据本发明的一些方面，提供了一种半导体器件。该半导体器件包括设置在源极区域和漏极区域之间的沟道区域、位于沟道区域上方的栅极结构、邻近栅极结构的层间介电(ILD)层以及邻近栅极结构的顶部且位于ILD上方的ILD应力层。栅极结构包括第一侧壁、第二侧壁和顶部。
根据本发明的一些方面，提供了一种半导体器件。该半导体器件包括设置在源极区域和漏极区域之间的沟道区域、位于沟道区域上方的栅极结构、邻近栅极结构的层间介电(ILD)层、邻近栅极结构的顶部且位于ILD层上方的ILD应力层、以及第一应力记忆区域。栅极结构包括第一侧壁、第二侧壁和顶部。第一应力记忆区域邻近栅极结构的顶部。
根据本发明的一些方面，提供了一种形成半导体器件的方法。该方法包括：在衬底上方形成伪栅极结构；形成与第一侧壁相邻的第一栅极间隔件；形成与第二侧壁相邻的第二栅极间隔件；在衬底上方形成层间介电(ILD)层；对ILD层和多晶硅层中的至少一个执行注入；以及执行退火，从而形成位于ILD层上方的ILD应力层和位于第一伪多晶硅层上方的第二伪多晶硅层中的至少一个。第二伪多晶硅层的第二粒度不同于第一伪多晶硅层的第一粒度。伪栅极结构包括第一侧壁、第二侧壁以及位于第一侧壁和第二侧壁之间的第一伪多晶硅层。
尽管以具体的结构特征和方法动作描述了本发明的主题，但应该理解，本发明的主题不是必须限于上述具体特征或动作。相反，作为实施权利要求的至少一部分的实例形式公开了上述具体特征和动作。
本文提供了实施例的各种操作。部分操作或所有操作的顺序不应表示这些操作必须以这些顺序来进行。可替换的排序也可以给出本发明的优势。此外，应该理解，在本文所提供每个实施例中没有必要呈现所有的操作。此外，应该理解，在一些实施例中不是所有操作都是必须的。
此外，除非另有指示，否则“第一”、“第二”等不用于表示时间、空间、排序等。此外，这些术语仅用于部件、元件、项等进行识别符号、名称。例如，第一沟道和第二沟道通常对应于沟道A和沟道B或者两个不同或两个相同的沟道或同一通道。
应该理解，在一些实施例中，为了简化和易于理解，以相对的具体尺寸(诸如结构尺寸和定向)示出了本文描述的层、部件、元件等，但它们的实际尺寸不同于本文所示出的。此外，存在用于形成本文提到的层、区域、部件、元件等的各种技术，诸如注入技术、掺杂技术、旋涂技术、溅射技术、诸如热生长的生长技术或者诸如化学汽相沉积(CVD)的沉积技术。
此外，“示例性”在文本用于表示实例、示例、示图等并且不必用作优势。如本文所使用的，“或”表示包括性的“或”而非排他性的“或”。此外，除非另有指定或者从上下文可以明确得到为单数形式，否则本文所使用的“一”和“一个”通常认为是表示“一个或多个”。此外，A和B中的至少一个通常表示A或B或者A和B。此外，对于说明书或权利要求中使用的“包括”、“具有着”、“具有”、“带有”或其变体均用于以类似于术语“包括”的方式来解释。
此外，尽管参照一个或多个实施例描述了本发明，但对于本领域技术人员来说，基于对本说明书和权利要求的理解，可以进行等效修改和变化。本发明包括所有这些修改和变化，并且仅通过如下权利要求的范围来进行限制。具体地，关于通过上述部件(例如，元件、源等)所执行的各种功能，除非另有指定，否则用于描述这些部件的术语用于对应于执行所描述部件的具体功能的任何部件(例如，功能等同)，即使非结构性地不等同于所公开的结构。此外，虽然参照多种实施方式中的一种描述了具体部件，但这种部件可以根据需要与其他实施方式的一个或多个部件相结合，并且可以给出任何特定应用的优势。

Claims (10)

1.一种半导体器件，包括：
沟道区域，设置在源极区域和漏极区域之间；
栅极结构，位于所述沟道区域上方，包括：
第一侧壁；
第二侧壁；和
顶部；
层间介电(ILD)层，邻近所述栅极结构；以及
ILD应力层，邻近所述栅极结构的顶部且位于所述ILD层上方。
2.根据权利要求1所述的半导体器件，包括：
第一应力记忆区域，邻近所述栅极结构的顶部。
3.根据权利要求1所述的半导体器件，包括：
第二应力记忆区域，位于所述沟道区域中。
4.根据权利要求1所述的半导体器件，其中，所述ILD应力层包括：
Si、Ge、Ar、Xe、N、F、BF2和As中的至少一种。
5.根据权利要求1所述的半导体器件，其中，所述ILD应力层的厚度为大约5至大约40nm。
6.根据权利要求1所述的半导体器件，包括：
第一栅极间隔件，与所述第一侧壁相邻；以及
第二栅极间隔件，与所述第二侧壁相邻。
7.根据权利要求1所述的半导体器件，包括：
接触蚀刻停止层(CESL)，位于所述源极区域、所述漏极区域、所述第一侧壁和所述第二侧壁中的至少一个以及所述ILD层和所述ILD应力层中的至少一个之间。
8.根据权利要求1所述的半导体器件，其中，所述半导体器件为MUGFET。
9.一种半导体器件，包括：
沟道区域，设置在源极区域和漏极区域之间；
栅极结构，位于所述沟道区域上方，包括：
第一侧壁；
第二侧壁；和
顶部；
层间介电(ILD)层，邻近所述栅极结构；
ILD应力层，邻近所述栅极结构的顶部且位于所述ILD层上方；以及
第一应力记忆区域，邻近所述栅极结构的顶部。
10.一种形成半导体器件的方法，包括：
在衬底上方形成伪栅极结构，所述伪栅极结构包括：
第一侧壁；
第二侧壁；和
第一伪多晶硅层，位于所述第一侧壁和所述第二侧壁之间；
形成与所述第一侧壁相邻的第一栅极间隔件；
形成与所述第二侧壁相邻的第二栅极间隔件；
在所述衬底上方形成层间介电(ILD)层；
对所述ILD层和所述第一伪多晶硅层中的至少一个执行注入；以及
执行退火，从而形成位于所述ILD层上方的ILD应力层和位于所述第一伪多晶硅层上方的第二伪多晶硅层中的至少一个，所述第二伪多晶硅层的第二粒度不同于所述第一伪多晶硅层的第一粒度。
CN201410705319.4A 2013-11-27 2014-11-27 半导体器件及制造方法 Active CN104681616B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/091,741 2013-11-27
US14/091,741 US9252271B2 (en) 2013-11-27 2013-11-27 Semiconductor device and method of making

Publications (2)

Publication Number Publication Date
CN104681616A true CN104681616A (zh) 2015-06-03
CN104681616B CN104681616B (zh) 2017-11-03

Family

ID=53181932

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410705319.4A Active CN104681616B (zh) 2013-11-27 2014-11-27 半导体器件及制造方法

Country Status (3)

Country Link
US (2) US9252271B2 (zh)
KR (1) KR101630080B1 (zh)
CN (1) CN104681616B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469749A (zh) * 2015-08-18 2017-03-01 三星电子株式会社 半导体装置
CN106803484A (zh) * 2015-11-26 2017-06-06 联华电子股份有限公司 半导体元件及其制作方法
CN108122974A (zh) * 2016-11-29 2018-06-05 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN109585552A (zh) * 2017-09-28 2019-04-05 台湾积体电路制造股份有限公司 差异层形成工艺和由此形成的结构
CN113506732A (zh) * 2021-06-21 2021-10-15 上海华力集成电路制造有限公司 一种减小FinFET器件伪栅极切断效应的方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102219295B1 (ko) * 2014-07-25 2021-02-23 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
FR3029011B1 (fr) * 2014-11-25 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de mise en contrainte d'une zone de canal de transistor
US9553172B2 (en) 2015-02-11 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET devices
US9577102B1 (en) * 2015-09-25 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming gate and finFET
KR20170047953A (ko) * 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9614086B1 (en) 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
US10644153B2 (en) * 2016-02-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US9786546B1 (en) 2016-04-06 2017-10-10 International Business Machines Corporation Bulk to silicon on insulator device
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
US10128237B2 (en) * 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
US10700181B2 (en) * 2016-11-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure and method for forming the same
US10020401B2 (en) * 2016-11-29 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for straining a transistor gate through interlayer dielectric (ILD) doping schemes
US10460995B2 (en) * 2016-11-29 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a FinFET device
CN108573927B (zh) * 2017-03-07 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10522680B2 (en) 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet semiconductor device structure with capped source drain structures
US10483372B2 (en) 2017-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure with high plasma resistance for semiconductor devices
US10734379B2 (en) 2017-11-30 2020-08-04 Intel Corporation Fin end plug structures for advanced integrated circuit structure fabrication
US10643892B2 (en) * 2018-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal loss prevention using implantation
KR102414957B1 (ko) 2018-06-15 2022-06-29 삼성전자주식회사 반도체 장치의 제조 방법
US10868137B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11024550B2 (en) * 2018-08-16 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US20210399002A1 (en) * 2020-06-23 2021-12-23 Intel Corporation Self-aligned front-end charge trap flash memory cell and capacitor design for integrated high-density scaled devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241929A (zh) * 2007-02-08 2008-08-13 国际商业机器公司 半导体结构及形成该半导体结构的方法
CN101207126B (zh) * 2006-12-22 2010-06-09 国际商业机器公司 可缩放的应变fet器件及其制备方法
US20110101470A1 (en) * 2009-10-30 2011-05-05 Klaus Hempel High-k metal gate electrode structures formed by separate removal of placeholder materials in transistors of different conductivity type
US20120248511A1 (en) * 2011-04-01 2012-10-04 Ted Ming-Lang Guo Semiconductor structure and method for slimming spacer
CN103247535A (zh) * 2012-02-08 2013-08-14 台湾积体电路制造股份有限公司 用于finfet器件的位错smt

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867867B2 (en) * 2005-11-07 2011-01-11 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US7341902B2 (en) * 2006-04-21 2008-03-11 International Business Machines Corporation Finfet/trigate stress-memorization method
DE102007041210B4 (de) * 2007-08-31 2012-02-02 Advanced Micro Devices, Inc. Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US20120070948A1 (en) * 2010-09-16 2012-03-22 United Microelectronics Corp. Adjusting method of channel stress
US8987099B2 (en) 2011-12-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for thermal treatment with epitaxial SiCP thermal stability improvement
US9287179B2 (en) 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US20130237026A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101207126B (zh) * 2006-12-22 2010-06-09 国际商业机器公司 可缩放的应变fet器件及其制备方法
CN101241929A (zh) * 2007-02-08 2008-08-13 国际商业机器公司 半导体结构及形成该半导体结构的方法
US20110101470A1 (en) * 2009-10-30 2011-05-05 Klaus Hempel High-k metal gate electrode structures formed by separate removal of placeholder materials in transistors of different conductivity type
US20120248511A1 (en) * 2011-04-01 2012-10-04 Ted Ming-Lang Guo Semiconductor structure and method for slimming spacer
CN103247535A (zh) * 2012-02-08 2013-08-14 台湾积体电路制造股份有限公司 用于finfet器件的位错smt

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469749A (zh) * 2015-08-18 2017-03-01 三星电子株式会社 半导体装置
US10818657B2 (en) 2015-08-18 2020-10-27 Samsung Electronics Co., Ltd. Semiconductor device and method for controlling gate profile using thin film stress in gate last process
CN106469749B (zh) * 2015-08-18 2021-08-27 三星电子株式会社 半导体装置
CN106803484A (zh) * 2015-11-26 2017-06-06 联华电子股份有限公司 半导体元件及其制作方法
CN106803484B (zh) * 2015-11-26 2021-08-10 联华电子股份有限公司 半导体元件及其制作方法
CN108122974A (zh) * 2016-11-29 2018-06-05 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN109585552A (zh) * 2017-09-28 2019-04-05 台湾积体电路制造股份有限公司 差异层形成工艺和由此形成的结构
CN109585552B (zh) * 2017-09-28 2022-05-10 台湾积体电路制造股份有限公司 差异层形成工艺和由此形成的结构
CN113506732A (zh) * 2021-06-21 2021-10-15 上海华力集成电路制造有限公司 一种减小FinFET器件伪栅极切断效应的方法

Also Published As

Publication number Publication date
US9252271B2 (en) 2016-02-02
KR20150061607A (ko) 2015-06-04
KR101630080B1 (ko) 2016-06-13
US20160141394A1 (en) 2016-05-19
US20150145066A1 (en) 2015-05-28
US9653581B2 (en) 2017-05-16
CN104681616B (zh) 2017-11-03

Similar Documents

Publication Publication Date Title
CN104681616B (zh) 半导体器件及制造方法
US11145553B2 (en) Nonplanar device and strain-generating channel dielectric
US11532730B2 (en) Method of forming a FinFET device by implantation through capping layer
US10090300B2 (en) Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9640636B1 (en) Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
KR101729439B1 (ko) 매립된 절연체층을 가진 finfet 및 그 형성 방법
US10103264B2 (en) Channel strain control for nonplanar compound semiconductor devices
US9911735B2 (en) Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9601598B2 (en) Method of manufacturing a fin-like field effect transistor (FinFET) device
US8445340B2 (en) Sacrificial offset protection film for a FinFET device
US9129986B2 (en) Spacer chamfering for a replacement metal gate device
US9190411B2 (en) Retrograde doped layer for device isolation
US9437740B2 (en) Epitaxially forming a set of fins in a semiconductor device
TWI758071B (zh) 半導體裝置及其製造方法
CN105632929A (zh) 一种FinFET器件及其制造方法
CN104124165A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant