KR101630080B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 소스 영역과 드레인 영역 사이에 배치된 채널 영역과, 채널 영역 위의 게이트 구조체, 게이트 구조체에 근접한 층간 유전체(ILD)층, 그리고 게이트 구조체의 상부 부분에 인접하고 ILD층 위에 있는 ILD 응력층을 포함한다. 게이트 구조체는 제1 측벽, 제2 측벽 및 상부 부분을 포함한다. 제1 응력 기억 영역이 또한 제공된다. 제1 응력 기억 영역은 게이트 구조체의 상부 부분에 인접하여 있다. 반도체 장치의 제조 방법이 또한 제공된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MAKING}
MUGFET(multiple gate field effect transistor) 등의 트랜지스터는, 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이의 채널 영역 및 게이트를 포함한다. 그 이름이 내포하고 있듯이, MUGFET는 하나 이상의 게이트를 포함하는 경우가 많다. 일부 MUGFET에서는, 다수의 게이트가 단일의 게이트 전극에 의해 제어되며, 다수의 게이트 표면은 전기적으로 단일의 게이트로서 작용하여, 채널 영역을 통과하는 전류 흐름을 제어한다.
도 1은, 일부 실시예에 따른, 반도체 장치를 제조하는 방법을 예시하는 흐름도이고
도 2는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 3은, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 4는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 5는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 6은, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 7은, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 8은, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 9는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 10은, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 11a는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 11b는, 일부 실시예에 따른, 제조 중의 반도체 장치의 단면도이고,
도 12a는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 12b는, 일부 실시예에 따른, 제조 중의 반도체 장치의 단면도이고,
도 13은, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 14는, 일부 실시예에 따른, 제조 중의 반도체 장치의 사시도이고,
도 15a는, 일부 실시예에 따른, 제조 중의 반도체 장치의 단면도이고,
도 15b는, 일부 실시예에 따른, 제조 중의 반도체 장치의 단면도이다.
이제, 도면을 참고로 하여 청구된 주제를 설명하며, 도면 전체에 걸쳐, 동일 도면 부호는 전체적으로 동일한 요소를 지칭하는 데에 사용된다. 이하의 설명에서는, 설명의 편의상, 청구된 주제를 이해할 수 있도록 하기 위하여 많은 특정의 세부 사항을 설명한다. 그러나 이들 특정의 세부 사항 없이도 청구된 주제를 실시할 수 있다는 것은 명백하다. 경우에 따라서는, 청구된 주제에 대한 설명을 용이하게 하기 위하여 구조체 및 장치를 블록도 형태로 예시하고 있다.
본원 명세서에 있어서는, 하나 이상의 반도체 장치 및 그러한 반도체 장치를 형성하는 하나 이상의 방법이 제공된다. 일부 실시예에 있어서, 반도체 장치는, 멀티게이트 트랜지스터 또는 핀-타입 멀티게이트 트랜지스터 등의 MUGFET 장치를 포함한다. 일부 실시예에 있어서, 반도체 장치는 PFET 또는 NFET 중 적어도 하나를 포함한다.
도 1을 참조하면, 일부 실시예에 따른 반도체 장치(200)를 제조하는 방법(100)의 흐름도가 도시되어 있다. 또한 도 2 내지 도 15b를 참조하면, 도 1의 방법(100) 등과 같이, 일부 실시예에 따른 다양한 제조 단계에서의 반도체 장치(200)를 다양하게 도시하고 있다. 일부 실시예에 있어서, 반도체 장치(200)의 일부는 CMOS 공정 흐름에 의해 제조된다. 일부 실시예에 있어서, 도 1의 방법(100)의 전, 중, 후 중 적어도 하나에 추가의 공정들이 제공된다.
102에서, 도 2에 도시된 바와 같이, 기판(202)이 제공된다. 일부 실시예에 있어서, 기판(202)은 벌크 실리콘 기판이다. 일부 실시예에 따르면, 기판(202)은 웨이퍼 또는 웨이퍼로부터 형성된 다이를 포함한다. 일부 실시예에 있어서, 기판(202)은, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 비화갈륨, 인화갈륨, 인화인듐, 비화인듐 또는 안티몬화인듐 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 기판(202)은 SOI(Silicon-on-insulator) 기판이다. 일부 실시예에 있어서, SOI 기판은, SIMOX(separation by implantation of oxygen) 또는 웨이퍼 접합(wafer bonding) 중 적어도 하나를 이용하여 제조된다.
일부 실시예에 있어서, 기판(202)은 절연체층을 포함한다. 일부 실시예에 있어서, 절연체층은 산화실리콘 또는 사파이어를 포함한다. 일부 실시예에 있어서, 절연체층은 매립 산화물층(BOX; buried oxide layer)이다. 일부 실시예에 있어서, 절연체층은, 주입(예컨대, SIMOX), 산화, 성막 또는 기타 적절한 공정 중 적어도 하나에 의해 형성된다. 일부 실시예에 있어서, 절연체층은 SOI 기판의 구성요소이다.
일부 실시예에 있어서, 기판(202)은 다양한 도핑 영역을 포함한다. 일부 실시예에 있어서, 도핑 영역은, p형 웰 또는 n형 웰 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 도핑 영역은, 붕소 또는 BF2 등의 p형 도펀트나, 인 또는 비소 등의 n형 도펀트 중 적어도 하나로 도핑된다. 일부 실시예에 있어서, 도핑 영역은, P-웰 구조체, N-웰 구조체, 듀얼-웰 구조체 또는 융기 구조체 중 적어도 하나의 형태로 기판(202) 상에 형성된다. 일부 실시예에 있어서, 반도체 기판(202)은 제1 활성 영역 또는 제2 활성 영역 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 제1 활성 영역 또는 제2 활성 영역 중 적어도 하나는, nFET(N-type field-effect transistor) 또는 pFET(P-type field-effect transistor) 중 적어도 하나로서 구성된다. 일부 실시예에 있어서, nFET 또는 pFET 중 적어도 하나는, MOSFET(metal-oxide-semiconductor field-effect transistor)이다.
일부 실시예에 있어서, 제1 핀 구조체(204)와 제2 핀 구조체(205)가 기판(202)으로부터 또는 기판 상에 중 적어도 하나에 형성되어 있다. 일부 실시예에 있어서, 제1 핀 구조체(204)와 제2 핀 구조체(205) 중 적어도 하나는, 성막, 포토리소그래피 또는 에칭 공정 중 적어도 하나에 의해 형성된다. 일부 실시예에 있어서, 포토리소그래피 공정은, 기판 위에 형성되는 레지스트에 패턴을 형성하는 것을 포함한다. 일부 실시예에 있어서, 포토리소그래피 공정 후에, 에칭이 실시되어 패턴화된 레지스트에 의해 덮이지 않은 기판의 영역을 제거하여 핀 구조체를 형성한다. 일부 실시예에 있어서, 에칭 공정은 반응성 이온 에칭(RIE) 공정을 포함한다.
104에서, 도 3에 도시된 바와 같이, 절연 구조체(206)가 형성된다. 일부 실시예에 있어서, 절연 구조체(206)는 기판(202) 상에 형성된다. 일부 실시예에 있어서, 절연 구조체(206)는 제1 핀 구조체(204) 또는 제2 핀 구조체(205) 중 적어도 하나의 사이에 형성된다. 일부 실시예에 있어서, 절연 구조체(206)는 STI(shallow trench isolation) 구조체이다. 일부 실시예에 있어서, 절연 구조체(206)는 성막 공정에 의해 형성된다. 일부 실시예에 있어서, 절연 구조체(206)는 산화실리콘, 질화실리콘, 산질화실리콘 또는 에어 갭 중 적어도 하나를 포함한다.
106에서, 도 4에 도시된 바와 같이, 더미 게이트 구조체(208)가 형성된다. 일부 실시예에 있어서, 더미 게이트 구조체(208)는, 제1 핀 구조체(204), 제2 핀 구조체(205), 절연 구조체(206) 또는 기판(202) 중 적어도 하나의 위에 형성된다. 일부 실시예에 있어서, 더미 게이트 구조체(208)는, 더미 유전체층(212), 제1 더미 폴리층(214) 또는 하드 마스크층(216) 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 더미 게이트 구조체는, 도시하지 않은 제1 측벽 또는 제2 측벽(209) 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 제1 측벽 또는 제2 측벽(209) 중 적어도 하나는, 더미 유전체층(212), 제1 더미 폴리층(214) 또는 하드 마스크층(216) 중 적어도 하나의 측면으로부터 형성된다.
일부 실시예에 있어서, 더미 유전체층(212)은 성막 공정에 의해 형성된다. 일부 실시예에 있어서, 더미 유전체층(212)은 산화물을 포함한다. 일부 실시예에 있어서, 더미 유전체층(212)은, 산화실리콘, 질화실리콘, 산질화실리콘, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄 또는 이산화하프늄-알루미나(HfO2-Al2O3) 합금 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 더미 유전체층(212)은 약 0.5 nm 내지 약 5 nm의 높이를 갖는다.
일부 실시예에 있어서, 제1 더미 폴리층(214)은 더미 유전체층(212) 위에 형성된다. 일부 실시예에 있어서, 제1 더미 폴리층(214)은 성막 공정에 의해 형성된다. 일부 실시예에 있어서, 제1 더미 폴리층(214)은 폴리실리콘을 포함한다. 일부 실시예에 있어서, 제1 더미 폴리층(214)은 높이(250)를 갖는다. 일부 실시예에 있어서, 높이(250)는 약 20 nm 내지 약 100 nm이다.
일부 실시예에 있어서, 하드 마스크층(216)은 제1 더미 폴리층(214) 위에 형성된다. 일부 실시예에 있어서, 하드 마스크층(216)은 성막 공정에 의해 형성된다. 일부 실시예에 있어서, 하드 마스크층(216)은, 질화실리콘, 산질화실리콘 또는 탄화실리콘 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 하드 마스크층(216)은, 약 1 nm 내지 약 20 nm 범위의 높이를 갖는다.
일부 실시예에 있어서, 더미 게이트 구조체(208)는 임의의 적절한 공정(들)에 의해 형성된다. 일부 실시예에 있어서, 더미 게이트 구조체(208)는 성막, 포토리소그래피 패터닝 또는 에칭 공정 중 적어도 하나에 의해 형성된다. 일부 실시예에 있어서, 성막 공정은, 화학적 증착(CVD), 물리적 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기금속 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 지원 CVD(PECVD) 또는 도금 공정 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 포토리소그래피 패터닝 공정은, 포토레지스트 코팅, 소프트 베이킹, 마스크 얼라이닝, 노광, 노광후 베이킹, 포토레지스트의 현상, 린스 세정 또는 건조 공정 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 포토리소그래피 노광 공정은, 마스크리스 포토리소그래피, 전자빔 묘화 및 이온빔 묘화 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 에칭 공정은, 건식 에칭, 습식 에칭 또는 반응성 이온 에칭 중 적어도 하나를 포함한다.
108에서, 도 5에 도시된 바와 같이, 반도체 장치(200)의 기존의 부분의 노광된 표면 위에 게이트 스페이서 재료(221)가 형성된다. 일부 실시예에 있어서, 게이트 스페이서 재료(221)는 성막된다. 일부 실시예에 있어서, 게이트 스페이서 재료(221)는 유전체 재료를 포함한다. 일부 실시예에 있어서, 유전체 재료는 질화실리콘, 탄화실리콘 또는 탄질화실리콘 중 적어도 하나를 포함한다.
110에서, 도 6에 도시된 바와 같이, 핀 리세스(310)가 실시된다. 일부 실시예에 있어서, 제1 핀 구조체(204) 또는 제2 핀 구조체(205) 중 적어도 하나는 적어도 부분적으로 제거된다. 일부 실시예에 있어서, 게이트 스페이서 재료(221)의 적어도 일부는, 제1 측벽에 인접한 제1 게이트 스페이서(218) 또는 제2 측벽(209)에 인접한 제2 게이트 스페이서(220) 중 적어도 하나를 남기고 적어도 부분적으로 제거된다. 일부 실시예에 있어서, 제1 핀 구조체(204) 또는 제2 핀 구조체(205) 중 하나의 적어도 일부는 게이트 구조체(208) 아래에 남아 채널 영역(268)을 형성한다. 일부 실시예에 있어서, 핀 리세스(310)는, 반도체 장치(200) 위에 포토레지스트 층을 형성하는 것과, 제1 핀 구조체(204) 또는 제2 핀 구조체(205) 중 적어도 하나의 활성 영역을 노출시키는 개구를 갖도록 포토레지스트 층을 패터닝하는 것과, 제1 핀 구조체(204) 또는 제2 핀 구조체(205) 중 적어도 하나를 리세스하도록 재료를 에칭백(etching back)하는 것을 포함한다. 일부 실시예에 있어서, 에칭은, 건식 에칭, 습식 에칭 또는 반응성 이온 에칭 중 적어도 하나를 포함한다.
112에서, 도 7에 도시하는 바와 같이, 소스/드레인(S/D) 영역(222a, 222b, 223a, 223b)(도시 생략)이 형성된다. 일부 실시예에 있어서, 영역(222a, 223a)은 소스 영역이고, 영역(222b, 223b)은 드레인 영역이다. 일부 실시예에 있어서, 영역(222a, 223a)은 드레인 영역이고, 영역(222b, 223b)은 소스 영역이다. 일부 실시예에 있어서, 채널 영역(268)이 소스 영역과 드레인 영역 사이에 배치된다. 일부 실시예에 있어서, S/D 영역은 에피택셜(epi) 성장에 의해 형성된다. 일부 실시예에 있어서, epi 성장은, 기상 에피택시(VPE), 초고진공 CVD(CHV-CVD) 또는 분자빔 에피택시 중 적어도 하나를 포함한다. 일부 실시예에 있어서, S/D 영역 중 적어도 일부는 현장에서 도핑된다. 일부 실시예에 있어서, 현장 도핑에 사용되는 도펀트는 p형 도펀트 또는 n형 도펀트 중 적어도 하나를 포함한다. 일부 실시예에 있어서, p형 도펀트는 붕소 또는 BF2 중 적어도 하나를 포함한다. 일부 실시예에 있어서, n형 도펀트는 인 또는 비소 중 적어도 하나를 포함한다.
114에서, 도 8에 도시된 바와 같이, CESL(contact etch stop layer; 226)이 형성된다. 일부 실시예에 있어서, CESL(226)은 공정 320에 의해 형성된다. 일부 실시예에 있어서, 공정(320)은, PECVD, SACVD(sub atmospheric chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), ALD, HDPCVD, PEALD(plasma enhanced atomic layer deposition), MLD(molecular layer deposition) 또는 PICVD(plasma impulse chemical vapor deposition) 중 적어도 하나를 포함한다. 일부 실시예에 있어서, CESL은 S/D 영역(222a, 222b, 223a, 223b), 게이트 구조체(208), 제1 게이트 스페이서(218), 제2 게이트 스페이서(220) 또는 절연 구조체(206) 중 적어도 하나의 위에 형성된다. 일부 실시예에 있어서, CESL(226)은 유전체 재료를 포함한다. 일부 실시예에 있어서, CESL(226)은 SiNx, SiOx, SiON, SiC, SiCN, BN, SiBN 또는 SiCBN 중 적어도 하나를 포함한다. 일부 실시예에 있어서, CESL(226)의 두께는 약 10 nm 내지 약 100 nm이다.
116에서, 도 9에 도시된 바와 같이, ILD층(230)이 형성된다. 일부 실시예에 있어서, ILD층(230)은 공정(330)에 의해 형성된다. 일부 실시예에 있어서, 공정(330)은, FCVD(flowed chemical vapor deposition)를 포함한다. 일부 실시예에 있어서, ILD층(230)은, 기판(202) 또는 CESL(226) 중 적어도 하나의 위에 형성된다. 일부 실시예에 있어서, ILD층(230)은 산화물을 포함한다. 일부 실시예에 있어서, ILD층(230)은, 산화실리콘, 산질화실리콘, 탄화실리콘 또는 기타 적절한 로우-k 재료 중 적어도 하나를 포함한다. 일부 실시예에 있어서, ILD층(230)은 nFET 소자와 인접 pFET 소자 사이의 갭을 메운다. 일부 실시예에 있어서, 도 10에 도시된 바와 같이, 반도체 장치(200)에 공정(340)이 실시되어 ILD층(230)을 평탄화한다. 일부 실시예에 있어서, 공정(340)은, CMP(chemical mechanical polishing) 공정을 포함한다. 일부 실시예에 있어서, 공정(340)은 더미 게이트 구조체(208)를 노출시킨다. 일부 실시예에 있어서, 공정(340)은 하드 마스크층(216)을 제거하여, 제1 더미 폴리층(214)의 상면을 노출시킨다.
118에서, 도 11a 및 도 11b에 도시된 바와 같이 주입(350)이 실시된다. 일부 실시예에 있어서, 주입(350)은 도펀트를 주입한다. 일부 실시예에 있어서, 도펀트는, Si, Ge, Ar, F, N, Xe, BF2 또는 As 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 도펀트는, ILD층(230) 또는 제1 더미 폴리층(214) 중 적어도 하나에 주입된다. 일부 실시예에 있어서, 주입(350)은 주입 ILD층(240) 또는 주입 더미 폴리층(242) 중 적어도 하나를 형성한다. 일부 실시예에 있어서, 주입 더미 폴리층(242)은, 적어도 부분적으로 비정질이다. 일부 실시예에 있어서, 주입 더미 폴리층(242)은 제1 더미 폴리층(214) 위에 있다. 일부 실시예에 있어서, 주입 ILD층(240)은 ILD층(230) 위에 있다. 일부 실시예에 있어서, 주입 ILD층(240) 또는 주입 더미 폴리층(242) 중 적어도 하나는 깊이(252)를 갖는다. 일부 실시예에 있어서, 깊이(252)는 약 5 nm 내지 약 50 nm이다. 일부 실시예에 있어서, 깊이(252)는, 주입 에너지, 주입 각도, 주입량 또는 도입된 도펀트 중 적어도 하나에 의해 제어된다. 일부 실시예에 있어서, 주입량은 약 1E14 cm2 내지 약 1E16 cm2 이다.
도 11b, 도 12b 및 도 15b는, 평면(258)을 따른 반도체 장치(200)의 다양한 단면도를 제공한다. 일부 실시예에 있어서, 반도체 장치(200)는 nFET 소자(244) 및 pFET 소자(246)를 포함한다. 일부 실시예에 있어서, nFET 소자(244)와 pFET 소자(246)는, 상이한 타입의 도펀트로 도핑된 S/D 영역을 갖는 것을 제외하고는 실질적으로 동일하다. 일부 실시예에 있어서, 방법(100)은 nFET 소자(244) 및 pFET 소자(246)에 동시에 실행된다.
120에서, 도 12a 및 도 12b에 도시된 바와 같이, 어닐(360)이 실시된다. 일부 실시예에 있어서, 어닐(360)은, RTA(rapid thermal anneal), DSA(dynamic spike anneal), LSA(laser spike anneal), 플래시 어닐(flash anneal), SSA(sub-second anneal) 또는 uSSA(ultra sub-second anneal) 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 어닐(360)은 약 700oC 내지 약 1300oC의 온도로 실행된다. 일부 실시예에 있어서, 어닐(360)은, 주입된 도펀트를 주입 ILD층(240) 또는 주입 더미 폴리층(242) 중 적어도 하나 내로 밀어 넣는다. 일부 실시예에 있어서, 어닐(360)은, 주입 ILD층(240) 또는 주입 더미 폴리층(242)으로부터 각각, ILD 응력층(260) 또는 제2 더미 폴리층(262) 중 적어도 하나를 형성한다. 일부 실시예에 있어서, ILD 응력층(260)은 ILD층(230) 위에 있다. 일부 실시예에 있어서, 제2 더미 폴리층(262)은 제1 더미 폴리층(214) 위에 있다. 일부 실시예에 있어서, ILD 응력층(260) 또는 제2 더미 폴리층(262) 중 적어도 하나는, Si, Ge, Ar, F, N, Xe, BF2 또는 As 중 적어도 하나를 포함한다.
일부 실시예에 있어서, 어닐(360)은, 도 12b에 도시된 바와 같이, 제1 응력 기억 영역(264) 또는 제2 응력 기억 영역(266) 중 적어도 하나를 형성한다. 일부 실시예에 있어서, 제1 응력 기억 영역(264)은, 제1 게이트 스페이서(218), 제2 게이트 스페이서(220), CESL(226) 또는 더미 게이트 구조체(208) 중 적어도 하나를 팽창 및 압축시키는 ILD 응력층(260)에 의해 형성된다. 일부 실시예에 있어서, ILD 응력층(260)의 팽창에 의해, 더미 게이트 구조체(208)의 상하 방향으로 압축 변형이 가해진다. 일부 실시예에 있어서, 상하 방향의 압축 변형은, NFET 소자(246)에 있어서의 전자 이동성을 향상시킨다. 일부 실시예에 있어서, 제2 응력 기억 영역(266)은, 채널 영역(268)에서의 압축 변형에 의해 형성된다. 일부 실시예에 있어서, 채널 영역(268)에서의 압축 변형은, 제1 폴리층(214)과 제2 폴리층(262) 사이의 입경의 차이로 인하여 발생한다. 일부 실시예에 있어서, 입경의 차이는, 주입 더미 폴리층(242)의 비정질 부분을 재결정화하는 어닐(360)에 의해 야기된다. 일부 실시예에 있어서, 제2 더미 폴리층(262)은, 제1 더미 폴리층(214)의 제1 입경보다 큰 제2 입경을 갖는다. 일부 실시예에 있어서, 채널 영역(268)에서의 압축 변형에 의해, PFET 소자(246)의 홀 이동성이 개선된다.
122에서, 대체 게이트 공정이 실시된다. 일부 실시예에 있어서, 도 13에 도시된 바와 같이, 더미 게이트 구조체(208)가 제거된다. 일부 실시예에 있어서, 더미 게이트 구조체(208)는 공정(370)에 의해 제거된다. 일부 실시예에 있어서, 공정(370)은, 건식 에칭, 습식 에칭, 또는 반응성 이온 에칭 공정 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 더미 게이트 구조체(208)의 제거에 의해 개구(272)가 형성된다.
일부 실시예에 있어서, 도 14에 도시된 바와 같이, 개구(272)에 게이트 구조체(274)가 형성된다. 일부 실시예에 있어서, 게이트 구조체(274)는, 계면층(276), 게이트 유전체층(278) 또는 게이트 전극층(280) 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 게이트 구조체(274)는, 제1 측벽, 제2 측벽 또는 상부 부분 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 상부 부분은 높이(255)를 갖는다. 일부 실시예에 있어서, 높이(255)는 약 5 nm 내지 약 40 nm이다.
일부 실시예에 있어서, 계면층(276)은 기판(202) 위에 형성된다. 일부 실시예에 있어서, 계면층(276)은, 산화실리콘 또는 산질화실리콘 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 계면층(276)은 게이트 구조체(276)와 기판(202) 사이의 손상을 방지한다.
일부 실시예에 있어서, 게이트 유전체층(278)은 계면층(276) 위에 형성된다. 일부 실시예에 있어서, 게이트 유전체층(278)은, 산화실리콘, 질화실리콘, 산질화실리콘 또는 하이-k 유전체 재료 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 하이-k 유전체 재료는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄 또는 이산화하프늄-알루미나(HfO2-Al2O3) 합금 중 적어도 하나를 포함한다.
일부 실시예에 있어서, 도 14에 도시된 바와 같이, 게이트 전극층(280)은, 게이트 유전체층(278) 위에 형성된다. 일부 실시예에 있어서, 게이트 전극층(280)은 금속을 포함한다. 일부 실시예에 있어서, 게이트 전극층(280)은, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 질화탄탈, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC 또는 TaSiN 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 게이트 전극층(280)은 일함수 금속층(work function metal layer)을 포함한다. 일부 실시예에 있어서, 게이트 전극층(280)은 개구(272)를 채운다. 일부 실시예에 있어서, 도 15a 및 도 15b에 도시된 바와 같이, 공정(380)이 실시되어 ILD 응력층(260) 또는 게이트 전극층(280) 중 적어도 하나의 상부 부분을 평탄화한다. 일부 실시예에 있어서, 공정(380)은 CMP 공정이다. 일부 실시예에 있어서, 게이트 구조체(274)의 형성을 통하여 제1 응력 기억 영역(264) 또는 제2 응력 기억 영역(266) 중 적어도 하나가 유지된다.
일부 실시예에 있어서, 게이트 구조체(274)는, 임의의 적절한 공정(들)에 의해 형성된다. 일부 실시예에 있어서, 게이트 구조체(274)는, 성막, 포토리소그래피 패터닝 또는 에칭 공정 중 적어도 하나에 의해 형성된다. 일부 실시예에 있어서, 성막 공정은, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD 또는 도금 공정 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 포토리소그래피 패터닝 공정은 포토레지스트 코팅, 소프트 베이킹, 마스크 얼라이닝, 노광, 노광후 베이킹, 포토레지스트의 현상, 린스 세정 또는 건조 공정 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 포토리소그래피 노광 공정은, 마스크리스 포토리소그래피, 전자빔 묘화 및 이온빔 묘화 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 에칭 공정은, 건식 에칭, 습식 에칭 또는 반응성 이온 에칭 중 적어도 하나를 포함한다.
일부 실시예에 있어서, 반도체 장치(200)는, 구체적으로 예시하고 있지 않은 다른 층 또는 특징부를 포함한다. 일부 실시예에 있어서, 반도체 장치(200)에 다른 BEOL(back end of line) 공정이 실시된다. 일부 실시예에 있어서, 방법(100)은, 비대체 금속 게이트 공정 또는 게이트-퍼스트 공정으로서 실행된다.
본 발명의 일부 양태에 따르면, 반도체 장치가 제공된다. 반도체 장치는, 소스 영역과 드레인 영역 사이에 배치된 채널 영역과, 채널 영역 위의 게이트 구조체, 게이트 구조체에 근접한 층간 유전체(ILD)층, 그리고 게이트 구조체의 상부 부분에 인접하고 ILD층 위에 있는 ILD 응력층을 포함한다. 게이트 구조체는 제1 측벽, 제2 측벽 및 상부 부분을 포함한다.
본 발명의 일부 양태에 따르면, 반도체 장치가 제공된다. 반도체 장치는, 소스 영역과 드레인 영역 사이에 배치된 채널 영역과, 채널 영역 위의 게이트 구조체, 게이트 구조체에 근접한 층간 유전체(ILD)층, 게이트 구조체의 상부 부분에 인접하고 ILD층 위에 있는 ILD 응력층, 그리고 제1 응력 기억 영역을 포함한다. 게이트 구조체는 제1 측벽, 제2 측벽 및 상부 부분을 포함한다. 제1 응력 기억 영역은, 게이트 구조체의 상부 부분에 인접하여 있다.
본 발명의 일부 양태에 따르면, 반도체 장치의 형성 방법이 제공된다. 이 방법은, 기판 위에 더미 게이트 구조체를 형성하는 공정과, 제1 측벽에 인접하여 제1 게이트 스페이서를 형성하는 공정과, 제2 측벽에 인접하여 제2 게이트 스페이서를 형성하는 공정과, 기판 위에 층간 유전체(ILD)층을 형성하는 공정과, ILD층 또는 폴리층 중 적어도 하나에 주입을 실시하는 공정과, 어닐을 실시하여, ILD층 위의 ILD 응력층 또는 제1 더미 폴리층 위의 제2 더미 폴리층 중 적어도 하나를 형성하는 공정을 포함한다. 제2 더미 폴리층은, 제1 더미 폴리층의 제1 입경과 상이한 제2 입경을 갖는다. 더미 게이트 구조체는, 제1 측벽, 제2 측벽, 제1 측벽과 제2 측벽 사이의 제1 더미 폴리층을 구비한다.
본 발명의 주제를, 구조적 특징들 또는 방법론적 동작들에 특유한 언어로 기술하였지만, 첨부된 청구항들의 주제가, 위에서 설명된 이러한 특정한 특징들 또는 동작들로 반드시 제한되는 것은 아니라는 것을 이해하여야 한다. 오히려, 위에서 설명된 특정한 특징들 및 동작들은 청구항들 중 적어도 몇몇을 구현하는 예시 형태들로서 개시된 것이다.
본원 명세서에서는, 실시예들의 다양한 동작들이 제공된다. 이들 동작의 일부 또는 전부를 설명하는 순서가, 이들 동작이 반드시 순서 의존적이어야 하는 것을 나타내는 것으로 해석되어서는 안된다. 본 설명에 기초하여 대안적인 순서를 이해할 수 있을 것이다. 또한, 본원 명세서에서 제공된 각각의 실시예에서 모든 동작들이 반드시 제공되는 것은 아니라는 점을 이해할 것이다. 또한, 일부 실시예에서는, 모든 동작들이 필요한 것은 아니라는 것을 이해할 것이다.
또한, 달리 규정하지 않는 한, "제1", "제2" 등은 시간적 양태, 공간적 양태, 순서 등을 암시하는 것으로 의도되지 않는다. 오히려, 이들 용어는 단순히 특징들(features), 엘리먼트들, 아이템들 등을 위한 식별자, 명칭 등으로서 이용되고 있다. 예를 들어, "제1 채널 및 제2 채널"은 일반적으로 "채널 A 및 채널 B"에 대응하거나, 두 개의 상이한 채널, 두 개의 동일한 채널들 또는 동일한 채널이다.
본원 명세서에서 도시한 층들, 특징들 및 엘리먼트들은, 단순함 및 이해의 용이성을 목적으로 구조적 치수 또는 방위 등의 서로에 대한 특정한 치수로 도시되었다는 것과, 이들의 실제 치수는, 일부 실시예에서는, 본원 명세서에서 예시한 것과는 실질적으로 다를 수 있다는 것을 또한 이해할 것이다. 추가적으로, 본원 명세서에서 언급한 층들, 영역들, 피처들 및 엘리먼트들 등을 형성하기 위해, 예컨대 주입 기술들, 도핑 기술들, 스핀-온 기술들, 스퍼터링 기술들, 열적 성장과 같은 성장 기술들, 또는 화학적 기상 증착(CVD)과 같은 성막 기술들 등의 다양한 기술들이 존재한다.
또한, 본원 명세서에서 이용되고 있는 "예시적인(exemplary)"은, 예로서, 일례로서, 또는 예증 등으로서 기능하는 것을 의미하며, 반드시 유리하다라는 것을 의미하는 것은 아니다. 본원에서 이용되고 있는 "또는"은, 배타적인 "또는"이라기 보다는 포괄적인 "또는"을 의미하는 것으로 의도된다. 또한, 본원에서 이용되고 있는 "들"이라는 표현이 없는 것은, 직접적으로 단수 형태로 명세서에 명확하게 언급하고 있지 않는 한은, 일반적으로 "하나 이상" 을 의미하는 것으로 해석되어야 한다. 또한, A와 B 중 적어도 하나 등은 일반적으로 A 또는 B, 또는 A와 B 모두를 의미한다. 또한, "구비한다", "갖고 있는", "갖는", "함께", 또는 이들의 변형 형태들이 상세한 설명 또는 청구항들에서 이용되고 있는 경우, 이들 용어는 용어 "포함한다(comprising)"와 마찬가지 방식으로 포괄적인 의미를 나타내는 것으로 의도된다.
또한, 본 발명은, 하나 이상의 실시예와 관련하여 도시되고 설명되었지만, 당업자는, 본 명세서와 첨부된 도면들의 판독 및 이해에 기초하여 등가적인 변형예 및 수정예를 알 수 있을 것이다. 본 발명은, 이들 모든 변형예 및 수정예를 포함하며 이하의 청구항들의 범위에 의해서만 제한된다. 특히 위에 설명한 컴포넌트들(예컨대, 엘리먼트들, 리소스들 등)에 의해 수행된 다양한 기능들과 관련해서, 이들 컴포넌트들을 설명하기 위해 이용된 용어들은, 개시된 구조와 구조적으로 등가적이지 않더라도, 달리 표시되지 않는 한, 설명된 컴포넌트의 명시된(즉, 기능적으로 등가적인) 기능을 수행하는 임의의 컴포넌트에 대응하도록 의도된다. 또한, 본 발명의 특별한 특징은 여러 양태들 중 단 하나와 관련하여 개시되었을 수도 있지만, 이러한 특징은 임의의 주어진 또는 특정 용례에서 희망하고 유리한 바에 따라 다른 양태들의 하나 이상의 다른 특징들과 결합될 수도 있다.

Claims (10)

  1. 반도체 장치로서,
    소스 영역과 드레인 영역 사이에 배치된 채널 영역;
    상기 채널 영역 위에 있고, 제1 측벽, 제2 측벽 및 상부 부분을 포함하는 게이트 구조체;
    상기 게이트 구조체에 근접하고 상기 게이트 구조체의 상면에 도달하지 않는 층간 유전체(ILD)층; 및
    상기 게이트 구조체의 측벽에 수직인 방향으로 연장하고 상기 ILD층 위에 있는 ILD 응력층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 구조체의 상부 부분에 근접한 제1 응력 기억 영역 또는 상기 채널 영역 내의 제2 응력 기억 영역 중 적어도 하나를 구비하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 측벽에 인접한 제1 게이트 스페이서와,
    상기 제2 측벽에 인접한 제2 게이트 스페이서
    를 구비하는 반도체 장치.
  4. 제1항에 있어서, 상기 소스 영역, 상기 드레인 영역, 상기 제1 측벽 또는 제2 측벽 중 적어도 하나와, 상기 ILD층 또는 상기 ILD 응력층 중 적어도 하나의 사이에 CESL(contact etch stop layer)를 구비하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 장치는 MUGFET인 것인 반도체 장치.
  6. 반도체 장치로서,
    소스 영역과 드레인 영역 사이에 배치된 채널 영역;
    상기 채널 영역 위에 있고, 제1 측벽, 제2 측벽 및 상부 부분을 포함하는 게이트 구조체;
    상기 게이트 구조체에 근접하고 상기 게이트 구조체의 상면에 도달하지 않는 층간 유전체(ILD)층;
    상기 게이트 구조체의 측벽에 수직인 방향으로 연장하고 상기 ILD층 위에 있는 ILD 응력층; 및
    상기 게이트 구조체의 상부 부분에 근접한 제1 응력 기억 영역
    을 포함하는 반도체 장치.
  7. 제1항 또는 제6항에 있어서, 상기 ILD 응력층은 Si, Ge, Ar, Xe, N, F, BF2 또는 As 중 적어도 하나를 포함하는 것인 반도체 장치.
  8. 제1항 또는 제6항에 있어서, 상기 ILD 응력층의 두께는 5 nm 내지 40 nm인 것인 반도체 장치.
  9. 반도체 장치의 제조 방법으로서,
    제1 측벽, 제2 측벽, 및 상기 제1 측벽과 상기 제2 측벽 사이의 제1 더미 폴리층을 포함하는 더미 게이트 구조체를 기판 위에 형성하는 단계;
    상기 제1 측벽에 인접하게 제1 게이트 스페이서를 형성하는 단계;
    상기 제2 측벽에 인접하게 제2 게이트 스페이서를 형성하는 단계;
    상기 기판 위에 층간 유전체(ILD)층을 형성하는 단계;
    상기 ILD층 또는 상기 제1 더미 폴리층 중 적어도 하나에 도펀트의 주입을 실시하는 단계; 및
    어닐을 실시하여, 상기 ILD층 위의 ILD 응력층 또는 상기 제1 더미 폴리층 위의 제2 더미 폴리층 중 적어도 하나를 형성하는 단계를 포함하며,
    상기 제2 더미 폴리층은, 상기 제1 더미 폴리층의 제1 입경(grain size)과 상이한 제2 입경을 갖고,
    상기 ILD층은 상기 더미 게이트 구조체에 근접하고 상기 더미 게이트 구조체의 상면에 도달하지 않고, 상기 ILD 응력층은 상기 더미 게이트 구조체의 측벽에 수직인 방향으로 연장하는 것인 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 더미 게이트 구조체를 제거하여 개구를 형성하는 단계;
    상기 개구 내에 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택 위에 금속 게이트를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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