CN117174743A - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括第一线图案、栅电极、半导体图案、栅绝缘层和第一间隔物。第一线图案在衬底上并与衬底分隔开。栅电极围绕第一线图案并交叉第一线图案。半导体图案在第一线图案的两侧。栅绝缘层设置在栅电极与第一线图案之间，并且栅绝缘层围绕第一线图案。第一间隔物在第一线图案与衬底之间，并且第一间隔物在栅绝缘层与半导体图案之间。半导体图案包括朝向栅电极凹陷并设置在第一间隔物上的第一部分以及设置在第一部分上并设置在第一线图案上的第二部分。

Description

半导体器件
本申请是三星电子株式会社于2017年4月5日申请的名称为“半导体器件”、申请号为201710217824.8的发明专利申请的分案申请。
技术领域
本公开涉及半导体器件以及制造该半导体器件的方法。
背景技术
多栅极晶体管(多桥-沟道纳米片器件(multi-bridge-channel nanosheetdevice))已经被提出作为用于增大半导体器件的密度的按比例缩小技术，在该多栅极晶体管中纳米线硅主体形成在衬底上并且栅极形成为围绕硅主体。
发明内容
根据示例实施方式，多栅极晶体管(多桥-沟道纳米片器件)使用三维(3D)沟道，因而可以按比例缩放。示例实施方式的多栅极晶体管(多桥-沟道纳米片器件)在以下方面也是有效的：(i)增强电流控制能力而无需增大多栅极晶体管的栅极长度，(ii)抑制或减小短沟道效应(SCE)即漏电压对沟道区的电位的影响。
根据一示例实施方式，一种半导体器件包括：在衬底上的第一线图案，第一线图案与衬底分隔开；围绕并交叉第一线图案的栅电极；在第一线图案的至少两侧的半导体图案，半导体图案包括与第一线图案交叠的第一部分；在栅电极与第一线图案之间的栅绝缘层，栅绝缘层围绕第一线图案；以及在第一线图案与衬底之间的第一间隔物，第一间隔物在栅绝缘层与半导体图案之间。
根据一示例实施方式，一种半导体器件包括：在衬底上的第一线图案，第一线图案与衬底分隔开；围绕并交叉第一线图案的栅电极；在第一线图案的至少两侧的半导体图案；在栅电极与第一线图案之间的栅绝缘层，栅绝缘层围绕第一线图案；以及在第一线图案与衬底之间的第一间隔物，第一间隔物在栅绝缘层与半导体图案之间，第一间隔物包括相对于衬底从第一线图案延伸的第一侧壁和第二侧壁，其中第一侧壁和第二侧壁中的至少一个相对于栅电极是凸起的。
根据一示例实施方式，一种半导体器件包括：在衬底上的线图案，线图案与衬底分隔开；围绕并交叉线图案的栅电极；在线图案的第一侧和第二侧的半导体图案；在栅电极与线图案之间的栅绝缘层；以及在线图案的第二侧的间隔物，该间隔物在半导体图案与栅绝缘层之间。
附图说明
图1是根据一些示例实施方式的半导体器件的顶视图。
图2是沿图1的线A-A'截取的示例截面图。
图3是沿图1的线B-B'截取的示例截面图。
图4是沿图1的线C-C'截取的示例截面图。
图5是沿图1的线D-D'截取的示例截面图。
图6是图2的区域J的放大图。
图7是沿图1的线A-A'截取的示例截面图。
图8是图7的区域K的放大图。
图9是沿图1的线A-A'截取的示例截面图。
图10和图11是沿图1的线B-B'截取的示例截面图。
图12是图9的区域L的放大图。
图13是沿图1的线A-A'截取的示例截面图。
图14是图13的区域M的放大图。
图15至图17b是沿图1的线A-A'截取的示例截面图。
图18是沿图1的线B-B'截取的示例截面图。
图19是沿图1的线C-C'截取的示例截面图。
图20是沿图1的线D-D'截取的示例截面图。
图21和图22是沿图1的线A-A'截取的示例截面图。
图23和图24是沿图1的线B-B'截取的示例截面图。
图25是沿图1的线A-A'截取的示例截面图。
图26至图33是示出制造根据一些示例实施方式的半导体器件的方法的中间步骤的截面图。
图34是包括通过图26至图33的方法获得的半导体器件的系统芯片(SoC)系统的方框图。
具体实施方式
现在将在下文参照附图更充分地描述发明构思，附图中示出了发明构思的示例实施方式。然而，发明构思可以以不同的形式来实施，而不应被解释为限于这里阐述的示例实施方式。更确切地，示例实施方式被提供使得本公开将是彻底的且完整的，并将向本领域技术人员充分传达发明构思的范围。相同的附图标记在说明书通篇指示相同的部件。在附图中，为了清楚起见，层和区域的厚度被夸大。
为了方便起见，层间电介质层没有在附图中示出。
在下文将参照图1至图6描述根据一些示例实施方式的半导体器件。
图1是根据一些示例实施方式的半导体器件的顶视图。图2是沿图1的线A-A'截取的示例截面图。图3是沿图1的线B-B'截取的示例截面图。图4是沿图1的线C-C'截取的示例截面图。图5是沿图1的线D-D'截取的示例截面图。图6是图2的区域J的放大图。
参照图1至图6，根据本示例实施方式的半导体器件可以在有源区101中包括半导体图案161、栅电极140和栅间隔物151。
例如，衬底100可以是体硅(Si)衬底或绝缘体上硅(SOI)衬底。可选地，衬底100可以是Si衬底，或者可以包括另外的材料，诸如例如硅锗(SiGe)、铟锑化物(InSb)、铅碲化物(PbTe)、铟砷化物(InAs)、铟磷化物(InP)、镓砷化物(GaAs)或镓锑化物(GaSb)。可选地，衬底100可以包括形成在基底衬底上的外延层。
图3中示出的鳍型图案110可以从衬底100凸出。场绝缘层105可以至少部分地围绕鳍型图案110的侧壁。鳍型图案110可以由场绝缘层105限定。例如，场绝缘层105可以包括氧化物层、氮化物层、氮氧化物层及其组合中的一种。
图5将鳍型图案110的侧壁示出为被场绝缘层105围绕，但是本公开不限于此。场绝缘层105的顶表面被示出为突出超过鳍型图案110的顶表面，但是本公开不限于此。例如，从衬底100到场绝缘层105的顶表面的高度可以与从衬底100到鳍型图案110的顶表面的高度相同。
鳍型图案110可以在第二方向X2上延伸得长。也就是，例如，鳍型图案110可以具有在第二方向X2上延伸的长侧以及在第一方向X1上延伸的短侧。
鳍型图案110可以通过蚀刻衬底100的部分形成，或者可以包括从衬底100生长的外延层。鳍型图案110可以包括元素半导体材料，诸如例如硅(Si)或锗(Ge)。鳍型图案110还可以包括化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，鳍型图案110可以包括IV-IV族化合物半导体，诸如由碳(C)、Si、Ge和锡(Sn)中的至少两种组成的二元或三元化合物，或通过用IV族元素掺杂该二元或三元化合物获得的化合物。
例如，鳍型图案110可以包括III-V族化合物半导体，诸如通过将从铝(Al)、镓(Al)和铟(In)中选择的至少一种III族元素与从磷(P)、砷(As)和锑(Sb)中选择的一种V族元素组合而获得的二元、三元或四元化合物。
在下面的描述中，假设鳍型图案110包括Si。
场绝缘层105可以形成为不与有源区101交叠，但是本公开不限于此。例如，场绝缘层105可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
仍然参照图5，层间电介质层可以形成在栅电极140上。例如，层间电介质层可以包括低介电常数材料、氧化物层、氮化物层和氮氧化物层中的至少一种。例如，低介电常数材料可以是可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、非掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)、可流动化学气相沉积(FCVD)氧化物或其组合。
如图6所示，第一牺牲图案171可以形成在衬底100上以在与栅电极140相同的方向上延伸。第一牺牲图案171可以形成在衬底100的其中不形成栅电极140的部分上。第一牺牲图案171还可以形成在与半导体图案161垂直交叠的区域中。第一牺牲图案171还可以形成在衬底100与半导体图案161之间。第一牺牲图案171可以从衬底100的顶表面突出。
参照图3，第一牺牲图案171还可以形成在鳍型图案110的顶表面上。第一牺牲图案171可以形成为与第一间隔物135的至少部分接触地设置。也就是，第一间隔物135可以形成在第一牺牲图案171上。换言之，第一牺牲图案171的至少部分可以设置在衬底100与第一间隔物135之间。
第一牺牲图案171可以包括SiGe，但是本公开不限于此。也就是，第一牺牲图案171可以包括与第一线图案121不同的材料。
如图3所示，第一线图案121可以形成在衬底100上而与衬底100分隔开。第一线图案121可以在第二方向X2上延伸，但是本公开不限于此。也就是，第一线图案121可以在与栅电极140不同的方向上延伸。第一线图案121可以延伸为穿过栅电极140。
在一些示例实施方式中，第一线图案121不延伸到半导体图案161中，但是本公开不限于此。例如，第一线图案121可以延伸到半导体图案161中，并可以因此被半导体图案161围绕。
如图2所示，第一线图案121的长度被示出为与从栅间隔物151的一侧到栅间隔物151的另一侧的长度相同，但是本公开不限于此。例如，第一线图案121可以形成为突出超过栅间隔物151。
第一线图案121可以包括第一线图案末端121'。例如，第一线图案末端121'可以与半导体图案161接触地设置。
根据本示例实施方式的半导体器件被示出为具有一个线图案121，但是本公开不限于此。也就是，根据本示例实施方式的半导体器件可以具有一个或更多个线图案，在这种情况下，线图案可以彼此分隔开，如将在后面论述地。
现在参照图4，第一线图案121具有矩形截面形状，但是本公开不限于此。也就是，第一线图案121的边缘可以例如通过剪裁而圆化。
第一线图案121可以包括Si，但是本公开不限于此。例如，第一线图案121可以包括与第一牺牲图案171不同的材料。
第一线图案121可以用作晶体管的沟道区。
半导体图案161可以设置在第一线图案121的两侧。半导体图案161可以具有垂直地交叠第一线图案121的部分。例如，半导体图案161的垂直地交叠第一线图案121的部分可以在衬底100与第一线图案121之间朝向栅电极140凹进，如例如图7所示的。
在一些示例实施方式中，半导体图案161可以与设置在衬底100与半导体图案161之间的第一牺牲图案171接触地设置，但是本公开不限于此。也就是，如后面将参照图15和图16论述地，半导体图案161可以仅与第一牺牲图案171的部分接触地设置。
半导体图案161被示出为形成为在栅电极140的顶表面之下延伸，但是本公开不限于此。例如，半导体图案161可以形成得高于可用作沟道区的第一线图案121。
返回参照图3，半导体图案161被示出为具有矩形的截面形状，但是本公开不限于此。半导体图案161可以取决于其外延生长的程度而例如具有除了矩形截面形状之外的各种截面形状，诸如六边形截面形状。
根据示例实施方式，半导体图案161可以用作晶体管的源极/漏极区。如果晶体管是P沟道金属氧化物半导体(PMOS)晶体管，则半导体图案161可以包括压应力材料。压应力材料可以是例如具有比Si大的晶格常数的材料，诸如SiGe。压应力材料可以通过施加压应力到第一线图案121而提高沟道区中的载流子的迁移率。
如果晶体管是N沟道金属氧化物半导体(NMOS)晶体管，则半导体图案161可以包括与衬底100相同的材料或张应力材料。例如，如果衬底100包括Si，则半导体图案161还可以包括Si，或者可选地可以包括具有比Si小的晶格常数的材料(例如SiC)。
返回参照图2，栅电极140可以形成在衬底100上，并在交叉第一线图案121的方向上延伸。例如，栅电极140可以在衬底100之上在第一方向X1上延伸。第一方向X1和第二方向X2被示出为以直角彼此交叉，但是本公开不限于此。也就是，例如，栅电极140可以形成在与第一线图案121不同的方向上。
栅电极140可以形成为围绕第一线图案121。也就是，如图2所示，栅电极140还可以形成在第一线图案121与衬底100之间的间隙中。
栅电极140可以包括导电材料。栅电极140被示出为是单层，但是本公开不限于此。也就是，栅电极140可以包括用于调节功函数的功函数导电层和用于填充由功函数导电层形成的空间的填充导电层。
栅电极140可以包括例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al中的至少一种。在另一示例实施方式中，栅电极140可以包括Si或SiGe，而不是金属。也就是，例如，栅电极140可以通过置换形成，但是本公开不限于此。
如图2所示，栅绝缘层157可以形成在栅电极140与第一线图案121之间。栅绝缘层157还可以形成在衬底100与栅电极140之间。栅绝缘层157还可以形成在第一间隔物135与栅电极140之间。
栅绝缘层157可以形成为围绕第一线图案121。也就是，栅绝缘层157可以沿着第一线图案121的周边形成。栅绝缘层157还可以沿着衬底100的顶表面形成。栅绝缘层157还可以沿着栅间隔物151的侧壁形成。也就是，栅绝缘层157可以沿着栅间隔物151的侧壁和第一间隔物135的侧壁形成。
栅绝缘层157可以包括例如高介电常数绝缘层153和界面层155，但是本公开不限于此。例如，栅绝缘层157的界面层155可以取决于第一线图案121的材料而不被提供。
界面层155可以形成为围绕第一线图案121。也就是，界面层155可以沿着第一线图案121的周边形成。界面层155还可以形成在衬底100与栅电极140之间。界面层155还可以形成在鳍型图案110上。界面层155还可以形成在第一牺牲图案171与栅电极140之间。
仍然参照图2，栅绝缘层157的高介电常数绝缘层153可以形成为围绕第一线图案121。也就是，例如，高介电常数绝缘层153可以沿着第一线图案121的周边形成。高介电常数绝缘层153还可以形成在衬底100与栅电极140之间。高介电常数绝缘层153还可以形成在第一线图案121与栅电极140之间。高介电常数绝缘层153还可以形成在第一间隔物135与栅电极140之间。高介电常数绝缘层153还可以形成在栅间隔物151与栅电极140之间。
如果第一线图案121包括Si，则界面层155可以包括硅氧化物层。界面层155可以沿着第一线图案121的周边形成、在衬底100的顶表面上形成以及在第一牺牲图案171与栅电极140之间形成，但不沿着栅间隔物151的侧壁和第一间隔物135的侧壁形成。
高介电常数绝缘层153可以包括具有比硅氧化物层高的介电常数的高介电常数材料。高介电常数材料可以例如包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和锌铌酸铅(lead zinc niobate)中的至少一种，但是本公开不限于此。
如果界面层155如上所提及地没有被提供，则高介电常数绝缘层153可以不仅包括高介电常数材料，而且包括硅氧化物层、硅氮氧化物层或硅氮化物层。
栅间隔物151可以形成为在第一方向X1上延伸。例如，栅间隔物151可以形成为在与栅电极140相同的方向上延伸。栅间隔物151可以形成为在与第一线图案121交叉的方向上延伸。
栅间隔物151可以设置在栅电极140与半导体图案161之间。更具体地，栅间隔物151可以设置在栅绝缘层157与半导体图案161之间。栅间隔物151可以形成在栅电极140的两侧。栅间隔物151的部分可以关于栅电极140彼此面对。
返回参照图3，栅间隔物151可以形成为围绕第一线图案121的顶表面和侧面。栅间隔物151还可以形成为围绕第一间隔物135的侧面。例如，栅间隔物151和第一间隔物135可以形成为彼此接触地设置。
栅间隔物151被示出为具有单层结构，但是本公开不限于此。例如，栅间隔物151可以具有多层结构。
再次参照图2，第一线图案末端121'和栅间隔物151被示出为与半导体图案161共用相同的界面，但是本公开不限于此。例如，栅间隔物151可以形成为朝向半导体图案161突出超过第一线图案末端121'。
如果第一线图案121的被栅电极140围绕的部分的边缘通过例如剪裁而被圆化，则第一线图案121的与栅间隔物151接触地设置的部分可以具有与第一线图案121的被栅电极140围绕的部分不同的截面形状。
例如，栅间隔物151可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。
仍然参照图2，第一间隔物135可以设置在第一线图案121与衬底100之间并在栅绝缘层157与半导体图案161之间。更具体地，第一间隔物135可以设置在第一线图案121与衬底100之间并在高介电常数绝缘层153与半导体图案161之间。例如，第一间隔物135可以通过置换形成，但是本公开不限于此。
在一些示例实施方式中，第一间隔物135与栅绝缘层157之间的界面131可以是弯曲的。例如，第一间隔物135与栅绝缘层157之间的界面131可以具有任意的曲率。例如，第一间隔物135与栅绝缘层157之间的界面131可以朝向栅电极140是凸起的，但是本公开不限于此。例如，第一间隔物135与栅绝缘层157之间的界面131可以具有除了这里阐述的形状之外的各种形状。
在一些示例实施方式中，第一间隔物135的面对半导体图案161的侧面133可以是弯曲的。例如，第一间隔物135的面对半导体图案161的侧面133可以具有任意的曲率。例如，第一间隔物135的面对半导体图案161的侧面133可以朝向栅电极140是凸起的。
第一间隔物135与栅绝缘层157之间的界面131可以是从第一线图案121朝向衬底100延伸的第一侧壁131。第一间隔物135的面对半导体图案161的侧面133可以是从第一线图案121朝向衬底100延伸的第二侧壁133。在一些示例实施方式中，第一侧壁131和第二侧壁133中的至少一个可以朝向栅电极140是凸起的。例如，第一侧壁131和第二侧壁133可以都朝向栅电极140是凸起的。
第一间隔物135的面对半导体图案161的侧面133的曲率可以与第一间隔物135与栅绝缘层157之间的界面131的曲率相同，但是本公开不限于此。例如，第一间隔物135的面对半导体图案161的侧面133的曲率可以不同于第一间隔物135与栅绝缘层157之间的界面131的曲率。
仍然参照图2，第一间隔物135可以与栅绝缘层157接触地设置。例如，第一间隔物135的第一侧壁131可以与高介电常数绝缘层153接触地设置，但是本公开不限于此。
第一间隔物135可以与半导体图案161的部分接触地设置。例如，第一间隔物135的第二侧壁133可以与半导体图案161的垂直地交叠第一线图案121的部分接触地设置。
如图6所示，第一间隔物135的第二侧壁133可以从第一线图案末端121'朝向衬底100延伸，但是本公开不限于此。例如，第一间隔物135的第二侧壁133可以不必从第一线图案末端121'开始延伸。换言之，第一间隔物135的第二侧壁133可以从距离第一线图案末端121'任意距离的位置朝向衬底100延伸。
第一间隔物135可以在不同的任意位置具有不同的厚度。更具体地，第一线图案121可以具有距离第一线图案末端121'第一距离D1的第一位置P1以及距离第一线图案末端121'第二距离D2的第二位置P2。第二距离D2可以大于第一距离D1。
第一间隔物135在第一线图案121的第一位置P1处的厚度TH1可以不同于第一间隔物135在第一线图案121的第二位置P2处的厚度TH2。例如，第一间隔物135在第一位置P1处的厚度TH1可以小于第一间隔物135在第二位置P2处的厚度TH2。
第一间隔物135可以包括与栅间隔物151相同的材料，但是本公开不限于此。例如，第一间隔物135可以包括具有与栅间隔物151的材料不同的介电常数的材料。
例如，第一间隔物135可以包括具有比栅间隔物151的材料低的介电常数的材料。如果栅间隔物151的材料的介电常数高于第一间隔物135的材料的介电常数，则栅电极140与半导体图案161之间的寄生电容可以被减小。
如果第一间隔物135的材料的介电常数低于栅间隔物151的材料的介电常数，则第一间隔物135可以包括例如低介电常数材料、SiN、SiCN、SiON、SiBN、SiOCN、SiBCN、SiOC及其组合中的至少一种。低介电常数材料可以是具有比硅氧化物低的介电常数的材料。
在下文将参照图1、图3至图5、图7和图8更详细地描述根据本公开的一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图7是沿图1的线A-A'截取的示例截面图。
图8是图7的区域K的放大图。
参照图1、图3至图5、图7和图8，第一间隔物135与栅绝缘层157之间的界面131可以是弯曲的。也就是，第一间隔物135的第一侧壁131可以具有任意的曲率。
图7和图8将第一间隔物135的第一侧壁131示出为垂直于衬底100，但是本公开不限于此。例如，第一间隔物135的第一侧壁131可以以任意曲率弯曲。
第一间隔物135可以在不同的任意位置具有不同的厚度。更具体地，如图8所示，第一线图案121可以具有距离第一线图案末端121'第三距离D3的第三位置P3以及距离第一线图案末端121'第四距离D4的第四位置P4。第四距离D4可以大于第三距离D3。
第一间隔物135在第三位置P3处的厚度TH3可以不同于第一间隔物135在第四位置P4处的厚度TH4。例如，第一间隔物135在第三位置P3处的厚度TH3可以小于第一间隔物135在第四位置P4处的厚度TH4。
在下文将参照图1、图4、图5和图9至图12更详细地描述根据本公开的一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图9是沿图1的线A-A'截取的示例截面图。图10是沿图1的线B-B'截取的示例截面图，即沿着穿过半导体图案161的垂直地交叠第一线图案121的部分的线截取的截面图。
图11是沿图1的线B-B'截取的示例截面图，即沿着在第一间隔物135的第一侧壁131与第二侧壁133之间经过的线截取的截面图。
图12是图9的区域L的放大图。
参照图1、图4、图5和图9至图12，第一间隔物135的面对半导体图案161的侧面133可以是弯曲的。也就是，第一间隔物135的第二侧壁133可以具有任意的曲率。
图9和图12将第一间隔物135的第二侧壁133示出为垂直于衬底100，但是本公开不限于此。例如，第一间隔物135的第二侧壁133可以具有接近零的曲率。
参照图10，与图3所示的第一间隔物135不同，第一间隔物135在图10中示出的部分可以不设置在第一线图案121与半导体图案161之间。此外，第一间隔物135的该部分可以不设置在第一牺牲图案171与半导体图案161之间。也就是，在沿着图1的线B-B'截取以穿过半导体图案161的垂直地交叠第一线图案121的部分的截面图中，第一间隔物135可以看起来仅设置在栅间隔物151与半导体图案161之间。
参照图11，第一间隔物135可以设置在第一线图案121与第一牺牲图案171之间。也就是，在沿着图1的线B-B'截取以在第一间隔物135的第一侧壁131与第二侧壁133之间经过的截面图中，第一间隔物135可以看起来设置在第一线图案121与第一牺牲图案171之间。
如图12所示，第一线图案121可以具有距离第一线图案末端121'第五距离D5的第五位置P5以及距离第一线图案末端121'第六距离D6的第六位置P6。在一些示例实施方式中，第一间隔物135的第二侧壁133可以从第五位置P5朝向衬底100延伸。
第一间隔物135可以在不同的任意位置具有不同的厚度。第六距离D6可以大于第五距离D5。
更具体地，第一间隔物135在第五位置P5处的厚度TH5可以不同于第一间隔物135在第六位置P6处的厚度TH6。例如，第一间隔物135在第五位置P5处的厚度TH5可以小于第一间隔物135在第六位置P6处的厚度TH6。
在下文将参照图1、图4、图5、图10、图11、图13和图14更详细地描述根据本公开的一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图13是沿图1的线A-A'截取的示例截面图。
图14是图13的区域M的放大图。
参照图1、图4、图5、图10、图11、图13和图14，第一间隔物135与栅绝缘层157之间的界面131可以是弯曲的。此外，第一间隔物135的面对半导体图案161的侧面133可以是弯曲的。也就是，第一间隔物135的第一侧壁131和第二侧壁133可以都具有任意的曲率。
图13和图14将第一间隔物135的第一侧壁131和第二侧壁133示出为垂直于衬底100，但是本公开不限于此。例如，第一间隔物135的第一侧壁131和第二侧壁133可以都具有接近零的曲率。
通过修改第一间隔物135的形状，可以顺利地进行源极/漏极区的外延生长，其是形成第一间隔物135的后续工艺。
更具体地，如果第一间隔物135的第二侧壁133从第一线图案末端121'朝向衬底100延伸并垂直于衬底100，则外延生长工艺不能被适当地进行，因此气隙会形成在第一间隔物135与半导体图案161之间。
然而，如果第一间隔物135的形状如在一些示例实施方式中进行的那样修改，则第一间隔物135在其中第一间隔物135与第一线图案121接触地设置的区域中的厚度(即厚度TH1)可以减小，结果，可以顺利地进行外延生长工艺，从而减少气隙的形成。
在下文将参照图1和图15更详细地描述根据一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图15是沿图1的线A-A'截取的示例截面图。
参照图1和图15，下间隔物图案237可以形成在第一牺牲图案171上。换言之，下间隔物图案237可以设置在衬底100与半导体图案161之间。然而，本公开不限于图15的示例实施方式。也就是，如图2至图14所示，可以不提供下间隔物图案237。
下间隔物图案237可以从第一间隔物135延伸。在一些示例实施方式中，下间隔物图案237可以形成为暴露第一牺牲图案171的部分。也就是，下间隔物图案237可以是不连续的。换言之，如图15所示，下间隔物图案237可以在衬底100与半导体图案161之间包括彼此间隔开的第一下间隔物图案和第二下间隔物图案。
半导体图案161可以与第一牺牲图案171的被下间隔物图案237暴露的部分接触地设置。图15将第一间隔物135的第一侧壁131和第二侧壁133示出为朝向栅电极140是凸起的，但是本公开不限于此。例如，第一间隔物135的第一侧壁131和第二侧壁133中的仅一个可以朝向栅电极140是凸起的。换言之，第一间隔物135的第一侧壁131和第二侧壁133中的至少一个可以具有任意的曲率，例如接近零的曲率。
在下文将参照图1和图16更详细地描述根据一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图16是沿图1的线A-A'截取的示例截面图。
参照图16，下间隔物图案237可以形成在第一牺牲图案171上。与图15的下间隔物图案237不同，图16的下间隔物图案237可以不暴露第一牺牲图案171。图16将第一间隔物135的第一侧壁131和第二侧壁133示出为朝向栅电极140是凸起的，但是本公开不限于此。也就是，例如，第一间隔物135的第一侧壁131和第二侧壁133中的仅一个可以朝向栅电极140是凸起的。换言之，第一间隔物135的第一侧壁131和第二侧壁133中的至少一个可以具有任意的曲率，例如接近零的曲率。
在下文将参照图1和图17a至图20更详细地描述根据一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图17a和17b是沿图1的线A-A'截取的示例截面图。
图18是沿图1的线B-B'截取的示例截面图。
图19是沿图1的线C-C'截取的示例截面图。
图20是沿图1的线D-D'截取的示例截面图。
参照图1、图17a和图17b，根据一些示例实施方式的半导体器件还可以包括设置在第一线图案121上并与第一线图案121分隔开的第二线图案122和第三线图案123。
换言之，如以上提及地，根据一些示例实施方式的半导体器件可以包括多个线图案。
第二线图案122和第三线图案123可以形成在衬底100上而与衬底100分隔开。第二线图案122和第三线图案123可以在第二方向X2上延伸，但是本公开不限于此。例如，第二线图案122和第三线图案123可以在与栅电极140不同的方向上延伸。第二线图案122和第三线图案123可以延伸以穿过栅电极140。
第三间隔物335可以包括从第三线图案123延伸到第二线图案122的第五侧壁331和第六侧壁333。第五侧壁331和第六侧壁333可以都具有任意的曲率。例如，第五侧壁331和第六侧壁333可以都朝向栅电极140是凸起的。图17a将第五侧壁331和第六侧壁333示出为是弯曲的，但是本公开不限于此。例如，第五侧壁331和第六侧壁333可以都具有接近零的曲率。
图17a示出其中下间隔物图案237没有被提供在第一牺牲图案171上的示例，但是本公开不限于此。也就是，根据一些示例实施方式的具有多个线图案的半导体器件还可以包括在第一牺牲图案171上的下间隔物图案237。在一些示例实施方式中，下间隔物图案237可以是不连续的。在一些示例实施方式中，第二线图案122和第三线图案123可以不延伸到半导体图案161中，但是本公开不限于此。也就是，第二线图案122和第三线图案123可以延伸到半导体图案161中并可以因此被半导体图案161围绕。
第二线图案122和第三线图案123的长度被示出为与从栅间隔物151的一侧到栅间隔物151的另一侧的长度相同，但是本公开不限于此。也就是，第二线图案122和第三线图案123可以形成为突出超过栅间隔物151。
在下面的描述中，假设根据一些示例实施方式的半导体器件包括例如两个线图案。再次参照图1和图17b至图20，第二线图案122可以具有矩形截面形状，但是本公开不限于此。也就是，第二线图案122的边缘可以通过例如剪裁被圆化。
第二线图案122可以例如包括与第一线图案121相同的材料。第二线图案122可以用作晶体管的沟道区。
半导体图案161可以不仅设置在第一线图案121的两侧，而且设置在第二线图案122的两侧。半导体图案161可以具有垂直地交叠第二线图案122的部分。半导体图案161的垂直地交叠第二线图案122的部分可以不同于半导体图案161的垂直地交叠第一线图案121的部分。半导体图案161的垂直地交叠第二线图案122的部分可以在衬底100与第二线图案122之间朝向栅电极140凹进。半导体图案161可以具有与将在后面描述的第二间隔物235接触地设置的另一部分。
在一些示例实施方式中，半导体图案161可以形成为围绕第一线图案末端121'。
栅电极140可以围绕第二线图案122。栅电极140还可以形成在第一线图案121与第二线图案122之间的空间中。
栅绝缘层157可以不仅形成在栅电极140与第一线图案121之间，而且形成在第二线图案122与栅电极140之间。
栅绝缘层157可以形成为围绕第二线图案122。也就是，例如，栅绝缘层157可以沿着第二线图案122的周边形成。
第二间隔物235可以设置在第一线图案121与第二线图案122之间并在栅绝缘层157与半导体图案161之间。
在一些示例实施方式中，第二间隔物235与栅绝缘层157之间的界面231可以是弯曲的。例如，第二间隔物235与栅绝缘层157之间的界面231可以具有任意的曲率。例如，第二间隔物235与栅绝缘层157之间的界面231可以朝向栅电极140是凸起的，但是本公开不限于此。也就是，例如，第二间隔物235与栅绝缘层157之间的界面231可以具有除了这里阐述的形状之外的各种形状。
在一些示例实施方式中，第二间隔物235的面对半导体图案161的侧面233可以是弯曲的。例如，第二间隔物235的面对半导体图案161的侧面233可以具有任意的曲率。例如，第二间隔物235的面对半导体图案161的侧面233可以朝向栅电极140是凸起的。
第二间隔物235与栅绝缘层157之间的界面231可以是从第二线图案122朝向衬底100延伸的第三侧壁231。第二间隔物235的面对半导体图案161的侧面233可以是从第二线图案122朝向衬底100延伸的第四侧壁233。在一些示例实施方式中，第三侧壁231和第四侧壁233中的至少一个可以朝向栅电极140是凸起的。例如，第三侧壁231和第四侧壁233可以都朝向栅电极140是凸起的。
第二间隔物235的面对半导体图案161的侧面233的曲率可以与第二间隔物235与栅绝缘层157之间的界面231的曲率相同，但是本公开不限于此。也就是，第二间隔物235的面对半导体图案161的侧面233的曲率可以不同于第二间隔物235与栅绝缘层157之间的界面231的曲率。
仍然参照图17a，第二间隔物235可以与栅绝缘层157接触地设置。例如，第二间隔物235的第三侧壁231可以与高介电常数绝缘层153接触地设置，但是本公开不限于此。
第二间隔物235的第四侧壁233可以从第一线图案末端121'延伸到第二线图案122，但是本公开不限于此。也就是，第二间隔物235的第四侧壁233可以不必从第一线图案末端121'开始延伸。换言之，第二间隔物235的第四侧壁233可以从距离第一线图案末端121'任意距离的位置延伸到第二线图案122。
像第一间隔物135一样，第二间隔物235可以在不同的任意位置具有不同的厚度。例如，像第一间隔物135一样，第二间隔物235在第一线图案末端121'和在与栅绝缘层157相邻的位置具有不同的厚度。
第二间隔物235可以包括与第一间隔物135相同的材料。
在下文将参照图1和图18至图21更详细地描述根据一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图21是沿图1的线A-A'截取的示例截面图。
参照图1和图18至图21，第二间隔物235与栅绝缘层157之间的界面231可以是弯曲的。也就是，第二间隔物235的第三侧壁231可以具有任意的曲率。
参照图21，其将第二间隔物235的第三侧壁231示出为垂直于衬底100，但是本公开不限于此。也就是，第二间隔物235的第三侧壁231可以具有接近零的曲率。
在下文将参照图1、图19、图20和图22至图24更详细地描述根据一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图22是沿图1的线A-A'截取的示例截面图。图23是沿图1的线B-B'截取的示例截面图，即沿着穿过半导体图案161的垂直地交叠第一线图案121的部分的线截取的截面图。
图24是沿图1的线B-B'截取的示例截面图，即沿着在第一间隔物135的第一侧壁131与第二侧壁133之间经过的线截取的截面图。
参照图1、图19、图20和图22至图24，第二间隔物235的面对半导体图案161的侧面233可以是弯曲的。也就是，第二间隔物235的第四侧壁233可以具有任意的曲率。
图22将第二间隔物235的第四侧壁233示出为垂直于衬底100，但是本公开不限于此。也就是，第二间隔物235的第四侧壁233可以具有接近零的曲率。
参照图23，第二间隔物235的该部分可以不设置在第二线图案122与半导体图案161之间。此外，第二间隔物235的该部分可以不布置在第一线图案121与半导体图案161之间。也就是，例如，在沿着图1的线B-B'截取以穿过半导体图案161的垂直地交叠第一线图案121的部分的截面图中，第二间隔物235可以看起来仅设置在栅间隔物151与半导体图案161之间。
参照图24，第二间隔物235可以设置在第一线图案121与第二线图案122之间。也就是，在沿着图1的线B-B'截取以在第一间隔物135的第一侧壁131与第二侧壁133之间经过的截面图中，第二间隔物235可以看起来设置在第一线图案121与第二线图案122之间。
在下文将参照图1、图19、图20和图23至图25更详细地描述根据一些示例实施方式的半导体器件。为了清楚起见，将省略对以上已经描述的元件的描述。
图25是沿图1的线A-A'截取的示例截面图。
参照图1、图19、图20和图23至图25，第二间隔物235与栅绝缘层157之间的界面231可以是弯曲的。此外，第二间隔物235的面对半导体图案161的侧面233可以是弯曲的。也就是，第二间隔物235的第三侧壁231和第四侧壁233可以都具有任意的曲率。
图25将第二间隔物235的第三侧壁231和第四侧壁233示出为垂直于衬底100，但是本公开不限于此。例如，第二间隔物235的第三侧壁231和第四侧壁233可以都具有接近零的曲率。
在下文将参照图1、图17b、图21、图22和图25至图33描述制造根据一些示例实施方式的半导体器件的方法。为了清楚起见，将省略对以上已经描述的元件的描述。
图26-图33是示出制造根据一些示例实施方式的半导体器件的方法的中间步骤的截面图。更具体地，图26至图33是沿图1的线A-A'截取的示例截面图。
参照图26，模制层可以形成在衬底100上。
模制层可以包括顺序堆叠的第一牺牲层171'、第一线层121”、第二牺牲层172'和第二线层122'。图26示出模制层包括仅一个第一牺牲层171'、仅一个第一线层121”、仅一个第二牺牲层172'和仅一个第二线层122'，但是本公开不限于此。例如，模制层可以包括交替堆叠的多于两个的牺牲层和多于两个的线层。
第一牺牲层171'和第二牺牲层172'可以包括与第一牺牲图案171相同的材料。
至少一个虚设栅结构350可以形成在模制层上。虚设栅结构350可以包括虚设栅间隔物351、虚设栅电极353、虚设栅绝缘层357和硬掩模359。
参照图27，沟槽161t可以形成在模制层中。沟槽161t可以采用虚设栅结构350作为掩模而形成。沟槽161t的底部可以由第一牺牲图案171限定。换言之，在一些示例实施方式中，沟槽161t可以形成为不暴露衬底100的顶表面。
第一牺牲图案171可以不仅形成在衬底100的被虚设栅结构350交叠的部分上，而且形成在衬底100的不被虚设栅结构350交叠的部分上。在一些在示例实施方式中，在衬底100的被虚设栅结构350交叠的部分之上的第一牺牲图案171的高度可以不同于在衬底100的不被虚设栅结构350交叠的部分之上的第一牺牲图案171的高度。第一牺牲图案171的高度可以表示从衬底100的顶表面到第一牺牲图案171的顶表面的高度。
第一牺牲图案171、第一线图案121、第二牺牲图案172和第二线图案122可以通过沟槽161t的形成而形成。例如，沟槽161t可以暴露第一线图案末端121'。
参照图28，第一凹陷335r和第二凹陷435r可以被形成。第一凹陷335r可以形成在衬底100与第一线图案121之间。第一凹陷335r可以通过去除第一牺牲图案171的被沟槽161t暴露的部分而形成。
第一凹陷335r的侧壁可以由第一线图案121限定。第一凹陷335r的底部335s可以从第一线图案121朝向衬底100延伸。例如，第一凹陷335r的底部335s可以从距离第一线图案末端121'任意距离的位置朝向衬底100延伸。
第二凹陷435r可以形成在第一线图案121与第二线图案122之间。第二凹陷435r可以通过去除第二牺牲图案172的被沟槽161t暴露的部分而形成。
第二凹陷435r的侧壁可以由第一线图案121和第二线图案122的被第二凹陷435r暴露的部分限定。第二凹陷435r的底部435s可以由第二牺牲图案172限定。第二凹陷435r的底部435s可以从第二线图案122延伸到第一线图案121。例如，第二凹陷435r的底部435s可以从距离第一线图案末端121'任意距离的位置延伸到第二线图案122。
例如，第一凹陷335r的底部335s和第二凹陷435r的底部435s可以是弯曲的。也就是，第一凹陷335r的底部335s和第二凹陷435r的底部435s可以都具有任意的曲率。第一凹陷335r的底部335s和第二凹陷435r的底部435s被示出为是弯曲的，但是本公开不限于此。也就是，第一凹陷335r的底部335s和第二凹陷435r的底部435s可以都具有接近零的曲率。
参照图29，间隔物层237'可以沿着沟槽161t的底部形成，填充第一凹陷335r和第二凹陷435r。间隔物层237'还可以形成在虚设栅间隔物351的侧壁、第一线图案末端121'和第二线图案122的末端上。间隔物层237'被示出为不形成在硬掩模359的顶表面上，但是本公开不限于此。也就是，间隔物层237'可以根据需要形成在硬掩模359的顶表面上。
间隔物层237'可以包括与第一间隔物135和第二间隔物235相同的材料。
参照图30，第一间隔物135可以通过去除间隔物层237'的填充第一凹陷335r的部分而形成。第二间隔物235可以通过去除间隔物层237'的填充第二凹陷435r的部分而形成。
间隔物层237'的形成在第一线图案末端121'、第二线图案末端和虚设栅间隔物351的侧壁上的部分也可以被去除。
换言之，第一间隔物135可以沿着第一凹陷335r的侧壁和底部335s形成，并可以填充第一凹陷335r的部分。第二间隔物235可以沿着第二凹陷435r的侧壁和底部435s形成，并可以填充第二凹陷435r的部分。
第一间隔物135与第一牺牲图案171之间的界面可以是弯曲的。也就是，第一间隔物135与第一牺牲图案171之间的界面可以具有任意的曲率。例如，第一间隔物135与第一牺牲图案171之间的界面可以朝向第一牺牲图案171是凸起的，但是本公开不限于此。也就是，第一间隔物135与第一牺牲图案171之间的界面可以具有接近零的曲率。
第二间隔物235与第二牺牲图案172之间的界面可以是弯曲的。也就是，例如，第二间隔物235与第二牺牲图案172之间的界面可以具有任意的曲率。例如，第二间隔物235与第二牺牲图案172之间的界面可以朝向第二牺牲图案172是凸起的，但是本公开不限于此。也就是，第二间隔物235与第二牺牲图案172之间的界面可以具有接近零的曲率。
更具体地，如图17b所示，第二间隔物235可以具有从第二线图案122延伸到第一线图案121的第三侧壁231和第四侧壁233。在一些示例实施方式中，第三侧壁231和第四侧壁233可以朝向栅电极140是凸起的。
图26至图33示出第三侧壁231和第四侧壁233都是弯曲的，但是本公开不限于此。也就是，如图21、图22和图25所示，第三侧壁231和第四侧壁233中的至少一个可以是弯曲的。
再次参照图31，可以去除下间隔物图案237，其是间隔物层237'的形成在沟槽161t的底部上的部分。由于去除下间隔物图案237，第一牺牲图案171的形成在不交叠虚设栅结构350的区域中的部分的顶表面可以被沟槽161t暴露。
形成在沟槽161t的底部上的下间隔物图案237可以通过具有朝向衬底100的顶表面的方向性的工艺来去除。更具体地，下间隔物图案237的密度可以通过具有朝向衬底100的顶表面的方向性的工艺降低，并且具有降低的密度的下间隔物图案237可以通过蚀刻工艺去除。例如，具有朝向衬底100的顶表面的方向性的工艺可以是离子注入工艺(IIP)或使用等离子体的工艺，但是本公开不限于此。
在一些示例实施方式中，半导体图案161的外延生长可以通过去除下间隔物图案237而被促进。更具体地，在第一间隔物125和第二间隔物235的材料存在的情况下，半导体图案161不能通过外延生长而被适当地形成。因此，仍然留在沟槽161t的底部上的任何下间隔物图案237需要被去除。在一些示例实施方式中，下间隔物图案237可以通过进行具有朝向衬底100的方向性的工艺来去除，结果，可以顺利地进行后续工艺诸如半导体图案161的外延生长。
参照图32，在一些示例实施方式中，下间隔物图案237的部分可以被去除，并且下间隔物图案237的其余部分可以保留在第一牺牲图案171上。响应于下间隔物图案237被部分地去除，第一牺牲图案171可以被部分地暴露。
在一些示例实施方式中，即使在其中仅下间隔物图案237的部分被去除的情况下，由于由下间隔物图案237暴露的第一牺牲图案171的存在，后续工艺诸如半导体图案161的外延生长可以被顺利地进行。
参照图33，半导体图案161可以形成为填充沟槽161t。例如，半导体图案161可以通过外延生长形成，但是本公开不限于此。例如，半导体图案161可以通过沉积形成。
半导体图案161可以具有垂直地交叠第一线图案121和第二线图案122的部分。换言之，半导体图案161的部分可以形成为围绕第一线图案末端121'。
在一些示例实施方式中，通过修改第一间隔物135和第二间隔物235的形状，半导体图案161甚至可以通过外延生长形成在第一线图案121的与第一线图案末端121'相邻的部分上。因此，可以减少气隙在第一间隔物135和第二间隔物235的侧面上的形成。
虚设栅结构350以及第一牺牲图案171和第二牺牲图案172可以被去除，但是本公开不限于此。也就是，虚设栅间隔物351可以根据需要而保留。
参照图17b、图21、图22和图25，栅绝缘层157和栅电极140可以形成在虚设栅结构350以及第一牺牲图案171和第二牺牲图案172从其去除的区域中。
在下文将参照图34描述包括根据一些示例实施方式的半导体器件的系统芯片(SoC)系统。为了清楚起见，将省略对以上已经描述的元件的描述。
图34是包括通过图26至图33的方法获得的半导体器件的SoC系统的方框图。
参照图34，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
中央处理单元1010可以执行驱动SoC系统1000所需的操作。在一些示例实施方式中，中央处理单元1010可以被提供为包括多个核的多核环境。
多媒体系统1020可以用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、摄像系统和后处理器。
总线1030可以被中央处理单元1010、多媒体系统1020、存储系统1040和外围电路1050使用以彼此通信数据。在一些示例实施方式中，总线1030可以具有多层结构。更具体地，多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)可以用作总线1030，但是本公开不限于此。
存储系统1040可以提供将应用处理器1001连接到外部存储器(例如DRAM 1060)并允许应用处理器1001高速操作所需的环境。在一些示例实施方式中，存储系统1040可以包括用于控制外部存储器(例如DRAM 1060)的额外控制器(例如DRAM控制器)。
外围电路1050可以提供允许SoC系统1000正确地访问外部装置(例如主板)所需的环境。因此，外围电路1050可以配备有允许外部装置与SoC系统1000兼容的各种接口。
DRAM 1060可以用作应用处理器1001的运行所需的运行存储器。在一些示例实施方式中，DRAM 1060可以设置在应用处理器1001外面。更具体地，DRAM 1060和应用处理器1001可以以层叠封装(POP)的形式被封装在一起。
SoC系统1000的元件中的至少一个可以包括根据示例实施方式的半导体器件。
尽管已经参照本发明构思的示例实施方式具体示出并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而没有背离由权利要求书所限定的本发明构思的精神和范围。因此所意欲的是，示例实施方式在所有的方面被认为是说明性的而非限制性的，参照权利要求书而不是以上的描述来指示发明构思的范围。
本申请要求于2016年10月20日在美国专利和商标局提交的美国申请第15/298746号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
第一线图案，在衬底上，所述第一线图案与所述衬底分隔开；
栅电极，围绕所述第一线图案并交叉所述第一线图案；
半导体图案，在所述第一线图案的至少两侧；
栅绝缘层，在所述栅电极与所述第一线图案之间，并且所述栅绝缘层围绕所述第一线图案；以及
第一间隔物，在所述第一线图案与所述衬底之间，并且所述第一间隔物在所述栅绝缘层与所述半导体图案之间，以及
其中所述半导体图案包括朝向所述栅电极凹陷并设置在所述第一间隔物上的第一部分以及设置在所述第一部分上并设置在所述第一线图案上的第二部分。
2.如权利要求1所述的半导体器件，其中所述第一间隔物包括侧面，所述侧面在所述第一间隔物与所述栅绝缘层之间，并且所述侧面是弯曲的。
3.如权利要求2所述的半导体器件，其中所述侧面相对于所述栅电极是凸起的。
4.如权利要求1所述的半导体器件，其中所述第一间隔物包括面对所述半导体图案的侧面，并且所述第一间隔物的所述侧面是弯曲的。
5.如权利要求4所述的半导体器件，其中所述第一间隔物的所述侧面相对于所述栅电极是凸起的。
6.如权利要求1所述的半导体器件，其中，
所述第一间隔物具有第一厚度和第二厚度，所述第一间隔物在第一位置具有所述第一厚度，所述第一间隔物在第二位置具有所述第二厚度，所述第一厚度不同于所述第二厚度；并且
所述第一位置距离所述第一线图案的末端第一距离，所述第二位置距离所述第一线图案的所述末端第二距离，所述第二距离大于所述第一距离。
7.如权利要求6所述的半导体器件，其中所述第一间隔物的所述第一厚度小于所述第一间隔物的所述第二厚度。
8.如权利要求1所述的半导体器件，还包括：
多个下间隔物图案，所述多个下间隔物图案包括第一下间隔物图案和第二下间隔物图案，所述第一下间隔物图案和所述第二下间隔物图案在所述衬底与所述半导体图案之间，所述第一下间隔物图案和所述第二下间隔物图案彼此间隔开。
9.如权利要求1所述的半导体器件，还包括：
第一牺牲图案，在所述衬底与所述半导体图案之间，所述半导体图案接触所述第一牺牲图案。
10.如权利要求1所述的半导体器件，还包括：
第二线图案，在所述第一线图案上，所述第二线图案与所述第一线图案分隔开，
其中，
所述栅电极围绕所述第二线图案，
所述半导体图案在所述第二线图案的至少两侧，
所述栅绝缘层在所述栅电极与所述第二线图案之间，并且所述栅绝缘层围绕所述第二线图案，并且
所述半导体图案包括第二部分，所述第二部分交叠所述第二线图案。
11.如权利要求10所述的半导体器件，还包括：
第二间隔物，在所述第二线图案与所述第一线图案之间，并且所述第二间隔物在所述栅绝缘层与所述半导体图案之间。
12.一种半导体器件，包括：
第一线图案，在衬底上，所述第一线图案与所述衬底分隔开；
栅电极，围绕所述第一线图案并交叉所述第一线图案；
半导体图案，在所述第一线图案的至少两侧；
栅绝缘层，在所述栅电极与所述第一线图案之间，并且所述栅绝缘层围绕所述第一线图案；以及
第一间隔物，在所述第一线图案与所述衬底之间，所述第一间隔物在所述栅绝缘层与所述半导体图案之间，并且所述第一间隔物包括第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁从所述第一线图案朝向所述衬底延伸，
其中所述半导体图案包括朝向所述栅电极凹陷并接触所述第一侧壁和第二侧壁中的至少一个的下部以及设置在所述下部上并接触所述第一线图案的上部。
13.如权利要求12所述的半导体器件，其中所述半导体图案的一部分交叠所述第一线图案。
14.如权利要求12所述的半导体器件，其中，
所述第一间隔物具有第一厚度和第二厚度，所述第一间隔物在第一位置具有所述第一厚度，所述第一间隔物在第二位置具有所述第二厚度，所述第一厚度不同于所述第二厚度；并且
所述第一位置距离所述第一线图案的末端第一距离，所述第二位置距离所述第一线图案的所述末端第二距离，所述第二距离大于所述第一距离。
15.如权利要求12所述的半导体器件，其中所述第一间隔物接触所述栅绝缘层。
16.一种半导体器件，包括：
线图案，在衬底上，所述线图案与所述衬底分隔开；
栅电极，围绕所述线图案并交叉所述线图案；
半导体图案，在所述线图案的第一侧和第二侧；
栅绝缘层，在所述栅电极与所述线图案之间；以及
间隔物，在所述线图案的所述第二侧，所述间隔物在所述半导体图案与所述栅绝缘层之间，
其中所述半导体图案包括朝向所述栅电极凹陷并接触所述间隔物的下部以及设置在所述下部上并接触所述第一侧和所述第二侧中的至少一个的上部。
17.如权利要求16所述的半导体器件，其中所述间隔物相对于所述栅绝缘层是凸起的。
18.如权利要求16所述的半导体器件，其中所述间隔物具有第一厚度和第二厚度，所述第一厚度不同于所述第二厚度。
19.如权利要求18所述的半导体器件，其中所述间隔物在第一位置具有所述第一厚度，所述第一位置对应于所述间隔物的第一侧与所述线图案之间的接触的位置，所述第一厚度小于所述第二厚度。
20.如权利要求19所述的半导体器件，其中所述间隔物在第二位置具有所述第二厚度，所述第二位置对应于所述间隔物的第二侧与所述栅绝缘层之间的接触的位置。
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