CN106910739A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：基板，包括第一区域和第二区域；在第一区域中的第一鳍型图案；在第二区域中的第二鳍型图案；交叉第一鳍型图案的第一栅结构，第一栅结构包括第一栅间隔物；交叉第二鳍型图案的第二栅结构，第二栅结构包括第二栅间隔物；形成在第一鳍型图案上的第一栅结构的相反侧上的第一外延图案，第一外延图案具有第一杂质；形成在第二鳍型图案上的第二栅结构的相反侧上的第二外延图案，第二外延图案具有第二杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁延伸；以及第一硅氧化物膜，沿着第一栅间隔物的侧壁延伸。

Description

半导体器件
技术领域
本公开涉及半导体器件。
背景技术
为了半导体器件密度提高，已经开发了多栅晶体管作为按比例缩放技术之一，根据多栅晶体管，鳍形或者纳米线形的多沟道有源图案(或者硅本体)形成在基板上，然后栅极形成在多沟道有源图案的表面上。
该多栅晶体管允许容易的按比例缩放，因为它使用三维沟道。此外，电流控制能力可以提高而不需要增加多栅晶体管的栅极长度。此外，有效地抑制短沟道效应(SCE)是可能的，短沟道效应是沟道区的电势受漏极电压影响的现象。
发明内容
本公开的目的是通过应用应力衬垫到源极/漏极区而提供能够改善操作性能和可靠性的半导体器件。
本公开的另一技术目的是通过应用应力衬垫到源极/漏极区而提供用于制造能够改善操作性能和可靠性的半导体器件的方法。
根据本公开的目的不局限于上面提出的那些，并且根据以下说明，除了上面提出的那些之外的目的将被本领域技术人员清楚地理解。
根据本发明构思的一方面，提供一种半导体器件，包括：基板，包括第一区域和第二区域；第一鳍型图案，在第一区域中的基板上；第二鳍型图案，在第二区域中的基板上；在第一鳍型图案上的交叉第一鳍型图案的第一栅结构，第一栅结构包括第一栅间隔物；在第二鳍型图案上的交叉第二鳍型图案的第二栅结构，第二栅结构包括第二栅间隔物；形成在第一鳍型图案上的第一栅结构的相反侧上的第一外延图案，第一外延图案具有第一杂质；形成在第二鳍型图案上的第二栅结构的相反侧上的第二外延图案，第二外延图案具有第二杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁、第二栅间隔物的侧壁、第一外延图案的上表面以及第二外延图案的上表面延伸；以及第一硅氧化物膜，沿着第一栅间隔物和第一硅氮化物膜之间的第一栅间隔物的侧壁延伸。
根据本发明构思的另一方面，提供一种半导体器件，包括：在基板上的在纵向上平行的第一鳍型图案和第二鳍型图案；在基板上的在第一鳍型图案和第二鳍型图案之间的场绝缘膜；在第一鳍型图案上的交叉第一鳍型图案的第一栅结构，第一栅结构包括第一栅间隔物；在第二鳍型图案上的交叉第二鳍型图案的第二栅结构，第二栅结构包括第二栅间隔物；形成在第一鳍型图案上的第一栅结构的相反侧上的第一外延图案，第一外延图案具有p型杂质；形成在第二鳍型图案上的第二栅结构的相反侧上的第二外延图案，第二外延图案具有n型杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁、第二栅间隔物的侧壁、第一外延图案的上表面、第二外延图案的上表面以及场绝缘膜的上表面延伸；以及第一硅氧化物膜，在第一栅间隔物和第一硅氮化物膜之间沿着第一栅间隔物的侧壁以及场绝缘膜的上表面延伸。
在本发明构思的一些实施方式中，半导体器件可以还包括在第二栅间隔物的侧壁与第一硅氮化物膜之间沿着第二栅间隔物的侧壁以及场绝缘膜的上表面延伸的第二硅氧化物膜。第一硅氧化物膜的厚度不同于第二硅氧化物膜的厚度。在本发明构思的一些实施方式中，第一硅氧化物膜和第二硅氧化物膜在场绝缘膜上直接连接到彼此。
根据本发明构思的另一方面，提供一种半导体器件，包括：在基板的第一区域中的第一鳍型图案；在基板的第二区域中的第二鳍型图案；第一栅结构，在第一鳍型图案上并且包括第一栅间隔物；第二栅结构，在第二鳍型图案上并且包括第二栅间隔物；第一外延图案，形成在第一栅结构的相反侧上并且具有第一杂质；第二外延图案，形成在第二栅结构的相反侧上并且具有第二杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁延伸；第一硅氧化物膜，沿着第一栅间隔物的侧壁的一部分延伸。
应当注意到，关于一个实施方式描述的发明构思的方面可以合并在不同实施方式中，尽管未对其具体地描述。即，所有实施方式和/或任何实施方式的所有特征可以通过任何方式和/或组合而结合。本发明构思的这些及其他目的和/或方面在以下给出的说明书中详细描述。
附图说明
通过参照附图对其示例实施方式的详细描述，本公开的以上及其他目的、特征和优点对于本领域普通技术人员将变得更明显，在附图中：
图1是提供来解释根据一些示例实施方式的半导体器件的布局图；
图2A和2B是沿图1的线A-A截取的截面图；
图3A和3B是沿图1的线B-B和C-C截取的截面图；
图4A至4C是沿图1的线D-D截取的截面图的各种示例；
图5是提供来解释根据一些示例实施方式的半导体器件的视图；
图6是提供来解释根据一些示例实施方式的半导体器件的视图；
图7是提供来解释根据一些示例实施方式的半导体器件的视图；
图8是提供来解释根据一些示例实施方式的半导体器件的视图；
图9是提供来解释根据一些示例实施方式的半导体器件的视图；
图10是提供来解释根据一些示例实施方式的半导体器件的视图；
图11是提供来解释根据一些示例实施方式的半导体器件的视图；
图12是提供来解释根据一些示例实施方式的半导体器件的视图；
图13是提供来解释根据一些示例实施方式的半导体器件的布局图；
图14是沿图13的线A-A截取的截面图；
图15是提供来解释根据一些示例实施方式的半导体器件的布局图；
图16是沿图15的线A-A截取的截面图；
图17是提供来解释根据一些示例实施方式的半导体器件的布局图；
图18是沿图17的线E-E截取的截面图；
图19是沿图17的线F-F和G-G截取的截面图；
图20是提供来解释根据一些示例实施方式的半导体器件的视图；
图21是提供来解释根据一些示例实施方式的半导体器件的视图；
图22是提供来解释根据一些示例实施方式的半导体器件的视图；
图23是提供来解释根据一些示例实施方式的半导体器件的视图；
图24是提供来解释根据一些示例实施方式的半导体器件的视图；
图25至33是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；
图34和35是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；
图36是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；
图37是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；
图38是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；以及
图39是包括根据示例实施方式的半导体器件的系统级芯片(SoC)系统的框图。
具体实施方式
通过参考以下优选实施方式的详细说明和附图，本发明构思的优点和特征以及实现其的方法可以被更容易地理解。然而，本发明构思可以以许多不同的形式实施，不应该理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并将向本领域技术人员充分传达本发明的构思，本发明构思将仅由所附权利要求限定。在附图中，为了清晰夸大了层和区域的厚度。
将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在插入元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，没有插入元件或层存在。相同的附图标记始终指代相同的元件。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。
还将理解，当层被称为“在”另一层或者基板“上”时，它可以直接在另一层或者基板上，或者也可以存在居间层。相反，当元件被称为“直接在”另一元件“上”时，不存在居间元件。
将理解，虽然术语“第一”、“第二”等等可以在此使用以描述各种元件，但这些元件不应该被这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，例如，在下面讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分而不背离本发明构思的教导。
在描述本发明的上下文(特别是权利要求的上下文)中使用术语“一”和“该”以及类似的指示物应理解为涵盖单数和复数两者，除非在此另有陈述或与上下文明显矛盾。术语“包括”、“具有”、“包含”应被理解为开放性术语(即，“包括但不限于”的含义)，除非另作说明。
除非另外限定，否则在此使用的所有技术术语和科学术语具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。应注意到，在此提供的任何及所有示例或示例术语的使用仅旨在更好地阐明发明构思而不对发明构思的范围进行限制，除非另作说明。此外，除非另外限定，否则在通用词典中定义的所有术语不应被过度地解释。
虽然关于根据一些示例实施方式的半导体器件的附图例示了包括鳍型图案形状的沟道区的鳍型晶体管(FinFET)，但是示例实施方式不限于此。根据一些示例实施方式的半导体器件当然可以包括隧穿FET、包含纳米线的晶体管、包含纳米片的晶体管或者三维(3D)晶体管。此外，根据一些示例实施方式的半导体器件可以包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)晶体管等等。
在下文，将参照图1至4C解释根据一些示例实施方式的半导体器件。
图1是提供来解释根据一些示例实施方式的半导体器件的布局图。图2A和2B是沿图1的线A-A截取的截面图。图3A和3B是沿图1的线B-B和C-C截取的截面图。图4A至4C是沿图1的线D-D截取的截面图的各种示例。
作为参考，图2B是示出其中接触形成在图2A的源极/漏极区上的情况的示例视图。图3B是示出其中接触形成在图3A的源极/漏极区上的情况的示例视图。
参照图1至4C，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第二鳍型图案210、第一栅结构120、第二栅结构220、第一外延图案140、第二外延图案240、第一应力衬垫150和上部衬垫180。
基板100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此间隔开或者连接到彼此的区域。
为了容易地解释第一区域I和第二区域II之间的上部衬垫180和第一应力衬垫150的位置关系，图1至2B示出连接到彼此的第一区域I和第二区域II，但是示例实施方式不限于此。
此外，形成在第一区域I中的晶体管和形成在第二区域II中的晶体管可以是相同类型，或者彼此不同的类型。
在下文，将在这里解释第一区域I是PMOS形成区域，第二区域II是NMOS形成区域。
基板100可以是体硅或者绝缘体上硅(SOI)。在一些实施方式中，基板100可以是硅基板，或者可以包括其他材料例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓和/或锑化镓，但不限于此。
第一鳍型图案110可以形成在第一区域I中的基板100上。例如，第一鳍型图案110可以从基板100突出。
第二鳍型图案210可以形成在第二区域II中的基板100上。例如，第二鳍型图案210可以从基板100突出。
第一鳍型图案110和第二鳍型图案210可以分别在第一方向X上伸长。第一鳍型图案110和第二鳍型图案210可以在纵向上平行地形成。
因为第一鳍型图案110和第二鳍型图案210可以分别在第一方向X上伸长，第一鳍型图案110和第二鳍型图案210可以每个包括沿着第一方向X形成的长边110a和210a以及沿着第二方向Y形成的短边110b和210b。
即，当第一鳍型图案110和第二鳍型图案210在纵向上平行地形成时，这指的是第一鳍型图案110的短边110b面对第二鳍型图案210的短边210b。
本领域技术人员显然能区分长边和短边，即使当第一鳍型图案110和第二鳍型图案210具有圆角时。
用作PMOS的沟道区的第一鳍型图案110可以邻近用作NMOS的沟道区的第二鳍型图案210形成。
在纵向上平行地形成的第一鳍型图案110和第二鳍型图案210可以通过隔离沟槽T而被隔离。隔离沟槽T可以形成在第一鳍型图案110和第二鳍型图案210之间。
更具体而言，隔离沟槽T可以形成为与第一鳍型图案110的短边110b以及第二鳍型图案210的短边210b接触。即，第一鳍型图案110的短边110b以及第二鳍型图案210的短边210b可以限定隔离沟槽T的至少一部分。
第一鳍型图案110和第二鳍型图案210是指使用在多栅晶体管中的有源图案。即，由于沟道沿着鳍型图案的三个表面连接到彼此，或者替代地，由于沟道可以形成在鳍型图案的两个面对的表面上，可以形成第一鳍型图案110和第二鳍型图案210。
第一鳍型图案110和第二鳍型图案210可以是基板100的一部分，并且可以包括生长在基板100上的外延层。
例如，第一鳍型图案110和第二鳍型图案210可以包括元素半导体材料，诸如硅或者锗。此外，第一鳍型图案110和第二鳍型图案210例如可以包括化合物半导体，诸如IV-IV族化合物半导体或者III-V族化合物半导体。
具体地，以IV-IV族化合物半导体作为示例，第一鳍型图案110和第二鳍型图案210可以是包括碳(C)、硅(Si)、锗(Ge)和/或锡(Sn)中的至少两个或更多个的二元化合物或者三元化合物，或者是掺杂有IV族元素的上述二元化合物或者三元化合物。
以III-V族化合物半导体为例，第一鳍型图案110和第二鳍型图案210可以是由III族元素与V族元素的组合形成的二元化合物、三元化合物或者四元化合物，该III族元素可以是铝(Al)、镓(Ga)和铟(In)中的至少一个，该V族元素可以是磷(P)、砷(As)和/或锑(Sb)中的一个。
当第一鳍型图案被用作PMOS的沟道区并且第二鳍型图案210被用作NMOS的沟道区时，第一鳍型图案110和第二鳍型图案210可以包括彼此不同的材料。
为了说明的方便起见，在根据示例实施方式的半导体器件中，假设第一鳍型图案110和第二鳍型图案210是硅鳍型图案。
场绝缘膜105可以形成在基板100上。场绝缘膜105可以形成在第一鳍型图案110和第二鳍型图案210周围。第一鳍型图案110和第二鳍型图案210可以由场绝缘膜105限定。
换言之，场绝缘膜105可以形成在第一鳍型图案110的侧壁的一部分上以及在第二鳍型图案210的侧壁的一部分上。第一鳍型图案110的该部分和第二鳍型图案210的该部分可以向上突出得高于场绝缘膜105的上表面。
场绝缘膜105可以形成在第一鳍型图案110和第二鳍型图案210之间。例如，位于第一鳍型图案的短边110b与第二鳍型图案的短边210b之间的场绝缘膜105的上表面距离基板100可以比距离第一鳍型图案110的上表面和第二鳍型图案210的上表面更近。
如图1至2B中所示出的，没有导电图案可以交叉场绝缘膜105上的第一鳍型图案110或者第二鳍型图案210，但是这只是为了说明的方便起见而提供并且示例实施方式不限于此。
场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜和/或结合以上膜的膜。
不同于图4A，在图4C中，场衬垫103可以另外形成在场绝缘膜105和第一鳍型图案110之间以及场绝缘膜105和基板100之间。
场衬垫103可以沿着被场绝缘膜105围绕的第一鳍型图案110的侧壁以及沿着基板100的上表面形成。场衬垫103可以不向上突出得高于场绝缘膜105的上表面。
场衬垫103可以包括例如多晶硅、非晶硅、硅氮氧化物、硅氮化物和/或硅氧化物中的至少一个。
在一些实施方式中，场衬垫103可以是包括多晶硅或者非晶硅之一以及硅氧化物的双层膜。
如图1至2B所示出的，第一区域I和第二区域II可以在与第一鳍型图案110和第二鳍型图案210等距离的场绝缘膜105处被区分，虽然示例实施方式不限于此。
即，因为这里给出的第一区域I区别于第二区域II的方式仅用于概念和用于说明，第一区域I和第二区域II之间的边界可以替代地偏向第一鳍型图案110或者第二鳍型图案210。
第一栅结构120可以形成在第一区域I中的基板100上，同时在第二方向Y上延伸。第一栅结构120可以形成在第一鳍型图案110上，同时交叉第一鳍型图案110。
第一栅结构120可以包括第一栅电极130、第一栅绝缘膜125和第一栅间隔物135。
第二栅结构220可以形成在第二区域II中的基板100上，同时在第二方向Y上延伸。第二栅结构220可以形成在第二鳍型图案210上，同时交叉第二鳍型图案210。
第二栅结构220可以包括第二栅电极230、第二栅绝缘膜225和第二栅间隔物235。
第一栅间隔物135可以在第二方向Y上延伸并且交叉第一鳍型图案110。第一栅间隔物135可以限定第一沟槽130t。
第一沟槽130t可以在第二方向Y上延伸并且交叉第一鳍型图案110。第一沟槽130t可以暴露第一鳍型图案110的一部分。
第二栅间隔物235可以在第二方向Y上延伸并且交叉第二鳍型图案210。第二栅间隔物235可以限定第二沟槽230t。
第一沟槽130t可以在第二方向Y上延伸并且交叉第一鳍型图案110。第一沟槽130t可以暴露第一鳍型图案110的一部分。
第一栅间隔物135和第二栅间隔物235可以每个包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、二氧化硅(SiO2)、硅氧碳氮化物(SiOCN)和/或其组合中的至少一个。
如所示出的，第一栅间隔物135和第二栅间隔物235可以每个是单个膜。然而，这仅是为了例示的方便而提供的，示例实施方式不限于此。当第一栅间隔物135和第二栅间隔物235是多个膜时，第一栅间隔物135和第二栅间隔物235的至少一个膜可以包括低k介电材料诸如硅氧碳氮化物(SiOCN)。
此外，当第一栅间隔物135和第二栅间隔物235是多个膜时，第一栅间隔物135和第二栅间隔物235的至少一个膜可以具有L形状。
根据示例，第一栅间隔物135和第二栅间隔物235可以用作形成自对准接触的引导物。因此，第一栅间隔物135和第二栅间隔物235可以包括对于将在下文描述的层间绝缘膜190具有蚀刻选择性的材料。
第一栅绝缘膜125可以形成在第一鳍型图案110和场绝缘膜105上。第一栅绝缘膜125可以沿着第一沟槽130t的侧壁和底表面形成。
第一栅绝缘膜125可以沿着第一鳍型图案110的向上突出得高于场绝缘膜105的轮廓、沿着场绝缘膜105的上表面以及沿着第一栅间隔物135的内侧壁形成。
此外，界面层126可以另外形成在第一栅绝缘膜125和第一鳍型图案110之间。虽然未示出，参照图2A和2B，界面层也可以另外形成在第一栅绝缘膜125和第一鳍型图案110之间。
不同于图4A，如图4B所示，界面层126可以沿着第一鳍型图案110的突出得高于场绝缘膜105的上表面的轮廓形成，虽然示例实施方式不限于此。
根据用于形成界面层126的方法，界面层126可以沿着场绝缘膜105的上表面延伸。
在下文，通过参照附图解释示例实施方式，在附图中为了说明的方便起见省略了界面层126的说明。
第二栅绝缘膜225可以形成在第二鳍型图案210和场绝缘膜105上。第二栅绝缘膜225可以沿着第二沟槽230t的侧壁和底表面形成。
因为第二栅绝缘膜225的说明可以基本上类似于第一栅绝缘膜125的说明，它将不会在下文被过多地描述。
第一栅绝缘膜125和第二栅绝缘膜225可以每个包括例如硅氧化物、硅氮氧化物、硅氮化物和/或具有比硅氧化物高的介电常数的高k介电材料中的至少一个。
例如，高k介电材料可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铌锌酸铅中的一个或多个。
此外，虽然主要关于氧化物描述了上述高k介电材料，但替代地，高k介电材料可以包括上述金属材料的氮化物(例如，铪氮化物)或者上述金属材料的氮氧化物(例如，铪氮氧化物)中的一个或多个，但不限于此。
第一栅电极130可以形成在第一栅绝缘膜125上。第一栅电极130可以填充第一沟槽130t。
第一栅电极130可以交叉第一鳍型图案110。第一栅电极130可以围绕向上突出得高于场绝缘膜105的第一鳍型图案110。
第二栅电极230可以形成在第二栅绝缘膜225上。第二栅电极230可以填充第二沟槽230t。
第二栅电极230可以交叉第二鳍型图案210。第二栅电极230可以围绕向上突出得高于场绝缘膜105的第二鳍型图案210。
如所示出的，第一栅电极130和第二栅电极230可以是单个膜。然而，这仅是为了例示的方便而提供的，示例实施方式不限于此。即，第一栅电极130和第二栅电极230当然可以每个包括多个膜，诸如阻挡膜、功函数调节膜、填充膜等等。
第一栅电极130和第二栅电极230可以包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和/或其组合中的至少一个。
第一栅电极130和第二栅电极230可以每个包括导电金属氧化物、导电金属氮氧化物等等，以及上述材料的氧化形式。
第一外延图案140可以形成在第一栅结构120的相反侧上。第一外延图案140可以形成在第一鳍型图案110上。第一外延图案140例如可以包括在源极/漏极区中。
第一外延图案140可以包括第一杂质。因为第一外延图案140可以包括在PMOS的源极/漏极区中，所以第一外延图案140可以包括p型杂质。
第一外延图案140可以包括例如压应力材料。压应力材料可以是具有比Si大的晶格常数的材料。第一外延图案140可以包括例如硅锗(SiGe)。
压应力材料可以通过在第一鳍型图案110上施加压应力而提高沟道区中的载流子迁移率。
第二外延图案240可以形成在第二栅结构220的相反侧上。第二外延图案240可以形成在第二鳍型图案210上。第二外延图案240例如可以包括在源极/漏极区中。
第二外延图案240可以包括第二杂质。因为第二外延图案240可以包括在NMOS的源极/漏极区中，第二外延图案240可以包括n型杂质。
第二外延图案240可以包括例如张应力材料。当第二鳍型图案210是硅时，第二外延图案240可以包括具有比硅小的晶格常数的材料诸如SiC。例如，张应力材料可以通过在第二鳍型图案210上施加张应力而提高沟道区中的载流子迁移率。
然而，第二鳍型图案240可以包括与第二鳍型图案210相同的材料，即，硅。
如图3A所示，第一外延图案140和第二外延图案240可以每个具有五边形形状或者像五边形的形状，但是这仅是为了示例性的目的，并且实施方式不限于此。
此外，在示出沿第一鳍型图案110和第二鳍型图案210的纵向截取的截面的图2A中，形成在第一鳍型图案110的末端的第一外延图案140可以包括小平面(facet)。然而，形成在第二鳍型图案210的末端中的第二外延图案240可以不包括小平面。
上部衬垫180可以沿着第一栅间隔物135的侧壁、第二栅间隔物235的侧壁、第一外延图案140的上表面、第二外延图案240的上表面以及场绝缘膜105的上表面延伸。
上部衬垫180可以完全地形成在第一区域I和第二区域II中。
此外，上部衬垫180可以沿着第一外延图案140的外周边的至少一部分以及第二外延图案240的至少一部分延伸。这里所用的“外延图案的外周边”是指外延图案的向上突出得高于场绝缘膜105的上表面的最外周边，除了与鳍型图案接触的部分之外。
上部衬垫180可以是用于形成在第一外延图案140和第二外延图案240上的第一接触170和第二接触270的蚀刻停止膜。因此，上部衬垫180可以包括关于下文所述层间绝缘膜190具有蚀刻选择性的材料。
在下文，将为了说明的目的假定上部衬垫180包括硅氮化物(SiN)。
第一应力衬垫150可以形成在第一区域I中，但不形成在第二区域II中。
第一应力衬垫150可以形成在第一栅间隔物135和上部衬垫180之间以及在第一外延图案140的上表面和上部衬垫180之间。然而，没有第一应力衬垫150形成在第二栅间隔物235和上部衬垫180之间或者在第二外延图案240的上表面和上部衬垫180之间。
即，第一应力衬垫150通过沿着第一外延图案140的上表面和第一栅间隔物135的侧壁延伸而形成，但是第一应力衬垫150不沿着第二外延图案240的上表面和第二栅间隔物235的侧壁延伸。
换言之，第一应力衬垫150可以通过沿着第一外延图案140的外周边的至少一部分延伸而形成，但是第一应力衬垫150不沿着第二外延图案240的外周边延伸。
第一应力衬垫150可以形成在上部衬垫180和场绝缘膜105之间。第一应力衬垫150可以通过沿着场绝缘膜105的上表面延伸而形成。
然而，第一应力衬垫150可以沿着位于第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第一应力衬垫150的一部分可以存在于第一鳍型图案110和第二鳍型图案210之间。
第一应力衬垫150可以包括通过氧化反应在体积上膨胀的材料的氧化物。
例如，当硅被氧化时，体积膨胀。更具体而言，当第一厚度的硅被氧化时，通过氧化反应形成的硅氧化物的第二厚度大于第一厚度。
例如，通过氧化反应在体积上膨胀的材料可以是硅、硅锗、锗、铝等等，但不限于此。第一应力衬垫150例如可以包括硅氧化物、锗氧化物和/或铝氧化物中的至少一个。
示例实施方式将基于第一应力衬垫150包括硅氧化物的假设而在下面描述。
如以下关于下面的制造方法所描述的，通过沿着第一外延图案140的外周边形成第一应力衬垫150，第一外延图案140可以经受来自第一应力衬垫150的压应力。
因为第一应力衬垫150施加压应力到包括在PMOS的源极/漏极区中的第一外延图案140，PMOS的器件性能可以被改善。
另外，可以为了PMOS的器件性能而增加第一外延图案140的尺寸。然而，当增加第一外延图案140的尺寸时，与相邻器件的桥接等等会发生，因此降低半导体器件的性能和可靠性。
然而，通过利用施加压应力到第一外延图案140的第一应力衬垫150，PMOS的器件性能和可靠性可以改善而不需要第一外延图案140的增加的尺寸。
参照图2A至3B，第一应力衬垫150可以与上部衬垫180接触。此外，第一应力衬垫150可以与第一外延图案140和第一栅间隔物135接触。即，第一应力衬垫150可以与第一栅间隔物135、第一外延图案140和上部衬垫180接触。
另外，第一区域I中的场绝缘膜105可以与第一应力衬垫150接触。
然而，因为没有第一应力衬垫150形成在第二区域II中，上部衬垫180可以与第二栅间隔物235和第二外延图案240接触。此外，第二区域II中的场绝缘膜105可以与上部衬垫180接触。
层间绝缘膜190可以形成在基板100上。更具体而言，层间绝缘膜190可以形成在上部衬垫180上。
层间绝缘膜190可以包括下部层间绝缘膜191以及在下部层间绝缘膜191上的上部层间绝缘膜192。
下部层间绝缘膜191可以与上部衬垫180接触。下部层间绝缘膜191可以围绕第一栅结构120的侧壁以及第二栅结构220的侧壁。
下部层间绝缘层191的上表面可以在与第一栅电极130的上表面和第二栅电极230的上表面相同的平面中。
例如，下部层间绝缘膜191可以包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料和/或其组合，但不限于此。
上部层间绝缘膜192可以形成在第一栅结构120和第二栅结构220上。
下部层间绝缘膜191和上部层间绝缘膜192之间的边界可以参照第一栅结构120的上表面和第二栅结构220的上表面而限定。
例如，上部层间绝缘膜192可以包括硅氧化物、硅氮氧化物、硅氮化物、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料和/或其组合，但不限于此。
参照图2B和3B，第一接触170可以形成在第一外延图案140上，并且连接到第一外延图案140。
第二接触270可以形成在第二外延图案240上，并且连接到第二外延图案240。
第一外延图案140的连接到第一接触170的上表面的部分以及第二外延图案240的连接到第二接触270的上表面的部分可以每个被凹进，虽然示例实施方式不限于此。
第一接触170和第二接触270可以分别形成在层间绝缘膜190内。
虽然在图2B和3B中未示出，硅化物层可以分别形成在第一接触170和第一外延图案140之间以及在第二接触270和第二外延图案240之间。
第一接触170和第二接触270可以包括例如钽(Ta)、钽氮化物(TaN)、钛(Ti)、钛氮化物(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼化物(NiB)、钨氮化物(WN)、铝(Al)、钨(W)、铜(Cu)、钴(Co)和/或掺杂多晶硅中的至少一个。
虽然第一接触170和第二接触270被示出为是单个图案，这仅是为了说明的方便起见并且示例实施方式不限于此。第一接触170和第二接触270可以每个包括阻挡膜以及形成在阻挡膜上的填充膜。
如图2B所示，第一应力衬垫150和上部衬垫180可以沿着第一外延图案140的上表面的一部分形成，虽然示例实施方式不限于此。
在示出沿第一鳍型图案110和第二鳍型图案的纵向截取的截面的图2B中，即使当第一接触170的尺寸增加时，第一应力衬垫150可以形成在第一栅间隔物135和上部衬垫180之间。
然而，当第一接触170的尺寸增加时，形成在第一外延图案140的上表面上的第一应力衬垫150可以在形成第一接触170的工艺期间被去除。
在这种情况下，在沿第一鳍型图案110和第二鳍型图案210的纵向截取的截面图中，第一应力衬垫150可以位于第一栅间隔物135和上部衬垫180之间以及场绝缘膜105和上部衬垫180之间，但是它可以表现为如同没有第一应力衬垫150形成在第一外延图案140的上表面上一样。
同时，在图3B中，即使当第一应力衬垫150可以在形成第一接触170的工艺期间被去除时，第一应力衬垫150可以保留在第一外延图案140的外周边的至少一部分上。
形成在第一外延图案140的上表面上的上部衬垫180也保留在与第一应力衬垫150相似的位置处。
在下文，通过参照附图解释示例实施方式，在附图中为了说明的方便起见，第一接触170和第二接触270的说明被省略。
图5是提供来解释根据一些示例实施方式的半导体器件的视图。图6是提供来解释根据一些示例实施方式的半导体器件的视图。图7是提供来解释根据一些示例实施方式的半导体器件的视图。图8是提供来解释根据一些示例实施方式的半导体器件的视图。为了说明的方便起见，在下面将主要解释以上未参照图1至4C解释的差别。
作为参考，图5至8是沿图1的线A-A截取的截面图。
参照图5，根据一些示例实施方式的半导体器件可以还包括第一下部衬垫160。
第一下部衬垫160可以形成在第一区域I中，但不形成在第二区域II中。
第一下部衬垫160可以形成在第一栅间隔物135和第一应力衬垫150之间以及在第一外延图案140的上表面和第一应力衬垫150之间。然而，没有第一下部衬垫160形成在第二栅间隔物235和上部衬垫180之间或者在第二外延图案240的上表面和上部衬垫180之间。
即，第一下部衬垫160通过沿着第一外延图案140的上表面和第一栅间隔物135的侧壁延伸而形成，但是第一下部衬垫160不沿着第二外延图案240的上表面和第二栅间隔物235的侧壁延伸。
换言之，第一下部衬垫160沿着第一外延图案140的外周边的至少一部分延伸，但是第一下部衬垫160不沿着第二外延图案240的外周边延伸。
第一下部衬垫160可以形成在第一应力衬垫150和场绝缘膜105之间。第一下部衬垫160可以通过沿着场绝缘膜105的上表面延伸而形成。
然而，第一下部衬垫160可以沿着位于第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第一下部衬垫160的一部分可以存在于第一鳍型图案110和第二鳍型图案210之间。
第一应力衬垫150可以形成在第一下部衬垫160和上部衬垫180之间。第一应力衬垫150可以分别与第一下部衬垫160和上部衬垫180接触。
第一下部衬垫160可以包括例如硅氮氧化物、硅氮化物和/或硅碳氮化物中的至少一个。
示例实施方式将基于第一应力衬垫160包括硅氮化物的假设而在下面描述。
如图5所示，第一应力衬垫150的末端和第一下部衬垫160的末端可以在场绝缘膜105上布置成行，但是这仅是为了说明的方便起见而提供并且示例实施方式不限于此。
参照图6，根据一些示例实施方式的半导体器件可以还包括第二下部衬垫260。
第二下部衬垫260可以形成在第二区域II中，但不形成在第一区域I中。
第二下部衬垫260可以形成在第二栅间隔物235和上部衬垫180之间以及在第二外延图案240的上表面和上部衬垫180之间。然而，没有第二下部衬垫260形成在第一栅间隔物135和上部衬垫180之间或者在第一外延图案140的上表面和上部衬垫180之间。
即，第二下部衬垫260通过沿着第二外延图案240的上表面和第二栅间隔物235的侧壁延伸而形成，但是第二下部衬垫260不沿着第一外延图案140的上表面和第一栅间隔物135的侧壁延伸。
换言之，第二下部衬垫260可以沿着第二外延图案240的外周边的至少一部分延伸，但是第二下部衬垫260不沿着第一外延图案140的外周边延伸。
第二下部衬垫260可以形成在上部衬垫180和场绝缘膜105之间。第二下部衬垫260可以沿着场绝缘膜105的上表面延伸。
然而，第二下部衬垫260可以沿着位于第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第二下部衬垫260的一部分可以存在于第一鳍型图案110和第二鳍型图案210之间。
第二下部衬垫260可以包括例如硅氮氧化物、硅氮化物和/或硅碳氮化物中的至少一个。
示例实施方式将基于第二下部衬垫260包括硅氮化物的假设而在下面描述。
如图6所示，在场绝缘膜105上，第一应力衬垫150的末端和第二下部衬垫260的末端可以不彼此交叠和与彼此接触，但是这仅是为了说明的方便起见而提供并且示例实施方式不限于此。
即，在场绝缘膜105上，第一应力衬垫150的一部分可以交叠第二下部衬垫260的一部分，并且第一应力衬垫150可以不接触第二下部衬垫260。
此外，第二下部衬垫260和上部衬垫180可以分别是硅氮化物膜。如图6所示，第二下部衬垫260和上部衬垫180可以被区分开，虽然示例实施方式不限于此。即，因为第二下部衬垫260和上部衬垫180可以每个包括硅氮化物膜使得第二下部衬垫260和上部衬垫180不被区分，第二下部衬垫260和上部衬垫180可以看作是一个硅氮化物膜。
当第二下部衬垫260和上部衬垫180可以每个包括硅氮化物膜并且第二下部衬垫260与上部衬垫180之间的边界不被区分时，第一应力衬垫150上的硅氮化物膜的厚度t1小于在第二区域II中场绝缘膜105上的硅氮化物膜的厚度t2。
参照图7，根据一些示例实施方式的半导体器件可以还包括第一下部衬垫160和第二衬垫260。
第一下部衬垫160可以形成在第一区域I中，第二下部衬垫260可以形成在第二区域II中。
第一下部衬垫160可以形成在第一栅间隔物135和第一应力衬垫150之间以及在第一外延图案140的上表面和第一应力衬垫150之间。第二下部衬垫260可以形成在第二栅间隔物235和上部衬垫180之间以及在第二外延图案240的上表面和上部衬垫180之间。
第一下部衬垫160可以通过沿着第一外延图案140的上表面和第一栅间隔物135的侧壁延伸而形成。第二下部衬垫260可以通过沿着第二外延图案240的上表面和第二栅间隔物235的侧壁延伸而形成。
换言之，第一下部衬垫160可以通过沿着第一外延图案140的外周边的至少一部分延伸而形成。第二下部衬垫260可以沿着第二外延图案240的外周边延伸。
第一下部衬垫160可以形成在第一应力衬垫150和场绝缘膜105之间。第二下部衬垫260可以形成在上部衬垫180和场绝缘膜105之间。
第一下部衬垫160和第二下部衬垫260可以形成在相同水平处。这里使用的术语“相同水平”是指通过相同的制造工艺形成。第一下部衬垫160和第二下部衬垫260可以在场绝缘膜105上直接连接到彼此。
当第二下部衬垫260和上部衬垫180可以每个包括硅氮化物膜并且第二下部衬垫260与上部衬垫180之间的边界不被区分时，第一应力衬垫150上的硅氮化物膜的厚度t1小于在第二区域II中场绝缘膜105上的硅氮化物膜的厚度t2。
参照图8，根据一些示例实施方式的半导体器件可以还包括第二应力衬垫250。
第一应力衬垫150可以形成在第一区域I中，第二应力衬垫250可以形成在第二区域II中。
第二应力衬垫250可以形成在第二栅间隔物235和上部衬垫180之间以及在第二外延图案240的上表面和上部衬垫180之间。即，第二应力衬垫250可以通过沿着第二外延图案240的上表面和第二栅间隔物235的侧壁延伸而形成。
换言之，第二应力衬垫250可以通过沿着第二外延图案240的外周边的至少一部分延伸而形成。
第二应力衬垫250可以形成在上部衬垫180和场绝缘膜105之间。第二应力衬垫250可以通过沿着场绝缘膜105的上表面延伸而形成。
第二应力衬垫250可以与上部衬垫180接触。此外，第二应力衬垫250可以与第二外延图案240和第二栅间隔物235接触。即，第二应力衬垫250可以与第二栅间隔物235、第二外延图案240和上部衬垫180接触。
另外，第二区域II中的场绝缘膜105可以与第二应力衬垫250接触。
第二应力衬垫250可以包括通过氧化反应在体积上膨胀的材料的氧化物。第二应力衬垫250例如可以包括硅氧化物、锗氧化物和/或铝氧化物中的至少一个。
示例实施方式将基于第二应力衬垫250包括硅氧化物的假设而在下面描述。
在场绝缘膜105上，第二应力衬垫250可以直接连接到第一应力衬垫150。
第一应力衬垫150的厚度t3可以不同于第二应力衬垫250的厚度t4。例如，作为PMOS形成区域的第一区域I中的第一应力衬垫150的厚度t3可以大于作为NMOS形成区域的第二区域II中的第二应力衬垫250的厚度t4。
同时，不同于上述示例，第一区域I和第二区域II两者可以是PMOS形成区域或者NMOS形成区域。在这种情况下，第一应力衬垫150的厚度t3和第二应力衬垫250的厚度t4可以改变。结果，虽然相同导电类型的晶体管可以形成在第一区域I和第二区域II中，但是形成在第一区域I中的晶体管的器件性能和形成在第二区域II中的晶体管的器件性能可以不同。
图9是提供来解释根据一些示例实施方式的半导体器件的视图。为了说明的方便起见，在下面将主要解释以上未参照图8解释的差别。
参照图9，根据一些示例实施方式的半导体器件可以还包括第二下部衬垫260。
第二下部衬垫260可以形成在第二区域II中，但不形成在第一区域I中。
第二下部衬垫260可以形成在第二栅间隔物235和第二应力衬垫250之间以及在第二外延图案240的上表面和第二应力衬垫250之间。然而，没有第二下部衬垫260形成在第一栅间隔物135和上部衬垫180之间以及在第一外延图案140的上表面和上部衬垫180之间。
即，第二下部衬垫260通过沿着第二外延图案240的上表面和第二栅间隔物235的侧壁延伸而形成，但是第二下部衬垫260不沿着第一外延图案140的上表面和第一栅间隔物135的侧壁延伸。
换言之，第二下部衬垫260通过沿着第二外延图案240的外周边的至少一部分延伸，但是第二下部衬垫260不沿着第一外延图案140的外周边延伸。
第二下部衬垫260可以形成在第二应力衬垫250和场绝缘膜105之间。第二下部衬垫260可以通过沿着场绝缘膜105的上表面延伸而形成。
然而，第二下部衬垫260可以沿着位于第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第二下部衬垫260的一部分可以存在于第一鳍型图案110和第二鳍型图案210之间。
第二应力衬垫250可以分别与第二下部衬垫260和上部衬垫180接触。
不同于如图9中所示的示例，参照图7描述的第一下部衬垫160可以形成在第一应力衬垫150和场绝缘膜105之间、在第一应力衬垫150和第一栅间隔物135之间、以及在第一应力衬垫150和第一外延图案140之间。
图10是提供来解释根据一些示例实施方式的半导体器件的视图。图11是提供来解释根据一些示例实施方式的半导体器件的视图。图12是提供来解释根据一些示例实施方式的半导体器件的视图。为了说明的方便起见，在下面将主要解释以上未参照图1至4C解释的差别。
参照图10，根据一些示例实施方式的半导体器件可以还包括形成在第一应力衬垫150与第一栅间隔物135的侧壁之间的导电衬垫155。
导电衬垫155形成在第一区域I中，但不形成在第二区域II中。
导电衬垫155可以在形成第一应力衬垫150的工艺中出现。更具体而言，第一应力衬垫150通过氧化由氧化反应而在体积上膨胀的材料而形成。此时，由氧化反应而在体积上膨胀的材料的一部分可以未被氧化。在这种情况下，导电衬垫155可以形成。
导电衬垫155可以包括例如硅、硅锗、锗、铝等等。当导电衬垫155包括硅、硅锗和锗时，导电衬垫155可以是半导体衬垫。另一方面，当导电衬垫155包括铝时，导电衬垫155可以是金属衬垫。
如图10所示，导电衬垫155可以位于第一应力衬垫150与第一栅间隔物135的侧壁之间，虽然示例实施方式不限于此。
此外，如图10所示，导电衬垫155可以是沿着第一栅间隔物135的侧壁延伸的线图案，虽然示例实施方式不限于此。即，导电衬垫155可以是类似于点的图案。
参照图11，在根据一些示例实施方式的半导体器件中，形成在第一鳍型图案110的末端的第一外延图案140和形成在第二鳍型图案210的末端的第二外延图案240可以每个包括小平面。
更具体而言，在沿第一鳍型图案110和第二鳍型图案210的纵向截取的截面图中，彼此面对并且场绝缘膜105插置在其间的第一外延图案140和第二外延图案240可以分别包括小平面。
参照图12，在根据一些示例实施方式的半导体器件中，自场绝缘膜105的上表面到第一外延图案140的最上面部分的高度h1可以不同于自场绝缘膜105的上表面到第二外延图案240的最上面部分的高度h2。
例如，自场绝缘膜105的上表面到第一外延图案140的最上面部分的高度h1可以大于自场绝缘膜105的上表面到第二外延图案240的最上面部分的高度h2。
图13是提供来解释根据一些示例实施方式的半导体器件的布局图。图14是沿图13的A-A截取的截面图。为了说明的方便起见，在下面将主要解释以上未参照图1至4C解释的差别。
参照图13和14，根据一些示例实施方式的半导体器件可以还包括设置在第一鳍型图案110的短边110b与第二鳍型图案210的短边210b之间的第一虚设金属栅结构420。
位于第一鳍型图案110的短边110b与第二鳍型图案的短边210b之间的场绝缘膜105的上表面可以高于或者等于第一鳍型图案110的上表面和第二鳍型图案210的上表面。
第一虚设金属栅结构420可以包括第一虚设金属栅电极430、第一虚设绝缘膜425和第一虚设栅间隔物435。
第一虚设栅间隔物435可以限定第一虚设栅沟槽430t。第一虚设绝缘层425可以沿着第一虚设栅沟槽430t的侧壁和底表面形成。第一虚设金属栅电极430可以形成在第一虚设绝缘膜425上并且可以填充第一虚设栅沟槽430t。
第一鳍型图案110的一部分可以插置在第一外延图案140和场绝缘膜105之间。第二鳍型图案210的一部分可以插置在第二外延图案240和场绝缘膜105之间。
第一应力衬垫150可以形成在上部衬垫180和邻近于第一栅电极130的第一虚设栅间隔物435之间。第一应力衬垫150可以沿着第一虚设栅间隔物435的邻近于第一栅电极130的侧壁延伸。
然而，第一应力衬垫150可以不形成在上部衬垫180和邻近于第二栅电极230的第一虚设栅间隔物435之间。
即，第一应力衬垫150可以形成在第一虚设金属栅电极430周围的第一虚设栅结构420的邻近于第一栅电极130的侧壁上。
另一方面，没有第一应力衬垫150可以形成在第一虚设金属栅电极430周围的第一虚设栅结构420的邻近于第二栅电极230的侧壁上。
图15是提供来解释根据一些示例实施方式的半导体器件的布局图。图16是沿图15的A-A截取的截面图。为了说明的方便起见，在下面将主要解释以上未参照图1至4C解释的差别。
参照图15和16，根据一些示例实施方式的半导体器件可以还包括围绕第一鳍型图案110的末端的第二虚设金属栅结构440以及围绕第二鳍型图案210的末端的第三虚设金属栅结构460。
第二虚设金属栅结构440可以包括第二虚设金属栅电极450、第二虚设绝缘膜445以及第二虚设栅间隔物455。
第二虚设栅间隔物455可以限定第二虚设栅沟槽450t。第二虚设绝缘膜445可以沿着第二虚设栅沟槽450t的侧壁和底表面形成。第二虚设金属栅电极450可以形成在第二虚设绝缘膜425上并且可以填充第二虚设栅沟槽450t。
第三虚设金属栅结构460可以包括第三虚设金属栅电极470、第三虚设绝缘膜465、和第三虚设栅间隔物475。
第三虚设栅间隔物475可以限定第三虚设栅沟槽470t。第三虚设绝缘膜465可以沿着第三虚设栅沟槽470t的侧壁和底表面形成。第三虚设金属栅电极470可以形成在第三虚设绝缘膜465上并且可以填充第三虚设栅沟槽470t。
第一应力衬垫150可以形成在第二虚设栅间隔物455和上部衬垫180之间。第一应力衬垫150可以沿着第二虚设栅间隔物455的侧壁延伸。
第二虚设金属栅结构440和第三虚设金属栅结构460之间的第一应力衬垫150可以是L形，但不限于此。
然而，没有第一应力衬垫150可以形成在第三虚设栅间隔物475和上部衬垫180之间。
如图15和16中所示出的，没有其他虚设金属栅电极可以存在于第二金属栅结构440和第三虚设金属栅结构460之间。然而，这仅是为了说明的方便而提供的，并且示例实施方式不限于此。
图17是提供来解释根据一些示例实施方式的半导体器件的布局图。图18是沿图17的线E-E截取的截面图。图19是沿图17的线F-F和G-G截取的截面图。
作为参考，为了简洁，与图1至16重复的说明将简要地进行或者被省略。
参照图17至19，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第三鳍型图案310、第一栅结构120、第三栅结构320、第一外延图案140、第三外延图案340、第一应力衬垫150和上部衬垫180。
基板100可以包括第一区域I和第三区域III。第一区域I和第三区域III可以彼此间隔开或者连接到彼此。
为了容易地解释在第一区域I和第三区域III之间的上部衬垫180和第一应力衬垫150的位置关系，图17和18示出连接到彼此的第一区域I和第三区域III，但是示例实施方式不限于此。
此外，形成在第一区域I中的晶体管和形成在第三区域III中的晶体管可以是相同类型，或者是彼此不同的类型。
在下文，将在这里解释第一区域I是PMOS形成区域，第三区域III是NMOS形成区域。
第一鳍型图案110可以形成在第一区域I中的基板100上。例如，第一鳍型图案110可以从基板100突出。
第三鳍型图案310可以形成在第三区域III中的基板100上。例如，第三鳍型图案310可以从基板100突出。
第一鳍型图案110和第三鳍型图案310可以每个在第一方向X上伸长。第一鳍型图案110和第三鳍型图案310可以形成为彼此分隔开一距离。
第一鳍型图案110和第三鳍型图案310可以形成为使得第一鳍型图案110的长边110a面对第三鳍型图案310的长边310a。在第一方向X上伸长的第一鳍型图案110和第三鳍型图案310可以在第二方向Y上相邻地布置。
因为第一鳍型图案110被用作PMOS的沟道区并且第三鳍型图案310被用作NMOS的沟道区，所以第一鳍型图案110和第三鳍型图案310可以包括彼此不同的材料。
为了说明的方便起见，在根据示例实施方式的半导体器件中，假设第一鳍型图案110和第三鳍型图案310是硅鳍型图案。
场绝缘膜105可以形成在第一鳍型图案110和第三鳍型图案310之间。
如图18所示出的，第一区域I和第三区域III可以在自第一鳍型图案110和第三鳍型图案310等距离的场绝缘膜105处被区分，虽然示例实施方式不限于此。
即，因为这里给出的第一区域I区别于第三区域III的方式仅用于概念和用于说明，所以第一区域I和第三区域III之间的边界可以替代地偏向第一鳍型图案110或者第三鳍型图案310。
第一栅结构120可以形成在第一区域I中的基板100上，同时在第二方向Y上延伸。第一栅结构120可以形成在第一鳍型图案110上，同时交叉第一鳍型图案110。
第一栅结构120可以包括第一栅电极130、第一栅绝缘膜125和第一栅间隔物135。
第三栅结构320可以形成在第三区域III中的基板100上，同时在第二方向Y上延伸。第三栅结构320可以形成在第三鳍型图案310上，同时交叉第三鳍型图案310。
第三栅结构320可以包括第三栅电极330、第三栅绝缘膜325和第三栅间隔物335。
如所示出的，第一栅电极130和第三栅电极330可以彼此隔离，但是示例实施方式不限于此。第一栅电极130的交叉第一鳍型图案110的部分可以直接连接到交叉第三鳍型图案310的第三栅电极330。
第三栅电极330和第三栅绝缘膜325可以形成在由第三栅间隔物335限定的第三沟槽330t内。
第一外延图案140可以形成在第一栅结构120的相反侧上。第一外延图案140可以形成在第一鳍型图案110上。第一外延图案140例如可以包括在源极/漏极区中。
第三外延图案340可以形成在第三栅结构320的相反侧上。第三外延图案340可以形成在第三鳍型图案310上。第三外延图案340例如可以包括在源极/漏极区中。
第三外延图案340可以包括第二杂质。因为第三外延图案340可以包括在NMOS的源极/漏极区中，第三外延图案340可以包括n型杂质。
第三外延图案340可以包括例如张应力材料。当第三鳍型图案310是硅时，第三外延图案340可以包括具有比硅小的晶格常数的材料诸如SiC。例如，张应力材料可以通过在第三鳍型图案310上施加张应力而提高沟道区中的载流子迁移率。
同时，第三外延图案340可以包括与第三鳍型图案310相同的材料，即，硅。
上部衬垫180可以沿着第一栅间隔物135的侧壁、第三栅间隔物335的侧壁、第一外延图案140的上表面、第三外延图案340的上表面、以及场绝缘膜105的上表面延伸。
上部衬垫180可以完全地形成在第一区域I和第三区域III中。
此外，上部衬垫180可以沿着第一外延图案140的外周边的至少一部分以及第三外延图案340的至少一部分延伸。
第一应力衬垫150可以形成在第一区域I中，但不形成在第三区域III中。
第一应力衬垫150可以形成在第一栅间隔物135和上部衬垫180之间以及在第一外延图案140的上表面和上部衬垫180之间。然而，没有第一应力衬垫150形成在第三栅间隔物335和上部衬垫180之间以及在第三外延图案340的上表面和上部衬垫180之间。
第一应力衬垫150可以通过沿着第一外延图案140的外周边的至少一部分延伸而形成，但是第一应力衬垫150不沿着第三外延图案340的外周边延伸。
第一应力衬垫150可以形成在上部衬垫180和场绝缘膜105之间。第一应力衬垫150可以通过沿着场绝缘膜105的上表面延伸而形成。
然而，第一应力衬垫150可以沿着位于第一鳍型图案110和第三鳍型图案310之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第一应力衬垫150的一部分可以存在于第一鳍型图案110和第三鳍型图案310之间。
第一应力衬垫150可以与上部衬垫180接触。此外，第一应力衬垫150可以与第一外延图案140和第一栅间隔物135接触。即，第一应力衬垫150可以与第一栅间隔物135、第一外延图案140和上部衬垫180接触。
另外，第一区域I中的场绝缘膜105可以与第一应力衬垫150接触。
然而，因为没有第一应力衬垫150形成在第三区域III中，上部衬垫180可以与第三栅间隔物335和第三外延图案340接触。此外，第三区域III中的场绝缘膜105可以与上部衬垫180接触。
图20是提供来解释根据一些示例实施方式的半导体器件的视图。图21是提供来解释根据一些示例实施方式的半导体器件的视图。图22是提供来解释根据一些示例实施方式的半导体器件的视图。图23是提供来解释根据一些示例实施方式的半导体器件的视图。为了说明的方便起见，在下面将主要解释以上未参照图17至19解释的差别。
作为参考，图20至23是沿图17的线E-E截取的截面图。
参照图20，根据一些示例实施方式的半导体器件可以还包括第一下部衬垫160。
第一下部衬垫160可以形成在第一区域I中，但不形成在第三区域III中。
第一下部衬垫160可以通过沿着第一外延图案140的外周边的至少一部分延伸而形成，但是第一下部衬垫160不沿着第三外延图案340的外周边延伸。
第一下部衬垫160可以形成在第一应力衬垫150和场绝缘膜105之间。第一下部衬垫160可以沿着场绝缘膜105的上表面延伸。
然而，第一下部衬垫160可以沿着位于第一鳍型图案110和第三鳍型图案310之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第一下部衬垫160的一部分可以存在于第一鳍型图案110和第三鳍型图案310之间。
参照图21，根据一些示例实施方式的半导体器件可以还包括第三下部衬垫360。
第三下部衬垫360可以形成在第三区域III中，但不形成在第一区域I中。
第三下部衬垫360可以通过沿着第三外延图案340的外周边的至少一部分延伸而形成，但是第三下部衬垫360不沿着第一外延图案140的外周边延伸。
第三下部衬垫360可以形成在上部衬垫180和场绝缘膜105之间。第三下部衬垫360可以通过沿着场绝缘膜105的上表面延伸而形成。
然而，第三下部衬垫360可以沿着位于第一鳍型图案110和第三鳍型图案310之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第三下部衬垫360的一部分可以存在于第一鳍型图案110和第三鳍型图案310之间。
第三下部衬垫360可以包括例如硅氮氧化物、硅氮化物或者硅碳氮化物中的至少一个。
在下面将基于第三下部衬垫360包括硅氮化物的假设而描述示例实施方式。
如图21所示，在场绝缘膜105上，第一应力衬垫150的末端和第三下部衬垫360的末端可以不彼此交叠并且可以彼此接触，但是这仅是为了说明的方便起见而提供并且示例实施方式不限于此。
即，在场绝缘膜105上，第一应力衬垫150的一部分可以交叠第三下部衬垫360的一部分，并且第一应力衬垫150可以不接触第三下部衬垫360。
此外，第三下部衬垫360和上部衬垫180每个可以是硅氮化物膜。如图21所示，第三下部衬垫360和上部衬垫180可以被区分开，虽然示例实施方式不限于此。即，因为第三下部衬垫360和上部衬垫180可以每个包括硅氮化物膜使得第三下部衬垫360和上部衬垫180不被区分，所以第三下部衬垫360和上部衬垫180可以看作是一个硅氮化物膜。
当第三下部衬垫360和上部衬垫180可以每个包括硅氮化物膜并且第三下部衬垫360与上部衬垫180之间的边界不被区分时，第一应力衬垫150上的硅氮化物膜的厚度t1小于在第三区域III中场绝缘膜105上的硅氮化物膜的厚度t5。
参照图22，根据一些示例实施方式的半导体器件可以还包括第一下部衬垫160和第三下部衬垫360。
第一下部衬垫160可以形成在第一区域I中，第三下部衬垫360可以形成在第三区域III中。
第一下部衬垫160可以通过沿着第一外延图案140的外周边的至少一部分延伸而形成。第三下部衬垫360可以通过沿着第三外延图案340的外周边延伸而形成。
第一下部衬垫160和第三下部衬垫360可以形成在相同水平处。第一下部衬垫160和第三下部衬垫360可以在场绝缘膜105上直接连接到彼此。
当第三下部衬垫360和上部衬垫180可以每个包括硅氮化物膜并且第三下部衬垫360与上部衬垫180之间的边界不被区分时，第一应力衬垫150上的硅氮化物膜的厚度t1小于在第三区域III中场绝缘膜105上的硅氮化物膜的厚度t5。
参照图23，根据一些示例实施方式的半导体器件可以还包括第三应力衬垫350。
第一应力衬垫150可以形成在第一区域I中，第三应力衬垫350可以形成在第三区域II中。
第三应力衬垫350可以通过沿着第三外延图案340的外周边的至少一部分延伸而形成。
第三应力衬垫350可以形成在上部衬垫180和场绝缘膜105之间。第三应力衬垫350可以通过沿着场绝缘膜105的上表面延伸而形成。
第三应力衬垫350可以与上部衬垫180接触。此外，第三应力衬垫350可以与第三外延图案340接触。第三应力衬垫350可以与第三栅间隔物335、第三外延图案340和上部衬垫180接触。
此外，第三区域III中的场绝缘膜105可以与第三应力衬垫350接触。
第三应力衬垫350可以包括通过氧化反应在体积上膨胀的材料的氧化物。第三应力衬垫350例如可以包括硅氧化物、锗氧化物和/或铝氧化物中的至少一个。
示例实施方式将基于第三应力衬垫350包括硅氧化物的假设而在下面描述。
在场绝缘膜105上，第三应力衬垫350可以直接连接到第一应力衬垫150。
第一应力衬垫150的厚度t3可以不同于第三应力衬垫350的厚度t6。例如，作为PMOS形成区域的第一区域I中的第一应力衬垫150的厚度t3可以大于作为NMOS形成区域的第三区域III中的第三应力衬垫350的厚度t6。
图24是提供来解释根据一些示例实施方式的半导体器件的视图。为了说明的方便起见，在下面将主要解释以上未参照图23解释的差别。
参照图24，根据一些示例实施方式的半导体器件可以还包括第三下部衬垫360。
第三下部衬垫360可以形成在第三区域III中，但不形成在第一区域I中。
第三下部衬垫360可以通过沿着第三外延图案340的外周边的至少一部分延伸而形成，但是第三下部衬垫360不沿着第一外延图案140的外周边延伸。
第三下部衬垫360可以形成在第三应力衬垫350和场绝缘膜105之间。第三下部衬垫360可以通过沿着场绝缘膜105的上表面延伸而形成。
然而，第三下部衬垫360可以沿着位于第一鳍型图案110和第三鳍型图案310之间的场绝缘膜105的上表面的一部分延伸。即，在场绝缘膜105的上表面中，其中不形成第三下部衬垫360的一部分可以存在于第一鳍型图案110和第三鳍型图案310之间。
第三应力衬垫350可以分别与第三下部衬垫360和上部衬垫180接触。
在下文，将参照图2A和25至33描述根据一些示例实施方式的用于制造半导体器件的方法。
图25至33是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法。
参照图25和26，在第一方向X上伸长的第一鳍型图案110和第二鳍型图案210形成在基板100上。第一鳍型图案110可以形成在第一区域I中，第二鳍型图案210可以形成在第二区域II中。
第一鳍型图案110和第二鳍型图案210可以在第一方向X上纵向地对齐。
第一鳍型图案110的长边110a和第二鳍型图案210的长边210a可以在第一方向X上延伸。第一鳍型图案110的短边110b以及第二鳍型图案210的短边210b在第二方向Y上延伸的同时可以彼此面对。
在第一鳍型图案110和第二鳍型图案210之间，可以形成用于隔离第一鳍型图案110与第二鳍型图案210的隔离沟槽T。
如所示出的，第一鳍型图案110的上表面和第二鳍型图案210的上表面可以被暴露，虽然示例实施方式不限于此。即，在第一鳍型图案110的上表面和第二鳍型图案210的上表面上，可以保留在形成第一鳍型图案110和第二鳍型图案210的工艺中使用的掩模图案。
然后，可以形成部分地覆盖第一鳍型图案110和第二鳍型图案210的场绝缘膜105。
场绝缘膜105可以部分地填充形成在第一鳍型图案110和第二鳍型图案210之间的隔离沟槽T。
在形成用于部分地覆盖第一鳍型图案110和第二鳍型图案210的场绝缘膜105的工艺中，为了调节阈值电压的掺杂可以在第一鳍型图案110和第二鳍型图案210上执行，虽然示例实施方式不限于此。
以下说明基于沿图25的线A-A截取的截面图。
参照图27，在第一鳍型图案110上，可以形成交叉第一鳍型图案110的第一虚设栅结构120p。在第二鳍型图案210上，可以形成交叉第二鳍型图案210的第二虚设栅结构220p。
第一虚设栅结构120p可以包括第一虚设栅绝缘膜125p、第一虚设栅电极130p、栅极硬掩模2001和第一栅间隔物135。
第二虚设栅结构220p可以包括第二虚设栅绝缘膜225p、第二虚设栅电极230p、栅极硬掩模2001和第二栅间隔物235。
第一虚设栅结构120p和第二虚设栅结构220p可以每个在第二方向Y上伸长。
参照图28，在第一鳍型图案110上，第一外延图案140可以形成在第一虚设栅结构120p的相反侧上。此外，在第二鳍型图案210上，第二外延图案240可以形成在第二虚设栅结构220p的相反侧上。
第一外延图案140和第二外延图案240可以通过不同的外延工艺形成。
第一外延图案140可以包括p型杂质，第二外延图案240可以包括n型杂质。
然后，衬垫膜151可以沿着第一虚设栅结构120p的轮廓、第二虚设栅结构220p的轮廓、第一外延图案140的轮廓以及第二外延图案240的轮廓形成。
衬垫膜151可以包括例如硅、硅锗、锗或者铝中的一个。例如，当衬垫膜151包括硅时，衬垫膜151可以被称为“硅衬垫膜”。
此外，当衬垫膜151包括硅时，硅可以包括多晶硅或者非晶硅中的一个。
衬垫膜151可以通过利用例如原子层沉积(ALD)而形成，但不限于此。
参照图29，掩模图案2002形成在第一区域I中的基板100上，使得掩模图案2002覆盖衬垫膜151。
掩模图案2002可以暴露形成在第二区域II中的基板100上的衬垫膜151。
然后，第二区域II中的衬垫膜151可以通过利用掩模图案2002而去除。结果，第一预应力衬垫150p可以形成在第一区域I中的基板100上。
第一预应力衬垫150p可以沿着第一虚设栅结构120p的轮廓、第一外延图案140的轮廓以及场绝缘膜105的上表面的轮廓形成。
参照图30，形成在第一区域I中的掩模图案2002可以被去除。
然后，上部衬垫180可以形成在第一预应力衬垫150p上。
上部衬垫180可以沿着第一虚设栅结构120p的轮廓、第二虚设栅结构220p的轮廓、第一外延图案140的轮廓以及第二外延图案240的轮廓形成。
参照图31，预层间绝缘膜191p可以形成在上部衬垫180上。
预层间绝缘膜191p可以跨越第一区域I和第二区域II。
参照图32，下部层间绝缘膜191可以通过退火预层间绝缘膜191p而形成在基板100上。
在预层间绝缘膜191p的退火期间，至少一部分第一预应力衬垫150p可以被氧化以形成第一应力衬垫150。即，第一应力衬垫150可以在形成下部层间绝缘膜191期间形成。
如图32所示，第一预应力衬垫150p可以被完全氧化以形成第一应力衬垫150。
在预层间绝缘膜191p的退火期间，氧从预层间绝缘膜191p被供给到第一预应力衬垫150p。供给到第一预应力衬垫150p的氧可以氧化第一预应力衬垫150p。
通过第一预应力衬垫150p的氧化，第一应力衬垫150的体积可以变得大于第一预应力衬垫150p的体积。结果，第一应力衬垫150可以施加压应力到第一外延图案140。
参照图33，下部层间绝缘膜191可以被平坦化以暴露第一虚设栅电极130p和第二虚设栅电极230p。
此时，一部分第一应力衬垫150和一部分上部衬垫180可以被去除。
然后，通过去除第一虚设栅电极130p和第一虚设栅绝缘膜125p，可以形成暴露一部分第一鳍型图案110的第一沟槽130t。
此外，通过去除第二虚设栅电极230p和第二虚设栅绝缘膜225p，可以形成暴露一部分第二鳍型图案210的第二沟槽230t。
然后，参照图2A，第一栅绝缘膜125和第一栅电极130可以形成在第一沟槽130t内，第二栅绝缘膜225和第二栅电极230可以形成在第二沟槽130t内。
图34和35是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法。作为参考，图34可以涉及在图28之后进行的工艺。
参照图34，掩模图案2002形成在第一区域I中的基板100上，使得掩模图案2002覆盖第一区域I中的衬垫膜151。
掩模图案2002可以暴露形成在第二区域II中的基板100上的衬垫膜151。
然后，第二区域II中的一部分衬垫膜151可以通过利用掩模图案2002而去除。结果，第一预应力衬垫150p可以形成在第一区域I中的基板100上，第二预应力衬垫250p可以形成在第二区域II中的基板100上。
第一预应力衬垫150p可以沿着第一虚设栅结构120p的轮廓、第一外延图案140的轮廓以及场绝缘膜105的上表面的轮廓形成。
第二预应力衬垫250p可以沿着第二虚设栅结构220p的轮廓、第二外延图案240的轮廓以及场绝缘膜105的上表面的轮廓形成。
第一预应力衬垫150p和第二预应力衬垫250p可以同时形成。
此外，因为第二区域II中的一部分衬垫膜151被去除以形成第二预应力衬垫250p，第一预应力衬垫150p的厚度大于第二预应力衬垫250p的厚度。
参照图35，形成在第一区域I中的掩模图案2002可以被去除。
上部衬垫180可以形成在第一预应力衬垫150p和第二预应力衬垫250p上。
然后，如图31所示，预层间绝缘膜191p可以形成在上部衬垫180上。
然后，下部层间绝缘膜191可以通过退火预层间绝缘膜191p而形成在基板100上。
在退火预层间绝缘膜191p期间，至少一部分第一预应力衬垫150p和至少一部分第二预应力衬垫250p可以被氧化以形成第一应力衬垫150和第二应力衬垫250。
即，在下部层间绝缘膜191的形成期间，第一应力衬垫150和第二应力衬垫250可以同时形成。
因为第一预应力衬垫150p的厚度可以大于第二预应力衬垫250p的厚度，第一应力衬垫150的厚度可以大于第二应力衬垫250的厚度。
图36是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法。作为参考，图36可以涉及在图27之后进行的工艺。
参照图36，第一外延图案140可以形成在第一鳍型图案110上的第一虚设栅结构120p的相反侧上。
然后，第一下部衬垫160可以沿着第一虚设栅结构120p的轮廓和第一外延图案140的轮廓形成。没有第一下部衬垫160可以形成在第二区域II中。
第二外延图案240可以形成在第二鳍型图案210上的第二虚设栅结构220p的相反侧上。
因为第一外延图案140和第二外延图案240可以通过不同的外延工艺形成，第一下部衬垫160可以在形成第二外延图案240之前或之后形成。
然后，衬垫膜151可以形成在第一下部衬垫160上。
图37是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法。作为参考，图37可以涉及在图27之后进行的工艺。
参照图37，第二外延图案240可以形成在第二鳍型图案210上的第二虚设栅结构220p的相反侧上。
然后，第二下部衬垫260可以沿着第二虚设栅结构220p的轮廓和第二外延图案240的轮廓形成。没有第二下部衬垫260可以形成在第一区域I中。
第一外延图案140可以形成在第一鳍型图案110上的第一虚设栅结构120p的相反侧上。
因为第一外延图案140和第二外延图案240可以通过不同的外延工艺形成，第二下部衬垫260可以在形成第一外延图案140之前或之后形成。
然后，衬垫膜151可以形成在第二下部衬垫260上。
图38是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法。作为参考，图38可以涉及在图27之后进行的工艺。
参照图38，第一外延图案140可以形成在第一鳍型图案110上的第一虚设栅结构120p的相反侧上。此外，第二外延图案240可以形成在第二鳍型图案210上的第二虚设栅结构220p的相反侧上。
然后，第一下部衬垫160可以沿着第一虚设栅结构120p的轮廓和第一外延图案140的轮廓形成。此外，第二下部衬垫260可以沿着第二虚设栅结构220p的轮廓和第二外延图案240的轮廓形成。
第一下部衬垫160和第二下部衬垫260可以通过相同的制造工艺形成。
然后，衬垫膜151可以形成在第一下部衬垫160和第二下部衬垫260上。
图39是包括根据示例实施方式的半导体器件的系统级芯片(SoC)系统的框图。
参照图39，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
CPU 1010可以执行驱动SoC系统1000所必需的算术运算。在一些示例实施方式中，CPU 1010可以配置在包括多个核的多核环境中。
多媒体系统1020可以用于在SoC系统1000上执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统、后置处理器等等。
总线1030可以用于在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间交换数据通信。在本公开的一些示例实施方式中，总线1030可以具有多层结构。具体地，总线1030的示例可以是多层高级高性能总线(AHB)，或者是多层高级可扩展接口(AXI)，虽然示例实施方式不限于此。
存储器系统1040可以提供应用处理器1001所必需的环境以连接到外存储器(例如DRAM 1060)并执行高速运行。在本公开的一些示例实施方式中，存储器系统1040可以包括单独的控制器(例如，DRAM控制器)以控制外存储器(例如的DRAM 1060)。
外围电路1050可以提供SoC系统1000所必需的环境以具有到外部器件(例如，主板)的无缝连接。因此，外围电路1050可以包括各种接口以允许与连接到SoC系统1000的外部器件的兼容操作。
DRAM 1060可以用作应用处理器1001的操作所必需的操作存储器。在一些示例实施方式中，DRAM 1060可以设置在应用处理器1001外部，如所示出的。具体地，DRAM 1060可以与应用处理器1001封装为层叠封装(PoP)型。
SoC系统1000的至少一个上述部件可以包括根据上面说明的示例实施方式的半导体器件中的至少一个。
作为详细说明的总结，本领域技术人员将理解，可以对优选实施方式进行许多变化和变型而没有实质上脱离本发明构思的原理。因此，公开的本发明构思的优选实施方式仅用于一般的和描述性的含义而不是为了限制的目的。
本申请要求于2016年2月11日在韩国专利局提交的韩国专利申请第10-2016-0015592号的优先权以及由其产生的所有权益，并且要求于2015年12月21日提交的美国临时专利申请第62/270,363号的优先权以及由其产生的所有权益，它们中的每个的全部内容通过引用包括在此。

Claims (20)

1.一种半导体器件，包括：
基板，包括第一区域和第二区域；
在所述第一区域中的第一鳍型图案；
在所述第二区域中的第二鳍型图案；
在所述第一鳍型图案上的交叉所述第一鳍型图案的第一栅结构，所述第一栅结构包括第一栅间隔物；
在所述第二鳍型图案上的交叉所述第二鳍型图案的第二栅结构，所述第二栅结构包括第二栅间隔物；
形成在所述第一鳍型图案上的所述第一栅结构的相反侧上的第一外延图案，所述第一外延图案具有第一杂质；
形成在所述第二鳍型图案上的所述第二栅结构的相反侧上的第二外延图案，所述第二外延图案具有第二杂质；
第一硅氮化物膜，沿着所述第一栅间隔物的侧壁、所述第二栅间隔物的侧壁、所述第一外延图案的上表面以及所述第二外延图案的上表面延伸；以及
第一硅氧化物膜，在所述第一栅间隔物和所述第一硅氮化物膜之间沿着所述第一栅间隔物的所述侧壁延伸。
2.如权利要求1所述的半导体器件，其中所述第一硅氧化物膜接触所述第一栅间隔物和所述第一硅氮化物膜。
3.如权利要求1所述的半导体器件，其中在所述第二栅间隔物和所述第一硅氮化物膜之间，所述第二栅间隔物的所述侧壁和所述第二外延图案的外周边不具有所述第一硅氧化物膜。
4.如权利要求1所述的半导体器件，还包括在所述第二栅间隔物的侧壁与所述第一硅氮化物膜之间沿着所述第二栅间隔物的所述侧壁延伸的第二硅氧化物膜，
其中所述第一硅氧化物膜的厚度不同于所述第二硅氧化物膜的厚度。
5.如权利要求4所述的半导体器件，其中所述第一杂质是p型杂质，所述第二杂质是n型杂质，并且
所述第一硅氧化物膜的厚度大于所述第二硅氧化物膜的厚度。
6.如权利要求1所述的半导体器件，还包括在所述基板上的限定所述第一鳍型图案和所述第二鳍型图案的场绝缘膜，
其中在所述第二区域中的所述场绝缘膜上的所述第一硅氮化物膜的厚度大于在所述第一区域中的所述场绝缘膜上的所述第一硅氮化物膜的厚度。
7.如权利要求1所述的半导体器件，还包括在所述第一硅氧化物膜和所述第一栅间隔物之间沿着所述第一栅间隔物的所述侧壁延伸的第二硅氮化物膜，
其中所述第二区域不具有所述第二硅氮化物膜。
8.如权利要求7所述的半导体器件，其中所述第一硅氧化物膜接触所述第一硅氮化物膜和所述第二硅氮化物膜。
9.如权利要求1所述的半导体器件，其中所述第一区域是PMOS形成区域，所述第二区域是NMOS形成区域。
10.一种半导体器件，包括：
在基板上的在纵向上平行的第一鳍型图案和第二鳍型图案；
在所述基板上的在所述第一鳍型图案和所述第二鳍型图案之间的场绝缘膜；
在所述第一鳍型图案上的交叉所述第一鳍型图案的第一栅结构，所述第一栅结构包括第一栅间隔物；
在所述第二鳍型图案上的交叉所述第二鳍型图案的第二栅结构，所述第二栅结构包括第二栅间隔物；
形成在所述第一鳍型图案上的所述第一栅结构的相反侧上的第一外延图案，所述第一外延图案具有p型杂质；
形成在所述第二鳍型图案上的所述第二栅结构的相反侧上的第二外延图案，所述第二外延图案具有n型杂质；
第一硅氮化物膜，沿着所述第一栅间隔物的侧壁、所述第二栅间隔物的侧壁、所述第一外延图案的上表面、所述第二外延图案的上表面以及所述场绝缘膜的上表面延伸；以及
第一硅氧化物膜，在所述第一栅间隔物和所述第一硅氮化物膜之间沿着所述第一栅间隔物的所述侧壁以及所述场绝缘膜的所述上表面延伸。
11.如权利要求10所述的半导体器件，其中所述第二外延图案的所述上表面和所述第二栅间隔物的所述侧壁不具有所述第一硅氧化物膜。
12.如权利要求11所述的半导体器件，其中所述第一硅氧化物膜接触所述第一栅间隔物和所述第一硅氮化物膜。
13.如权利要求11所述的半导体器件，还包括在所述第一硅氧化物膜和所述第一栅间隔物之间以及在所述第一硅氧化物膜和所述场绝缘膜之间沿着所述第一栅间隔物的所述侧壁以及所述场绝缘膜的所述上表面延伸的第二硅氮化物膜。
14.如权利要求10所述的半导体器件，还包括在所述第二栅间隔物的所述侧壁与所述第一硅氮化物膜之间沿着所述第二栅间隔物的所述侧壁以及所述场绝缘膜的所述上表面延伸的第二硅氧化物膜，
其中所述第一硅氧化物膜的厚度不同于所述第二硅氧化物膜的厚度。
15.如权利要求14所述的半导体器件，其中所述第一硅氧化物膜和所述第二硅氧化物膜在所述场绝缘膜上直接连接到彼此。
16.一种半导体器件，包括：
在基板的第一区域中的第一鳍型图案；
在所述基板的第二区域中的第二鳍型图案；
第一栅结构，在所述第一鳍型图案上并且包括第一栅间隔物；
第二栅结构，在所述第二鳍型图案上并且包括第二栅间隔物；
第一外延图案，在所述第一栅结构的相反侧上并且具有第一杂质；
第二外延图案，在所述第二栅结构的相反侧上并且具有第二杂质；
第一硅氮化物膜，沿着所述第一栅间隔物的侧壁延伸；以及
第一硅氧化物膜，沿着所述第一栅间隔物的所述侧壁的一部分延伸。
17.如权利要求16所述的半导体器件，其中所述第一硅氧化物膜在所述第一栅间隔物和所述第一硅氮化物膜之间。
18.如权利要求16所述的半导体器件，其中所述第一硅氮化物膜还形成在所述第二栅间隔物的侧壁、所述第一外延图案的上表面以及所述第二外延图案的上表面上，并且
其中在所述第二栅间隔物和所述第一硅氮化物膜之间，所述第二栅间隔物的所述侧壁和所述第二外延图案的外周边不具有第一硅氧化物膜。
19.如权利要求16所述的半导体器件，还包括在所述第一硅氧化物膜和所述第一栅间隔物之间沿着所述第一栅间隔物的所述侧壁延伸的第二硅氮化物膜，
其中所述第二区域不具有所述第二硅氮化物膜，并且
其中所述第一硅氧化物膜接触所述第一硅氮化物膜和所述第二硅氮化物膜。
20.如权利要求16所述的半导体器件，其中所述第一硅氧化物膜接触所述第一栅间隔物和所述第一硅氮化物膜。
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