TW202305948A - 半導體結構及其形成方法 - Google Patents

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TW202305948A
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gate
drain
semiconductor
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蘇煥傑
林志昌
游力蓁
諶俊元
張羅衡
莊正吉
王志豪
黃麟淯
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台灣積體電路製造股份有限公司
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Abstract

提供半導體結構，半導體結構包含環繞多個第一奈米結構的第一閘極堆疊、環繞多個第二奈米結構的第二閘極堆疊、插入第一閘極堆疊與第二閘極堆疊之間的閘極隔離結構、鄰接第一奈米結構的第一源極/汲極部件、鄰接第二奈米結構的第二源極/汲極部件、以及插入第一源極/汲極部件與第二源極/汲極部件之間的源極/汲極間隔結構。閘極隔離結構覆蓋源極/汲極間隔結構的一個側壁。

Description

半導體結構及其形成方法
本發明實施例是關於一種半導體結構，且特別是有關於具有源極/汲極間隔結構的半導體結構及其形成方法。
電子工業對越來越小且越快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持更多越來越複雜且精密的功能。 因此，製造低成本、高性能和低功率積體電路(integrated circuit，IC)是半導體工業持續的趨勢。迄今為止，透過縮小半導體積體電路的尺寸(例如，最小特徵尺寸)，並由此提高生產效率且降低相關成本，在很大程度上已實現了這些目標。然而，這種小型化亦使半導體製造製程更趨複雜。因此，實現半導體積體電路和裝置的持續發展要求在半導體製造製程和技術上有相似的發展。
最近導入多閘極(multi-gate)裝置，以致力於透過增加閘極-通道耦合(gate-channel coupling)來改善閘極控制，減少截止(OFF)狀態電流，並且減少短通道效應(short-channel effect，SCE)。已導入的一種多閘極裝置是全繞式閘極(gate-all-around，GAA)電晶體。全繞式閘極裝置名稱緣由是它的閘極結構可以環繞通道區延伸，從而自兩側或四側開啟通道。全繞式閘極裝置能與傳統的互補式金屬-氧化物-半導體(complementary metal oxide semiconductor，CMOS)製程兼容，並且這種結構允許它們在保持閘極控制和減輕短通道效應的同時大幅縮小尺寸。全繞式閘極裝置在矽納米線(nanowire)中提供通道。
本發明實施例提供半導體結構，半導體結構包含環繞多個第一奈米結構的第一閘極堆疊、環繞多個第二奈米結構的第二閘極堆疊、插入第一閘極堆疊與第二閘極堆疊之間的閘極隔離結構、鄰接第一奈米結構的第一源極/汲極部件、鄰接第二奈米結構的第二源極/汲極部件、以及插入第一源極/汲極部件與第二源極/汲極部件之間的源極/汲極間隔結構。閘極隔離結構覆蓋源極/汲極間隔結構的一個側壁。
本發明實施例提供半導體結構，半導體結構包含多個第一奈米結構和多個第二奈米結構，第二奈米結構與第一奈米結構間隔開。此半導體結構還包含橫跨第一奈米結構和第二奈米結構的第一閘極堆疊、鄰接第一奈米結構的第一源極/汲極部件、鄰接第二奈米結構的第二源極/汲極部件、以及介於第一源極/汲極部件與第二源極/汲極部件之間的源極/汲極間隔結構。第一閘極堆疊包含：閘極介電層、以及位於閘極介電層之上的閘極電極層。閘極介電層包含：圍繞第一奈米結構的第一部分、圍繞第二奈米結構的第二部分、以及介於源極/汲極間隔結構的第一側壁與閘極電極層之間的第三部分。
本發明實施例提供半導體結構的形成方法，此方法包含形成第一鰭結構和第二鰭結構於基底之上，第一鰭結構和第二鰭結構的每一個包含交替堆疊的多個第一半導體層和多個第二半導體層。此方法還包含：形成第一虛設閘極結構和第二虛設閘極結構橫跨第一鰭結構的通道區和第二鰭結構的通道區，形成襯層沿著第一鰭結構、第二鰭結構、第一虛設閘極結構、以及第二虛設閘極結構，以及形成填充層於襯層之上且填充第一鰭結構、第二鰭結構、第一虛設閘極結構與第二虛設閘極結構界定出來的一空間。此方法還包含：凹蝕第一鰭結構的源極/汲極區以形成第一凹陷，且凹蝕第二鰭結構的源極/汲極區以形成第二凹陷，以及形成第一源極/汲極部件於第一凹陷中以及第二源極/汲極部件於第二凹陷中。
以下內容提供了多個不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上(或之上)，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，它們本身並非代表所討論各種實施例及/或配置之間有特定的關係。
本文描述實施例的一些變化。在各種示意圖與圖示實施例中，使用相似元件符號來表示相似元件。應注意的是，方法的前中後可提供額外步驟，並且對於其他一些方法實施例，可以取代或刪減一些步驟。
本文提供半導體結構的實施例。本發明實施例的觀點涉及形成具有源極/汲極間隔結構的半導體結構。源極/汲極間隔結構可以限制源極/汲極部件的橫向成長，因此可形成源極/汲極部件具有柱狀輪廓且具有較窄寬度。源極/汲極間隔結構是在虛設閘極結構之後形成，因此不會延伸於虛設閘極結構的正下方，這可擴大形成金屬閘極電極的間隙填充(gap-fill)的容許度。因此，增強半導體裝置的性能。
此外，本發明實施例也可提供從基底背側(backside)形成閘極隔離結構的方法。可使用自對準製程形成用於閘極隔離結構的閘極切割開口。因此，放寬了微影製程的製程限制，並且使得疊對/關鍵尺寸(overlay/CD)的偏移問題變得較不重要。因此，可提升半導體裝置的製造良率(yield)。
第1A到1X、1Y-1和1Y-2、1Z-1和1Z-2、1AA-1和1AA-2、以及1AB-1和1AB-2圖是根據本發明的一些實施例，繪示半導體結構100的透視示意圖。
根據一些實施例，半導體結構100包含基底102和位於基底102之上的鰭結構104，如第1A圖所示。基底102可以是半導體晶圓(wafer)的一部分、半導體晶片或晶粒(chip or die)、或類似基底。在一些實施例，基底102是矽基底。在一些實施例中，基底102包含元素半導體(例如，鍺)；化合物半導體(例如，氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb))；合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)；或前述之組合。此外，基底102可選地包含磊晶(epi)層，可施以應變(strain)以強化性能，可包含絕緣體上覆矽(SOI)基底，及/或具有其他適合的性能特徵。
為了較佳地理解半導體結構100，在本發明實施例的圖式中提供X-Y-Z參考座標。X軸和Y軸基本上指向平行於基底102主表面的橫向(或水平)方向。Y軸橫跨X軸，例如Y軸大致垂直X軸。Z軸基本上指向垂直於基底102主表面(或X-Y平面)的垂直方向。
根據一些實施例，鰭結構104具有平行於X方向的長軸方向。根據一些實施例，鰭結構104包含通道區和源極/汲極區，通道區界定於源極/汲極區之間。在本文中，源極/汲極指的是源極及/或汲極。應注意的是，在本發明實施例中，源極和汲極可互換使用，並且它們的結構大致上相同。X方向也可稱為通道延伸方向。所得到的半導體裝置的電流(例如，奈米結構電晶體)在X方向上流經通道。閘極結構或閘極堆疊將會形成具有平行於Y方向的長軸方向，並且延伸橫跨且/或圍繞鰭結構104的通道區。Y方向也可稱為閘極延伸方向。
此外，第1A至1S、1X、1Y-1、1Z-1、1AA-1和1AB-1圖的半導體結構100的平面Y-Z顯示半導體結構100的一個參考剖面，其沿著Y方向切穿鰭結構104的源極/汲極區。第1T至1W、1Y-2、1Z-2、1AA-2和1AB-2圖的半導體結構100的平面Y-Z顯示半導體結構100的另一個參考剖面，其沿著Y方向切穿閘極結構或閘極堆疊(即鰭結構104的通道區)。
根據一些實施例，每一個鰭結構104包含由基底102的一部分的下部鰭元件104L、由包含交替的第一半導體層106與第二半導體層108的磊晶堆疊所形成的中間鰭元件、以及包含虛設層110和112的上部鰭元件，如第1A圖所示。
根據一些實施例，鰭結構104的形成包含使用磊晶成長製程形成磊晶堆疊於基底102之上。根據一些實施例，磊晶堆疊包含交替的第一半導體層106與第二半導體層108。磊晶成長製程可以是分子束磊晶法(molecular beam epitaxy，MBE)、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、或氣相磊晶法(vapor phase epitaxy，VPE)、或其他適合技術。
在一些實施例中，第一半導體層106由第一半導體材料形成，而第二半導體層108由第二半導體材料形成。根據一些實施例，用於第一半導體層106的第一半導體材料具有與用於第二半導體層108的第二半導體材料不同的晶格常數。在一些實施例中，第一半導體材料具有與第二半導體材料不同的氧化速率及/或蝕刻速率。在一些實施例中，第一半導體層106由矽鍺(SiGe)形成，其中鍺(Ge)在矽鍺中的百分比範圍在約20原子/%至約50原子/%，而第二半導體層108由純的或大致上純的矽形成。在一些實施例中，第一半導體層106是Si 1-xGe x(其中x大於0.3)，或者是Ge(x=1)，而第二半導體層108是Si 1-yGe y(其中y小於0.4)，並且x＞y。
根據一些實施例，第一半導體層106配置為犧牲層並且將會被移除形成間隙，以容納閘極材料，而第二半導體層108將會形成橫向延伸於源極/汲極部件之間的奈米結構(例如，奈米線(nanowires)或奈米片(nanosheets))，並且作為所得到的半導體裝置(例如，奈米結構電晶體)的通道。在本文中，「奈米結構」的用語表示具有柱狀(cylindrical shape)、棒狀(bar shape)及/或片狀(sheet shape)的半導體層。根據一些實施例，閘極結構和閘極堆疊將會橫跨奈米結構形成，並且環繞奈米結構。
在一些實施例中，每一個第一半導體層106的厚度範圍在約3奈米(nm)至約20奈米，例如約4奈米至約12奈米。在一些實施例中，每一個第二半導體層108的厚度範圍在約3奈米至約20奈米，例如約4奈米至約12奈米。第二半導體層108的厚度可以大於、等於、或小於第一半導體層106，這取決在移除第一半導體層106而形成的空間中所需填入的閘極材料的量。儘管第1A圖顯示兩個第一半導體層106和兩個第二半導體層108，但數量並不限於2，可以是1或多於2。在一些實施例中，半導體層的數量小於8。透過調整半導體層的數量，可調整所得到的奈米結構裝置的驅動電流。
根據一些實施例，之後，形成虛設層110於磊晶堆疊之上，並且形成虛設層112於虛設層110之上。根據一些實施例，虛設層110和112作為上部鰭元件，並且配置以調整後續形成的源極/汲極間隔結構的高度。
在一些實施例中，虛設層110由介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。在一些實施例中，使用原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(CVD)、熱氧化、或其他適合技術、及/或前述之組合，形成介電材料。在一些實施例中，虛設層112由半導體材料形成，例如多晶矽(polysilicon)、多晶矽鍺(poly-silicon germanium)。在一些實施例中，使用化學氣相沉積(CVD)、其他適合技術、及/或前述之組合，形成虛設層112。
根據一些實施例，將虛設層112和110、磊晶堆疊(包含第一半導體層106和第二半導體層108)、以及下方的基底102圖案化為鰭結構104。在一些實施例中，圖案化製程包含形成圖案化硬遮罩層114和116於虛設層112之上。在一些實施例中，圖案化硬遮罩層114由氧化物形成(例如，氧化矽)，而圖案化硬遮罩層116由氮化物形成(例如，氮化矽)。根據一些實施例，圖案化製程還包含進行蝕刻製程，以移除虛設層112和110、磊晶堆疊、以及基底102未被圖案化硬遮罩層114和116覆蓋的部分，從而形成溝槽、以及自溝槽之間突出的鰭結構104。蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻。
根據一些實施例，基底102自溝槽之間突出的部分形成鰭結構104的下部鰭元件104L。根據一些實施例，磊晶堆疊(包含第一半導體層106和第二半導體層108的)的剩餘部分形成鰭結構104的中間鰭元件於下部鰭元件104L之上。根據一些實施例，虛設層110和112的剩餘部分形成鰭結構104的上部鰭元件於中間鰭元件之上。在一些實施例中，鰭結構104也可稱為半導體鰭結構，並且配置為半導體結構100的主動區，也稱為氧化物定義(oxide definition，OD)。
第1A圖顯示包含104 1、104 2、104 3和104 4的四個鰭結構。然而，可形成多於四個鰭結構104於半導體結構100的單一裝置區及/或多個裝置區中。鰭結構104之間的溝槽可具有不同寬度。舉例而言，鰭結構104 2與104 3之間的溝槽具有在Y方向上的寬度W1，而鰭結構104 3與104 4之間的溝槽具有在Y方向上的寬度W2。在一些實施例中，寬度W1和寬度W2的範圍在約14奈米至約90奈米。在一些實施例中，寬度W2大於寬度W1。舉例而言，寬度W2對寬度W1的比值範圍在約1.2至約4。
可透過任何適合方法圖案化鰭結構104。舉例而言，可使用一或多道微影製程圖案化鰭結構104，微影製程包含雙圖案(double patterning)或多圖案(multi-patterning)製程。一般而言，雙圖案或多圖案製程結合了微影與自對準(self-aligned)製程，其與直接的單微影製程所得到的圖案相比，得以創造出更小的節距(pitch)的圖案。舉例而言，在一實施例中，形成犧牲層於基底之上，並使用微影製程將其圖案化。使用自對準製程形成間隔物於圖案化犧牲層旁邊。接著移除犧牲層，留下的間隔物之後用來圖案化鰭結構104。
根據一些實施例，形成絕緣材料118於半導體結構100之上，並且接著進行蝕刻製程移除鰭結構104 3與104 4之間的溝槽中的絕緣材料118，如第1B圖所示。
根據一些實施例，沉積絕緣材料118以過量填充鰭結構104 1與104 2之間的溝槽、以及鰭結構104 2與104 3之間的溝槽，並且部分填充鰭結構104 3與104 4之間的溝槽。在一些實施例中，絕緣材料118是氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合絕緣材料、前述之多層、及/或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)(例如，可流動化學氣相沉積(flowable CVD，FCVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、或高縱深比填溝製程(high aspect ratio process，HARP))、原子層沉積(atomic layer deposition，ALD)、其他適合技術、及/或前述之組合，沉積絕緣材料118。在一些實施例中，絕緣材料118可以是雙層結構，例如，襯層(lining layer)、以及襯層之上的主體層(bulk layer)。襯層可修復形成鰭結構的蝕刻製程期間產生的缺陷。主體層可具有較佳的間隙填充(gap-fill)能力以填充溝槽，而沒有空孔(void)或隙縫(seam)形成於其內。
根據一些實施例，接著對絕緣材料118進行平坦化製程，以移除絕緣材料118高於圖案化硬遮罩層116的部分，直到圖案化硬遮罩層116暴露出來。平坦化製程可以是化學機械研磨(chemical mechanical polishing，CMP)、回蝕刻製程、或前述之組合。
根據一些實施例，之後，形成三層(tri-layer)遮罩結構120於半導體結構100之上。根據一些實施例，三層遮罩結構120覆蓋鰭結構104 1-4，並且暴露出絕緣材料118形成於鰭結構104 3與104 4之間的溝槽的部分(未顯示)。根據一些實施例，三層遮罩結構120包含底層122、中間層124、以及頂部光阻遮罩126。在一些實施例中，底層122由介電材料形成，而中間層124由底部抗反射圖層(bottom anti-reflective coating，BARC)材料形成，例如無機材料或有機材料(例如，聚合物(polymer)、低聚物(oligomer)、或單體(monomer))。根據一些實施例，可透過微影製程形成頂部光阻遮罩126。
根據一些實施例，使用三層遮罩結構120進行蝕刻製程，以自鰭結構104 3與104 4之間移除絕緣材料118。蝕刻製程可以是乾式電漿蝕刻及/或濕式化學蝕刻。根據一些實施例，鰭結構104 3與104 4之間的溝槽被再次打開，並且標示為溝槽105。
根據一些實施例，在蝕刻製程之後，使用一或多道蝕刻製程及/或灰化(ashing)製程，移除三層遮罩結構120。根據一些實施例，形成絕緣材料128於半導體結構100之上，如第1C圖所示。根據一些實施例，絕緣材料128順應性地(conformally)沿著溝槽105的側壁和底面延伸，並且部分填充溝槽105。
在一些實施例中，絕緣材料128由氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合絕緣材料、前述之多層、及/或前述之組合。在一些實施例中，使用例如包含原子層沉積(ALD)、化學氣相沉積(CVD)，例如低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、或可流動化學氣相沉積(flowable CVD，FCVD)、其他適合技術、及/或前述之組合，沉積絕緣材料128。
根據一些實施例，之後，形成襯層130於絕緣材料128之上，如第1C圖所示。根據一些實施例，襯層130部分填充溝槽105。在一些實施例中，襯層130由介電常數低於約7的介電材料形成。在一些實施例中，襯層130由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。
在一些實施例中，襯層130由不同於絕緣材料118和128的材料形成，並且具有不同於絕緣材料118和128的蝕刻選擇性。在一些實施例中，襯層130由含氮介電材料(例如，氮化矽或氮氧化矽)形成，並且絕緣材料118和128由氧化物(例如，氧化矽)形成。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合，沉積襯層130。
根據一些實施例，之後，形成填充層132於襯層130之上，以填充溝槽105的下部，如第1C圖所示。在一些實施例中，填充層132由介電常數低於約7的介電材料形成。在一些實施例中，介電材料可以是例如氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、或前述之組合。
在一些實施例中，填充層132與襯層130由不同材料形成，並且可以具有不同的蝕刻選擇性。舉例而言，填充層132具有比襯層130低的介電常數。在一些實施例中，填充層132由氧化物(例如氧化矽)形成，而襯層130由含氮介電材料(例如，氮化矽或氮氧化矽)形成。在一些實施例中，沉積介電材料以過量填充溝槽105的剩餘部分。在一些實施例中，沉積製程可以是化學氣相沉積(CVD)(例如，可流動化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合。
根據一些實施例，蝕刻用於填充層132的介電材料，從而暴露出襯層130。根據一些實施例，進一步蝕刻介電材料在溝槽105中的上部。回蝕刻製程可以是乾式電漿蝕刻、及/或濕式化學蝕刻。在一些實施例中，蝕刻的填充層132的上表面的水平大致上等於或低於最低的第一半導體層106的底面的水平。
根據一些實施例，形成保護層134於半導體結構100之上，以過量填充溝槽105的上部，如第1D圖所示。在一些實施例中，保護層134由介電常數低於約7的介電材料形成。在一些實施例中，保護層134由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，保護層134與填充層132由不同材料形成，並且可以具有不同的蝕刻選擇性。舉例而言，填充層132具有比保護層134低的介電常數。在一些實施例中，填充層132由氧化物(例如氧化矽)形成，而保護層134由含氮介電材料(例如，氮化矽或氮氧化矽)形成。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合，沉積保護層134。
根據一些實施例，對半導體結構100進行平坦化製程，以移除部分的保護層134、襯層130以及絕緣材料128，直到鰭結構104的虛設層112的上表面暴露出來，如第1E圖所示。在一些實施例中，也可移除圖案化硬遮罩層114和116。在一些實施中，平坦化製程可以是化學機械研磨(CMP)、回蝕刻製程、或前述之組合。根據一些實施例，溝槽105中的保護層134、填充層132、以及襯層130的剩餘部分結合以形成介電鰭結構136。
在一些實施例中，介電鰭結構136位於鰭結構104 3與104 4之間。在一些實施例中，介電鰭結構136在X方向延伸。也就是說，根據一些實施例，介電鰭結構136的長軸平行於X方向且大致平行於鰭結構104。在一些實施例中，介電鰭結構136也可稱為混和鰭結構(hybrid fin structure)。
根據一些實施例，蝕刻介電鰭結構 136的保護層134以形成凹陷，並且接著在凹陷中形成虛設層138 於介電鰭結構 136的保護層134之上，如第1F圖所示。在一些實施例中，蝕刻製程可以是乾式電漿蝕刻、及/或濕式化學蝕刻。在一些實施例中，凹蝕的保護層134的上表面的水平大致上等於虛設層110的上表面的水平。
如果凹蝕的保護層134厚度太厚，則最終閘極堆疊可能會被保護層134截斷。如果凹蝕的保護層134厚度太薄，則保護層134可能無法充分地保護襯層130以及填充層132在形成源極/汲極凹蝕的蝕刻製程期間免於被凹蝕，這點在後面會詳細說明。
在一些實施例中，虛設層138由半導體材料形成，例如多晶矽、多晶矽鍺。在一些實施例中，虛設層112和138由相同的半導體料形成，例如矽。在一些實施例中，使用化學氣相沉積(CVD)、其他適合技術、及/或前述之組合，形成半導體材料。在一些實施例中，沉積虛設層138的半導體材料於半導體結構100之上以過量填充凹陷，接著對半導體材料進行平坦化製程直到絕緣材料118和128的上表面暴露出來。在一些實施例中，平坦化製程是化學機械研磨(CMP)、回蝕刻製程、或前述之組合。
根據一些實施例，使用蝕刻製程(例如，乾式電漿蝕刻、及/或濕式化學蝕刻)凹蝕絕緣材料118和絕緣材料128，以形成間隙於鰭結構104 1與104 2之間、於鰭結構104 2與104 3之間、於鰭結構104 3與介電鰭結構136之間、以及介電鰭結構136與鰭結構104 4之間，如第1G圖所示。根據一些實施例，間隙暴露出上部鰭元件、中間鰭元件、虛設層138、以及保護層134。
根據一些實施例，絕緣材料118的剩餘部分形成絕緣層119，而絕緣材料128的剩餘部分形成絕緣層129，如第1G圖所示。根據一些實施例，絕緣層119和129配置以電性隔離半導體結構100的主動區(例如，鰭結構104)，並且也可稱為淺溝槽隔離(shallow trench isolation，STI)部件。在一些實施例中，絕緣層129包含將鰭結構104 3與104 4與介電鰭結構136隔開的垂直部分、以及延伸於介電鰭結構136下方的水平部分。
根據一些實施例，形成虛設閘極結構140於半導體結構100之上，如第1H圖所示。根據一些實施例，虛設閘極結構140延伸橫跨且圍繞鰭結構104的通道區，以定義通道區以及源極/汲極區。根據一些實施例，虛設閘極結構140也延伸橫跨且圍繞介電鰭結構136。根據一些實施例，虛設閘極結構140配置為犧牲結構，並且將被主動閘極堆疊置換。
在一些實施例中，虛設閘極結構140在Y方向上延伸。也就是說，根據一些實施例，虛設閘極結構140具有平行於Y方向的長軸方向。為了說明，第1H圖顯示兩個虛設閘極結構140，但並非以此為限。虛設閘極堆疊140的數量可以取決於半導體裝置設計需求及/或性能考量。
根據一些實施例，每一個虛設閘極結構140包含虛設閘極介電層142、以及形成於虛設閘極介電層142之上的虛設閘極電極層144，如第1H圖所示。在一些實施例中，虛設閘極介電層142由一或多個介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、HfO 2、HfZrO、HfSiO、HfTiO、HfAlO、及/或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)、熱氧化、物理氣相沉積(physical vapor deposition，PVD)、其他適合技術、及/或前述之組合，形成介電材料。在一些實施例中，虛設層110與虛設閘極介電層142由相同材料形成，例如氧化矽。
在一些實施例中，虛設閘極電極層144由半導體材料形成，例如多晶矽、及/或多晶矽鍺。在一些實施例中，虛設閘極電極層144由導電材料形成，例如金屬氮化物、金屬矽化物、金屬、及/或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)、其他適合技術、及/或前述之組合，形成閘極電極層144的材料。在一些實施例中，虛設層112、虛設層138和虛設閘極電極層144可以由相同材料形成，例如多晶矽。
在一些實施例中，形成虛設閘極結構140包含全面且順應性地沉積用於虛設閘極介電層142的介電材料於半導體結構100之上，沉積用於虛設閘極電極層144的材料於介電材料之上，平坦化用於虛設閘極電極層144的材料，以及將介電材料及虛設閘極電極層144的材料圖案化為虛設閘極結構140。
根據一些實施例，圖案化製程可包含在鰭結構104的通道區之上形成圖案化硬遮罩層146和148於用於虛設閘極電極層144的材料之上。在一些實施例中，圖案化硬遮罩層146由氮化物形成(例如，氮化矽)，而圖案化硬遮罩層148由氧化矽形成(例如，氧化矽)。根據一些實施例，蝕刻移除用於虛設閘極電極層144的材料和介電材料未被圖案化硬遮罩層146和148覆蓋的部分，直到鰭結構104的源極/汲極區暴露出來。
根據一些實施例，相鄰的兩個鰭結構(例如，104 1和104 2)與相鄰的兩個虛設閘極結構140共同界定出空間154，而介電鰭結構136、鄰近的鰭結構104(例如，104 4)與相鄰的兩個虛設閘極結構140共同界定出空間155，如第1H圖所示。
根據一些實施例，形成襯層150於半導體結構100之上，如第1I和1I-1圖所示。第1I-1圖是根據本發明的一些實施例，繪示半導體結構100沿著第1I圖的平面A擷取的平面示意圖。根據一些實施例，襯層150順應性地沿著鰭結構104的側壁、介電鰭結136的側壁、虛設閘極結構140的側壁形成。根據一些實施例，襯層150部分填充空間154和155。
在一些實施例中，襯層150由介電常數低於約7的介電材料形成。在一些實施例中，襯層150由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合，沉積襯層150。
根據一些實施例，之後，形成填充層152於襯層150之上，以填充空間154和155的剩餘部分，如第1I和1I-1圖所示。在一些實施例中，填充層152由介電常數低於約7的介電材料形成。在一些實施例中，介電材料可以是例如氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、或前述之組合。在一些實施例中，填充層152與襯層150由不同材料形成，並且可以具有不同的蝕刻選擇性。舉例而言，填充層152具有比襯層150低的介電常數。在一些實施例中，填充層152由氧化物(例如氧化矽)形成，而襯層150由含氮介電材料(例如，氮化矽或氮氧化矽)形成。在一些實施例中，襯層152在Z方向上的厚度範圍在約20奈米至約40奈米。在一些實施例中，填充層152在Y方向上的寬度範圍在約5奈米至約70奈米。
在一些實施例中，沉積用於填充層152的介電材料於襯層150之上，以過量填充空間154和155，並且進一步過量填充虛設閘極結構140之間的空間。沉積製程可以是化學氣相沉積(CVD)(例如，可流動化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合。根據一些實施例，對用於填充層152的介電材料進行平坦化製程，以從圖案化硬遮罩層148上方移除襯層150頂面之上的介電材料的部分，並且接著進行回蝕刻製程以移除介電材料在空間154和155之外的部分。在一些實施例中，蝕刻製程可以是乾式電漿蝕刻、以及濕式化學蝕刻。
根據一些實施例，對襯層150進行修整(trimming)製程，以薄化襯層150在空間154和155之外的部分，如第1J圖所示。在一些實施例中，修整製程擴大虛設閘極結構140之間的剩餘空間。在一些實施例中，修整製程包含等向性蝕刻製程，例如濕式蝕刻或乾式化學蝕刻。
舉例而言，剛沉積的襯層150沿著虛設閘極結構140形成的部分具有厚度T1(如第1I圖所示)，其範圍在約2奈米至約15奈米。剛修整的襯層150沿著虛設閘極結構140形成的部分具有厚度T2(如第1J圖所示)，其範圍在約1奈米至約14奈米。修整量(例如，T1減T2)可以範圍在約1奈米至約10奈米，例如在約1奈米至約2奈米。厚度T2對厚度T1的比值可以範圍在約0.1至約0.5。
在一些實施例中，由於襯層150與填充層152之間蝕刻選擇性較大的差異，填充層152保持大致上未蝕刻。此外，根據一些實施例，襯層150形成於空間154和155內的部分被填充層152覆蓋，並且也保持大致上未蝕刻。
根據一些實施例，形成虛設間隔層156於虛設閘極結構140的兩側，如第1K圖所示。根據一些實施例，虛設間隔層156形成於虛設閘極結構140之間的剩餘空間中。根據一些實施例，虛設間隔層156覆蓋(重疊)襯層150在空間154和155內緊鄰虛設閘極結構140側壁的部分，從而在後續凹蝕製程期間保護襯層150。
在一些實施例中，虛設間隔層156由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，透過沉積介電材料後續進行異向性蝕刻製程，形成虛設間隔層156。
根據一些實施例，使用一或多道蝕刻製程，凹蝕填充層152以及襯層150，以形成凹陷158和159，如第1L圖所示。根據一些實施例，凹陷158位於相鄰的兩個鰭結構104(例如104 1與104 2)之間，而凹陷159位於(介電鰭結構136之上的)虛設層138與鄰近的鰭結構104(例如104 4)之間。一或多道蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，凹蝕填充層152使得填充層152的上表面的水平大致上等於或是低於最高的第二半導體層108的上表面的水平。
根據一些實施例，之後，凹蝕襯層150未被虛設間隔層156覆蓋的部分(例如，在空間154和155內沿著鰭結構104側壁和介電鰭結構136側壁形成的部分)。根據一些實施例，在蝕刻製程期間，虛設間隔層156保護襯層150在空間154和155內緊鄰虛設閘極結構140側壁的部分免於被蝕刻。根據一些實施例，襯層150的凹蝕部分的上表面的水平高於填充層152的上表面的水平。
因此，根據一些實施例，凹陷158和159的上部比凹陷158和159下部寬，這可有助於後續形成的材料的間隙填充容許度。在一些實施例中，襯層150在空間154和155內緊鄰虛設閘極結構140側壁的部分可保持大致上未蝕刻，因此可充分地隔開後續形成的高介電常數材料與主動閘極堆疊，這可降低後續形成的閘極堆疊與接觸插塞之間漏電的風險。這部分後續會詳細說明。
根據一些實施例，在凹蝕填充層152和襯層150之後，使用蝕刻製程移除虛設間隔層156，如第1M圖所示。蝕刻製程可以是異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，形成保護層160於半導體結構100之上，以過量填充凹陷158和159，如第1N圖所示。在一些實施例中，保護層160由介電常數高於約7的介電材料形成。在一些實施例中，用於保護層160的介電材料是Al 2O 3、HfO 2、ZrO 2、HfAlO、HfSiO、或前述之組合。在一些實施例中，保護層160具有不同於虛設層112、虛設層110、第一半導體層106和第二半導體層108的蝕刻選擇性。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、或可流動化學氣相沉積)、其他適合技術、及/或前述之組合，沉積保護層160。
根據一些實施例，對保護層160進行回蝕刻製程，以移除保護層160在凹陷158和159之外的部分，如第1O圖所示。在一些實施例中，回蝕刻製程可以是異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，在空間154和155中的保護層160、填充層152以及襯層150的剩餘部分結合以形成源極/汲極間隔結構162以及162D。根據一些實施例，源極/汲極間隔結構162形成於相鄰的兩個鰭結構(例如，104 1和104 2)與相鄰的兩個虛設閘極結構140之間；源極/汲極間隔結構162D形成於介電鰭結構136、鄰近的鰭結構104(例如，104 4)、與相鄰的兩個虛設閘極結構140之間。根據一些實施例，源極/汲極間隔結構162和162D用來限制後續形成的源極/汲極部件的橫向成長，從而形成具有期望輪廓的源極/汲極部件。在一些實施例中，源極/汲極間隔結構162和162D在Y方向上的寬度範圍在約10奈米至約80奈米，源極/汲極間隔結構162和162D在Z方向上的高度範圍在約28奈米至約64奈米。
第1O-1圖是根據本發明的一些實施例，繪示半導體結構沿著第1O圖的平面A擷取的平面示意圖。
在一些實施例中，源極/汲極間隔結構162(和源極/汲極間隔結構162D)的襯層150隔開高介電常數的保護層160與虛設閘極結構140。源極/汲極間隔結構162(和源極/汲極間隔結構162D)相鄰於虛設閘極結構140形成，但是並未延伸至虛設閘極結構140正下方，這可改善形成閘極電極材料的間隙填充的容許度。此部分後續會詳細說明。
根據一些實施例，之後，使用蝕刻製程移除襯層150在凹陷158和159之外的部分。根據一些實施例，使用一或多道蝕刻製程，移除上部鰭元件(包含虛設層112和110)以及虛設層138未被虛設閘極結構140覆蓋的部分，如第1P圖所示。一或多道蝕刻製程可以異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，形成閘極間隔層164於虛設閘極結構140的兩側，如第1Q圖所示。根據一些實施例，閘極間隔層164用來偏置(offset)後續形成的源極/汲極部件，並且隔開源極/汲極部件與閘極結構。
在一些實施例中，閘極間隔層164由介電材料形成，例如含矽介電材料，例如氧化矽(SiO 2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、及/或氧摻雜碳氮化矽(Si(O)CN)。在一些實施例中，閘極間隔層164是雙層結構，並且由低介電常數(low-k)的介電材料形成。舉例而言，閘極間隔層164的介電常數可低於氧化矽(SiO)的介電常數，例如低於4.2、等於或低於約3.9、例如範圍在約3.5至約3.9。在一些實施例中，形成閘極間隔層164包含全面且順應性地沉積用於閘極間隔層164的介電材料，後續進行異向性蝕刻製程。根據一些實施例，介電材料留在虛設閘極結構140側壁上的垂直部分作為閘極間隔層164。
根據一些實施例，之後，進行蝕刻製程凹蝕鰭結構104的源極/汲極區，從而形成源極/汲極凹陷166，如第1Q、1Q-1和1Q-2圖所示。第1Q-1圖是根據本發明的一些實施例，繪示半導體結構100沿著第1Q圖的平面A擷取的平面示意圖。第1Q-2圖是根據本發明的一些實施例，繪示半導體結構100沿著第1Q圖的截面X-X擷取的剖面示意圖。根據一些實施例，凹陷166穿過中間鰭元件(包含第一半導體層106和第二半導體層108)，直到下部鰭元件104L暴露出來。
蝕刻製程可以是異向性蝕刻，例如乾式電漿蝕刻。根據一些實施例，閘極間隔層164、(虛設閘極結構140之上的)圖案化遮罩層148、以及源極/汲極間隔結構162/162D可作為蝕刻遮罩，使得源極/汲極凹陷166自對準地形成於虛設閘極結構140與源極/汲極間隔結構162/162D之間，如第1Q和1Q-1圖所示。在一些實施例中，蝕刻製程的進行不需要額外的微影製程。
根據一些實施例，保護層160可保護襯層150和填充層152免於受到凹蝕。根據一些實施例，在蝕刻製程期間，部分凹蝕源極/汲極間隔結構162的保護層160，如第1Q和1Q-2圖所示。根據一些實施例，保護層160具有被閘極間隔層164覆蓋的第一上表面、以及未被閘極間隔層164覆蓋的第二上表面，且第二上表面低於第一上表面。
此外，根據一些實施例，移除介電鰭結構136的保護層134未被閘極間隔層164和虛設閘極結構140覆蓋的部分，從而暴露出介電鰭結構136的襯層130和填充層132，如第1Q圖所示。在其他一些實施例中，在蝕刻製程之後，可留下介電鰭結構136的保護層134未被閘極間隔層164和虛設閘極結構140的部分。
根據一些實施例，形成內間隔層167於第一半導體層106的暴露表面上，如第1R圖所示。根據一些實施例，內間隔層167插入後續形成的源極/汲極部件與閘極堆疊之間，以避免源極/汲極部件與閘極堆疊直接接觸，並且可配置以降低閘極堆疊與源極/汲極部件之間的寄生電容(例如Cgs和Cgd)。
在一些實施例中，內間隔層167由含矽介電材料形成，例如氧化矽(SiO 2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、及/或氧摻雜碳氮化矽(Si(O)CN)。在一些實施例中，內間隔層167由低介電常數(low-k)的介電材料形成。舉例而言，內間隔層167的介電常數可低於氧化矽(SiO)的介電常數，例如低於4.2、等於或低於約3.9、例如範圍在約3.5至約3.9。
根據一些實施例，內間隔層167的形成包含側向蝕刻鰭結構104的第一半導體層106以形成缺口。在一些實施例中，在蝕刻製程中，第一半導體層106具有比第二半導體層108更大的蝕刻速率(或蝕刻量)，從而形成缺口於相鄰的第二半導體層108之間、以及最低的第二半導體層108與下部鰭元件104L之間。在一些實施例中，蝕刻製程是等向性蝕刻，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、其他適合技術、及/或前述之組合。
根據一些實施例，形成內間隔層167還包含沉積用於內間隔層167的介電材料於半導體結構100之上，以填充溝槽，並且接著回蝕刻介電材料，以移除缺口之外的介電材料。根據一些實施例，介電材料留在缺口中，並且形成內間隔層167。在一些實施例中，沉積製程包含原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合。在一些實施例中，回蝕刻製程包含異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，使用磊晶成長製程，在凹陷166中形成蝕刻停止層169於下部鰭元件104L之上，如第1R圖所示。磊晶成長製程可以是分子束磊晶法(MBE)、金屬有機化學氣相沉積(MOCVD)、氣相磊晶法(VPE)、其他適合技術、或前述之組合。蝕刻停止層169配置以保護後續形成的源極/汲極部件在後續基底移除(substrate removal)製程期間免於受到損傷。在一些實施例中，蝕刻停止層169具有由不同於基底102(及下部鰭元件104L)不同蝕刻選擇性的半導體材料形成。舉例而言，蝕刻停止層169由矽鍺形成。
蝕刻停止層169的半導體材料也可能成長於鰭結構104的第二半導體材料108的暴露出來的半導體表面上。可以接著進行回蝕刻製程，以移除蝕刻停止層169成長在第二半導體材料108上的半導體材料，從而再次暴露出第二半導體層108。
根據一些實施例，之後，使用磊晶成長製程，在源極/汲極凹陷166中形成源極/汲極部件168於蝕刻停止層169之上，如第1R圖所示。磊晶成長製程可以是分子束磊晶法(MBE)、金屬有機化學氣相沉積(MOCVD)、氣相磊晶法(VPE)、其他適合技術、或前述之組合。根據一些實施例，源極/汲極部件168形成於虛設閘極結構140的兩側。在一些實施例中，源極/汲極部件168鄰接第二半導體層108。
根據一些實施例，源極/汲極間隔結構162限制源極/汲極部件168(在Y方向上的)橫向成長，因此源極/汲極部件168具有柱狀輪廓。在未形成源極/汲極間隔結構162的情況下，由於橫向成長，源極/汲極部件會具有在Y方向上較寬的尺寸，甚至相鄰的源極/汲極部件可能會彼此融合。具有在Y方向上較小尺寸的源極/汲極部件168可降低閘極堆疊與源極/汲極部件之間的寄身電容，從而增強半導體裝置的性能(例如，速度)。在一些實施例中，源極/汲極間隔結構162高於源極/汲極部件168，例如，高出20奈米以內的距離。
根據一些實施例，透過形成上部鰭元件(包含虛設層112和110)以及虛設層138，源極/汲極間隔結構162的保護層160的水平高於中間鰭元件(包含半導體層106和108)的上表面。根據一些實施例，如此，源極/汲極部件168不會形成為超出源極/汲極間隔結構162的保護層160。根據一些實施例，也就是說，源極/汲極部件168的上表面的水平低於源極/汲極間隔結構162的上表面的水平。因此，可以完全防止源極/汲極部件168的橫向成長。
在一些實施例中，源極/汲極部件168由任何適合用於n型半導體裝置及p型半導體裝置的材料形成。在鰭結構104用於形成N型奈米裝置(例如，n通道-全繞式閘極場效電晶體)的一些實施例中，源極/汲極部件168由SiP、SiAs、SiCP、SiC、Si、GaAs、其他適合半導體材料、或前述之組合。在一些實施例中，在磊晶成長製程期間，以n型摻雜物摻雜源極/汲極部件168。舉例而言，n型摻雜物可以是磷(P)或是砷(As)。舉例而言，源極/汲極部件168可以是以磷(P)摻雜的磊晶成長的矽，以形成矽:磷(Si:P)源極/汲極部件；及/或以砷(As)摻雜的磊晶成長的矽，以形成矽:砷(Si:As)源極/汲極部件。
在鰭結構104用於形成P型奈米裝置(例如，p通道-全繞式閘極場效電晶體)的一些實施例中，源極/汲極部件168由SiGe、Si、GaAs、其他適合半導體材料、或前述之組合。在一些實施例中，在磊晶成長製程期間，以p型摻雜物摻雜源極/汲極部件168。舉例而言，p型摻雜物可以是硼(B)或BF 2。舉例而言，源極/汲極部件168可以是以硼(B)摻雜的磊晶成長的矽鍺(SiGe)，以形成矽鍺:磷(SiGe:P)源極/汲極部件。
根據一些實施例，形成接觸蝕刻停止層(contact etching stop layer，CESL)170於半導體結構100之上，如第1S圖所示。在一些實施例中，接觸蝕刻停止層170由介電材料形成，例如氧化矽(SiO 2)、氮化矽(SiN)、碳氧化矽(SiOC)、碳化矽(SiC)、氧摻雜碳化矽(SiC:O)、氮碳氧化矽(SiOCN)、或前述之組合。在一些實施例中，使用化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合，全面且順應性地沉積接觸蝕刻停止層170的介電材料。
根據一些實施例，之後，形成層間介電層172於接觸蝕刻停止層170之上，以填充虛設閘極結構140之間的空間，如第1S圖所示。在一些實施例中，層間介電層172由介電材料形成，例如未摻雜的矽酸鹽玻璃(un-doped silicate glass，USG)、或摻雜的氧化矽，例如，硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、及/或其他適合介電材料。在一些實施例中，層間介電層172和接觸蝕刻停止層170由不同材料形成，並且可以具有較大的蝕刻選擇性差異。在一些實施例中，使用化學氣相沉積(CVD)(例如，高密度電漿化學氣相沉積(HDP-CVD)、電漿增強化學氣相沉積(PECVD)、高縱深比填溝製程(HARP)或可流動化學氣相沉積(FCVD))、其他適合方法、或前述之組合，形成用於層間介電層172的介電材料。
根據一些實施例，之後，使用例如化學機械研磨(CMP)，移除用於接觸蝕刻停止層170和層間介電層172的介電材料高於虛設閘極電極層144上表面的部分，直到虛設閘極電極層144的上表面暴露出來。在一些實施例中，圖案化硬遮罩層146和148也被移除。在一些實施例中，層間介電層172的上表面與虛設閘極電極層144的上表面大致上共平面。
根據一些實施例，使用蝕刻製程部分移除虛設閘極電極層144，從而形成閘極溝槽174，如第1T和1T-1圖所示。第1T-1圖是根據本發明的一些實施例，繪示半導體結構100沿著第1T圖的平面A擷取的平面示意圖。蝕刻製程包含異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，蝕刻製程移除虛設閘極電極層144位於鰭結構104上方的部分，以暴露出虛設閘極介電層142，並且進一步凹蝕虛設閘極電極層144位於鰭結構104之間的部分、以及虛設閘極電極層144位於鰭結構104與介電鰭結構136之間的部分。在一些實施例中，溝槽174暴露出閘極間隔層164面對通道區的側壁。在一些實施例中，溝槽174也暴露出源極/汲極間隔結構162的襯層150面對通道區的側壁，如第1T-1圖所示。
根據一些實施例，使用蝕刻製程，移除虛設閘極介電層142未被虛設閘極電極層144覆蓋的部分，以暴露出虛設層112。根據一些實施例，接著使用蝕刻製程，移除虛設閘極電極層144的剩餘部分以及虛設層112，以暴露出虛設層110以及虛設閘極介電層142的剩餘部分，如第1U圖所示。蝕刻製程包含異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，之後，使用蝕刻製程，移除虛設閘極介電層142的剩餘部分以及虛設層110。蝕刻製程包含異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，使用蝕刻製程移除中間鰭元件的第一半導體層106以形成間隙176，如第1V圖所示。在蝕刻製程中，可使用內部間隔層167作為蝕刻製程中的蝕刻停止層，這可保護源極/汲極部件168免於損傷。蝕刻製程包含異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，間隙176形成於相鄰的第二半導體層108之間且形成於最低的第二半導體層108與下部鰭元件104L之間。在一些實施例中，間隙176也暴露出內間隔層167面對通道區的側壁。
根據一些實施例，在蝕刻製程之後，第二半導體層108的四個主表面暴露出來。根據一些實施例，每一個鰭結構104暴露出來的第二半導體層108形成彼此垂直堆疊的一組奈米結構，並且可作用為所得到的半導體裝置(例如，奈米結構電晶體)的通道層。
根據一些實施例，形成界面層180於奈米結構108以及下部鰭元件104L的暴露表面，如第1W圖所示。根據一些實施例，界面層180環繞奈米結構108。在一些實施例中，界面層180是由化學形成的氧化矽所形成。在一些實施例中，使用一或多道清潔製程，例如包含臭氧(O 3)、氫氧化銨-過氧化氫-水混合物、及/或鹽酸-過氧化氫-水混合物，形成界面層180。根據一些實施例，奈米結構108和下部鰭元件104L的半導體材料被氧化，而形成界面層180。
根據一些實施例，順應性地形成閘極介電層182沿著界面層180，以環繞奈米結構108，如第1W圖所示。根據一些實施例，閘極介電層182也順應性地沿著閘極間隔層164面向通道區的側壁、以及內間隔層167面向通道區的側壁形成。根據一些實施例，閘極介電層182也順應性地沿著絕緣層119和129的上表面形成。
根據一些實施例，閘極介電層182也順應性地沿著介電鰭結構136的保護層134的側壁和上表面形成。根據一些實施例，閘極介電層182也順應性地沿著源極/汲極間隔結構162的襯層150的側壁形成。
閘極介電層182可以是高介電常數(high-k)介電層。高介電常數介電層可以是具有高介電常數的介電材料，例如大於約3.9，在一些實施例中，高介電常數介電層包含氧化鉿(HfO 2)、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化矽(SiON)、前述之組合、或其它適合材料。在一些實施例中，使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、及/或其他適合技術，形成高介電常數(high-k)介電層。
根據一些實施例，形成金屬閘極電極層184於閘極介電層182之上，並且填充閘極溝槽174和間隙176的剩餘部分，如第1W圖所示。根據一些實施例，金屬閘極電極層184環繞奈米結構108。在一些實施例中，金屬閘極電極層184由多於一種導電材料形成，例如金屬、金屬合金、導電金屬氧化物、及/或金屬氮化物、其他適合導電材料、及/或前述之組合。舉例而言，金屬閘極電極層184可以由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適合導電材料、或前述之多層形成。
金屬閘極電極層184可以是具有以下層之多種組合的多層結構：擴散阻障層、針對n通道電晶體和p通道電晶體具有選定功函數的功函數層(增強裝置性能，例如臨界電壓)、蓋層(防止功函數層氧化)、膠黏層(將功函數層黏附至下一層)、以及金屬填充層(降低閘極堆疊的總電阻)、及/或其他適合層。可使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍(e-beam evaporation)、或其他適合製程，形成金屬閘極電極層184。對於使用不同功函數材料的n-通道奈米結構場效電晶體以及p-通道奈米結構場效電晶體，可分開形成金屬閘極電極層184。
根據一些實施例，對半導體結構100進行平坦化製程，例如化學機械研磨(CMP)，以移除閘極介電層182和金屬閘極電極層184形成於層間介電層172上表面上方的材料。
根據一些實施例，界面層180、閘極介電層182與金屬閘極電極層184結合形成最終閘極堆疊178。在一些實施例中，最終閘極堆疊178在Y方向上延伸。也就是說，根據一些實施例，最終閘極堆疊178的長軸方向平行於Y方向。根據一些實施例，最終閘極堆疊178延伸橫跨且環繞每一個奈米結構108。根據一些實施例，最終閘極堆疊178延伸橫跨介電鰭結構136，但是未延伸橫跨源極/汲極間隔結構162。根據一些實施例，最終閘極堆疊178插入源極/汲極部件168之間。
根據一些實施例，最終閘極堆疊178結合源極/汲極部件168形成奈米結構電晶體。最終閘極堆疊178可接合奈米結構108的通道區，使得在操作期間，電流可在源極/汲極部件168之間流通。
因為源極/汲極間隔結構162在虛設閘極結構140之後形成，並且未延伸於虛設閘極結構140正下方，所以閘極溝槽174(第1V圖)可提供更多空間以容納閘極材料，這可擴大形成金屬閘極電極層184的間隙填充容許度。因此，金屬閘極電極層184可以充分地圍繞奈米結構108，這可改善短通道效應(short channel effect，SCE)，且/或有助於持續微縮半導體裝置(例如，晶胞高度(cell height)的微縮)。
根據一些實施例，之後，進行蝕刻製程凹蝕最終閘極堆疊178和閘極間隔層164，從而形成凹陷於層間介電層172內。蝕刻製程可以是異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，凹蝕的最終閘極堆疊178的上表面的水平高於介電鰭結構136的保護層134的上表面的水平，如第1W圖所示。如前面第1F圖所述，如果介電鰭結構136的保護層134的厚度太厚，則凹蝕的最終閘極堆疊178可能會被保護層134截斷。此外，根據一些實施例，凹蝕的閘極間隔層164的上表面可以高於凹蝕的最終閘極堆疊178的上表面。
根據一些實施例，之後，使用沉積製程以及回蝕刻製程，形成金屬蓋層186於凹蝕的最終閘極堆疊178的上表面之上，如第1W圖所示。在一些實施例中，金屬蓋層186由金屬形成，例如鎢(W)、錸(Re)、銥(Ir)、鈷(Co)、鎳(Ni)、釕(Ru)、鉬(Mo)、鋁(Al)、鈦(Ti)、銀(Ag)、其他適合金屬、或前述之多層。在一些實施例中，金屬蓋層186與金屬閘極電極層184由不同材料形成。在一些實施例中，金屬蓋層186由無氟的鎢(fluorine-free tungsten)形成，這可降低閘極堆疊的總電阻。在一些實施例中，金屬蓋層186與金屬閘極電極層184在最高的奈米結構108上方的部分的總厚度範圍在約8奈米至約30奈米。
根據一些實施例，之後，在凹陷內形成介電蓋結構188於金屬蓋層186以及閘極間隔層164之上，如第1W圖所示。在一些實施例中，介電蓋結構188是雙層結構，其包含襯層190、以及襯層190之上的主體層192。介電蓋結構188可配置以在後續形成接觸插塞的蝕刻製程期間保護閘極間隔層164和最終閘極堆疊178。
在一些實施例中，襯層190由介電材料形成，例如氮化矽(SiN)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合，沉積用於襯層190的介電材料於半導體結構100之上，以部分填充凹陷。
在一些實施例中，主體層192由介電材料形成，例如氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、或前述之組合。在一些實施例中，接著使用化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合，沉積用於主體層192的介電材料於襯層190之上，以過量填充凹陷。在一些實施例中，主體層192與襯層190由不同材料形成，並且可以具有較大的蝕刻選擇性差異。舉例而言，主體層192具有比襯層190低的介電常數。在一些實施例中，主體層192由氧化物(例如，氧化矽)形成，而襯層190由含氮介電材料(例如，氮化矽或氮氧化矽)形成。
根據一些實施例，之後，對主體層192和襯層190進行平坦化製程，直到層間介電層172暴露出來。平坦化製程可以是化學機械研磨(CMP)、回蝕刻製程、或前述之組合。
根據一些實施例，形成接觸插塞196通過層間介電層172和接觸蝕刻停止層170，如第1X和1X-1圖所示。第1X-1圖是根據本發明的一些實施例，繪示半導體結構100沿著第1X圖的截面X-X擷取的剖面示意圖。根據一些實施例，接觸插塞196落在源極/汲極部件168上，且與其電性連接。接觸插塞196也可落在一部分的源極/汲極間隔結構162上。在一些實施例中， 一些接觸插塞196連續延伸橫跨源極/汲極部件168和源極/汲極間隔結構162的保護層160，並且落在源極/汲極部件168和源極/汲極間隔結構162的保護層160上。
在一些實施例中，形成接觸插塞196包含圖案化層間介電層172和接觸蝕刻停止層170，以形成接觸開口(此處將形成接觸插塞196)通過層間介電層172和接觸蝕刻停止層170，並且暴露出源極/汲極部件168。圖案化製程包含使用微影製程形成圖案化遮罩層(未顯示)於層間介電層172之上，後續進行蝕刻製程。在一些實施例，接觸開口部分暴露出源極/汲極間隔結構162的保護層160。
可以接著使用沉積和回蝕刻製程形成接觸襯層194於接觸開口的側壁上。在一些實施例中，接觸襯層194可由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON) 、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、HfO 2、ZrO 2、ZrAlO、HfAlO、HfSiO、Al 2O 3,或前述之組合。在一些實施例中，接觸襯層194在Y方向上的厚度範圍在約2奈米至約5奈米。
形成接觸插塞196還包含形成矽化物(silicide)層，例如WSi、NiSi、TiSi、TaSi、PtSi、WSi及/或CoSi，於暴露出來的源極/汲極部件168，沉積用於接觸插塞196的一或多導電材料以填充接觸開口，並且使用例如化學機械研磨(CMP)平坦化層間介電層172上表面之上的一或多導電材料。在一些實施例中，使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子束蒸鍍、原子層沉積(ALD)、電鍍(electroplating，ECP)、無電沉積(electroless deposition，ELD)、其他適合方法、或前述之組合，沉積導電材料。根據一些實施例，在平坦化製程(例如，化學機械研磨)之後，接觸插塞196的上表面、層間介電層172的上表面、以及介電蓋結構188的上表面大致上共平面。
接觸插塞196可以是單層或多層結構，多層結構包含例如襯層(lining layer)、膠黏層(glue layer)、阻障層(barrier layer)、種子層(seed layer)、金屬主體層(metal bulk layer)、其他適合層、及/或前述之組合。舉例而言，阻障/黏著層(barrier/adhesive layer，未顯示)可選擇性地沿著接觸開口的側壁和底面形成。使用阻障/黏著層以避免後續形成的金屬材料的金屬免於擴散至介電材料(例如，層間介電層172)中，且/或改善後續形成的金屬材料與介電材料(例如，層間介電層172)之間的黏著性。阻障/黏著層可以由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈷鎢(CoW)、其他適合材料、及/或前述之組合。如果後續形成的金屬材料不會輕易擴散至介電材料中，可以省略阻障層。
可接著形成金屬主體層於阻障/黏著層(如果有形成)上，以填充接觸開口的剩餘部分。在一些實施例中，使用選擇性沉積技術(例如，循環式化學氣相沉積(cyclic CVD)製程或無電沉積(ELD)製程)，形成金屬主體層，並且在沉積金屬主體層之前不需要形成黏著層於接觸開口中。在一些實施例中，金屬主體層由具有低電阻且具有良好的間隙填充能力的一或多導電材料形成，例如，鈷(Co)、鎳(Ni)、鎢(W)、鈦(Ti)、坦(Ta)、銅(Cu) 、鋁(Al)、釕(Ru)、鉬(Mo)、其他適合金屬材料、及/或前述之組合。
第1X-2圖是根據本發明的一些實施例，繪示第1X圖中的源極/汲極間隔結構162的放大示意圖。根據一些實施例，源極/汲極間隔結構162的保護層160可作為在形成接觸開口的蝕刻製程中的蝕刻停止層，以保護下方的襯層150和填充層152，因此接觸開口可具有較寬的臨界尺寸(critical dimension，CD)，從而放寬了微影製程的製程限制。因此，可提升半導體裝置的製造良率。
第1X-2圖顯示接觸蝕刻停止層170的剩餘部分170’，在形成接觸開口的蝕刻製程之後，剩餘部分170’留在源極/汲極部件168的上表面上。第1X-2圖也顯示接觸襯層194的剩餘部分194’， 在形成接觸開口的蝕刻製程之後，剩餘部分194’留在源極/汲極間隔結構162的側壁上。
第1X-3、1X-4和1X-5圖是根據本發明的一些實施例，繪示半導體結構分別沿著第1X-2圖的平面A-A、B-B和C-C擷取的平面示意圖。
根據一些實施例，具有較低介電常數(例如，低於約7)的襯層150插入具有較高介電常數(例如，高於約7)保護層160與金屬閘極電極層184之間，如第1X-3和1X-4圖所示。根據一些實施例，如此，可以降低接觸插塞196與金屬閘極電極層184之間的寄生電容、及/或源極/汲極部件168與金屬閘極電極層184之間的寄生電容。
此外，剛沉積的保護層160是非晶結構。在保護層160經歷一些高溫製程之後，由於發生結晶可能會形成缺陷(例如，空孔)於保護層160內。導電材料(例如來自於接觸插塞)填入空孔，這可能會提供漏電路徑。因此，根據一些實施例，襯層150可防止接觸插塞196與金屬閘極電極層184之間的漏電。
根據一些實施例，填充層152嵌套於襯層150內，如第1X-5圖所示。在一些實施例中，填充層152可具有比襯層150低的介電常數，這可進一步降低半導體裝置整體的電容。
半導體裝置可以經歷進一步的CMOS製程，以形成各種組件(未顯示)於半導體裝置100的前側，例如多層內連線結構，例如閘極的接觸插塞、導孔(via)、導線(line)、金屬間介電層(inter metal layer)、鈍化層(passivation layer)等。根據一些實施例，之後，將承載基板(carrier substrate)198貼合至半導體結構100的前側，接著上下翻轉半導體結構100，如第1Y-1和1Y-2圖所示。半導體結構100的背側(backside)面上，而半導體結構100的前側面下，如第1Y-1和1Y-2圖所示。
根據一些實施例，之後，進行平坦化製程移除基底102，直到絕緣層119和絕緣層129暴露出來，如第1Y-1和1Y-2圖所示。平坦化製程可以是蝕刻製程、化學機械研磨(CMP)製程、機械研磨(mechanical grinding)製程、乾式拋光(dry polishing)製程、一或多其他適用製程、或前述之組合。
根據一些實施例，進行蝕刻製程移除下部鰭元件104L，直到蝕刻停止層167暴露出來，從而形成溝槽(未顯示)於絕緣層119與129之間。根據一些實施例，接著進行蝕刻製程移除蝕刻停止層167，直到源極/汲極部件168暴露出來。在下部鰭元件104L與源極/汲極部件168的蝕刻選擇性差異較小的一些實施例中，可使用蝕刻停止層167以降低源極/汲極部件168在蝕刻製程期間的損失。蝕刻製程可以是等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、異向性蝕刻製程(例如，乾式電漿蝕刻)、及/或前述之組合。在一些實施例中，移除下部鰭元件104L可降低漏電，從而增強半導體裝置的性能，例如斷態電流(off-state current)。
根據一些實施例，之後，形成絕緣層202於絕緣層119與129之間的溝槽中，如第1Z-1和1Z-2圖所示。第1Z-3圖是根據本發明的一些實施例，繪示半導體結構100沿著第1Z-1圖的截面X-X擷取的剖面示意圖。在一些實施例中，絕緣層202由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、其他適合絕緣材料、前述之多層、及/或前述之組合。在一些實施例中，絕緣層202由不同於絕緣層119和129的材料形成，並且具有不同於絕緣材料119和129的蝕刻選擇性。舉例而言，絕緣層119和129由氧化物(例如，氧化矽)形成，而絕緣層202由含氮介電材料(例如，氮化矽或氮氧化矽)形成。
在一些實施例中，形成絕緣材料202包含沉積介電材料於半導體結構100之上以過量填充溝槽，並且平坦化介電材料在絕緣層119和129之上的部分。沉積製程可以是化學氣相沉積(CVD)(例如，可流動化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、原子層沉積(ALD)、其他適合技術、及/或前述之組合。
根據一些實施例，進行圖案化製程形成閘極切割開口(gate-cut opening)214形成，如第1AA-1、1AA-2和1AA-3圖所示。第1AA-3圖是根據本發明的一些實施例，繪示半導體結構100沿著第1AA-1圖的截面X-X擷取的剖面示意圖。閘極切割開口214切穿最終閘極堆疊178成為數個區段178 1-4，如第1AA-2圖所示。
圖案化製程包含形成圖案化遮罩層204和206於半導體結構100之上。在一些實施例中，圖案化遮罩層204和206具有開口208。根據一些實施例，開口208對準在鄰對的奈米結構108之間的最終閘極堆疊178的部分。根據一些實施例，開口208也部分重疊於奈米結構108，如第1AA-2圖所示。也就是說，根據一些實施例，開口208在Y方向上相對的兩個邊緣的延伸線通過奈米結構108。根據一些實施例，開口208也部分重疊源極/汲極間隔結構162，如第1AA-1和1AA-3圖所示。也就是說，根據一些實施例，開口208在X方向上相對的另外兩個邊緣的延伸線通過源極/汲極間隔結構162。
在一些實施例中，圖案化遮罩層204由無氮抗反射圖層(nitrogen-free anti-reflection layer，NFARL)、碳摻雜二氧化矽(SiO 2:C)、氮化鈦(TiN)、氧化鈦(TiO)、氮化硼(BN)、其他適合材料、及/或前述之組合形成。在一些實施例中，圖案化遮罩層206由氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合形成。
舉例而言，依序沉積圖案化遮罩層204和206的材料於絕緣層119、129和202之上。可使用例如旋轉塗佈(spin-on coating)形成光阻於用於圖案化遮罩層206的材料之上，透過使用適合的光遮罩將光阻曝光，以圖案化光阻具有對應於開口208的開口圖案。可移除光阻的曝光或未曝光部分，這取決於使用正光阻或負光阻。可使用光阻蝕刻用於圖案化遮罩層204和206的材料，以具有開口208。
根據一些實施例，切割最終閘極堆疊178的圖案化製程還包含一或多道蝕刻製程。在一些實施例中，可使用圖案化遮罩層204和206進行第一蝕刻製程，以移除絕緣層119從開口208暴露出來的部分，從而形成開口210，如第1AA-1、1AA-2和1AA-3圖所示。根據一些實施例，絕緣層202具有與絕緣層119不同的蝕刻選擇性，因此絕緣層202從開口208暴露出來的部分保持大致未蝕刻或僅輕微蝕刻，如第1AA-1和1AA-2圖所示。開口210可以在Y方向上自對準(self-alignment)形成，因此圖案化遮罩層204和206的開口208可形成為在Y方向上具有較大的關鍵尺寸。因此，放寬了微影製程的製程限制，並且疊對/關鍵尺寸(overlap/CD)偏移問題變得較不重要。因此，可提升半導體裝置的製造良率。
根據一些實施例，之後，形成介電襯層212沿著開口208和開口210的側壁，如第1AA-1、1AA-2和1AA-3圖所示。介電襯層212配置以微縮開口210在Y方向上的關鍵尺寸。在沒有形成介電襯層212的情況下，太多的金屬閘極電極層可能會被移除，這會導致閘極對於通道的控制力降低。在一些實施例中，介電襯層212的厚度範圍在約4奈米至約40奈米。
在一些實施例中，介電襯層212可由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，沉積介電材料於半導體結構100之上，以部分填充開口208和210，接著進行回蝕刻製程以移除介電材料的水平部分。根據一些實施例，介電材料的垂直部分留在開口208和210的側壁上，並且作為介電襯層212。
在一些實施例中，接著使用圖案化的絕緣層119與介電襯層212作為蝕刻遮罩，進行第二蝕刻製程移除最終閘極堆疊178和金屬蓋層186從開口210暴露出來的部分，直到介電蓋結構188的襯層190暴露出來，從而形成閘極切割開口214，如第1AA-2和1AA-3圖所示。
根據一些實施例，源極/汲極間隔結構162的襯層150具有與閘極介電層182和金屬閘極電極層184不同蝕刻選擇性，因此襯層150從開口210暴露出來的部分保持大致上未蝕刻或僅些許蝕刻。閘極切割開口214可以在X方向上自對準形成，因此圖案化遮罩層204和206的開口208可形成為在X方向上具有較大的關鍵尺寸。因此，放寬了微影製程的製程限制，並且疊對/關鍵尺寸(overlap/CD)偏移問題變得較不重要。因此，可提升半導體裝置的製造良率。
根據一些實施例，形成閘極隔離結構216於閘極切割開口214中，如第1AB-1、1AB-2和1AB-3圖所示。第1AB-3圖是根據本發明的一些實施例，繪示半導體結構100沿著第1AB-1圖的截面X-X擷取的剖面示意圖。閘極隔離結構216也可稱為切割金屬閘極(cut metal gate，CMG)。根據一些實施例，閘極隔離結構216配置為隔開並且電性隔離最終閘極堆疊178的相鄰區段178 1-4。在一些實施例，閘極隔離結構216在Y方向上的寬度範圍在約15奈米至約35奈米。在一些實施例中，閘極隔離結構216在X方向上的厚度範圍在約28奈米至約60奈米。
在一些實施例中，閘極隔離結構216由介電常數低於約7的介電材料形成。在一些實施例中，用於閘極隔離結構216的介電材料可以是例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，沉積用於閘極隔離結構216的介電材料於半導體結構100之上，以過量填充閘極切割開口214、開口210和208。根據一些實施例，進行平坦化製程移除介電材料在絕緣層119、129和202之上的部分，直到絕緣層119、129和202的上表面暴露出來。在一些實施例中，圖案化遮罩層204和206也被移除。介電材料留在閘極切割開口214中的部分作為閘極隔離結構216。平坦化製程可以是化學機械研磨(CMP)或回蝕刻製程。根據一些實施例，在平坦化製程之後，絕緣層119、129和202的上表面與閘極隔離結構216的上表面大致上共平面。在一些實施例中，在平坦化製程之後，絕緣層202在Z方向上的厚度範圍在約15奈米至約35奈米。
第1AB-4圖是根據本發明的一些實施例，繪示第1AB-1圖中的源極/汲極間隔結構162的放大示意圖。根據一些實施例，閘極隔離結構216部分覆蓋源極/汲極間隔結構162的襯層150的上表面。根據一些實施例，源極/汲極間隔結構162的襯層150保護襯層152在形成閘極切割開口214的蝕刻製程中免於受到蝕刻。在一些實施例中，閘極隔離結構216高於源極/汲極間隔結構162的部分的厚度範圍在約15奈米至約35奈米。
在一些實施例中，襯層150包含兩個垂直部分150V、以及連接這兩個垂直部分150V的水平部分150H，如第1AB-4圖所示。根據一些實施例，垂直部分150V具有面向填充層152的內壁150I、以及面相源極/汲極部件168的外壁150O、以及連接內壁150I與外壁150O的底面150B。在一些實施例中，底面150B是非水平的。在一些實施例中，底面150B具有線形輪廓或曲形輪廓。舉例而言，內壁150I與底面150B之間的轉角C1的水平高於外壁150O與底面150B之間的轉角C2的水平。
在一些實施例中，在Z方向上，從填充層152的底面至轉角C1的尺寸D1範圍在約5奈米至約40奈米。在一些實施例中，在Z方向上，從轉角C1的水平位置至轉角C2的水平位置的尺寸D2範圍在約5奈米至約40奈米。
第1AB-5、1AB-6和1AB-7圖是根據本發明的一些實施例，繪示半導體結構100分別沿著第1AB-4圖的平面A-A、B-B和C-C擷取的平面示意圖。根據一些實施例，切穿最終閘極堆疊178的閘極隔離結構216緊鄰源極/汲極間隔結構162，並且接觸源極/汲極間隔結構162的襯層150的一個側壁。
第2A到2J以及2K-1和2K-2圖是根據本發明的一些實施例，繪示半導體結構200的透視示意圖。第2A至2K-2圖的實施例相似於第1A至1AB-2圖的實施例，除了源極/汲極間隔結構的襯層是多層結構。
第2A至2J圖的半導體結構200的平面Y-Z顯示半導體結構200的一個參考剖面，其沿著Y方向切穿鰭結構104的源極/汲極區。第2K-2圖的半導體結構200的平面Y-Z顯示半導體結構200的另一個參考剖面，其沿著Y方向切穿閘極結構或閘極堆疊(即鰭結構104的通道區)。
第2A圖是根據一些實施例顯示經歷前面第1A至1H圖所述的步驟的半導體結構200的剖面示意圖。根據一些實施例，之後，依序形成襯層218、220和222於半導體結構200之上，如第2A和2A-1圖所示。第2A-1圖是根據本發明的一些實施例，繪示第2A圖的區域D的放大示意圖。根據一些實施例，襯層218、220和222順應性地沿著鰭結構104的側壁、介電鰭結136的側壁、虛設閘極結構140的側壁形成。根據一些實施例，襯層218、220和222部分填充空間154和155。
在一些實施例中，第一襯層218由低介電常數(low-k)的介電材料形成。舉例而言，第一襯層218的介電常數可低於約7、或者大致上等於或低於氧化矽(SiO)的介電常數，例如低於4.2、等於或低於約3.9、例如範圍在約3.5至約3.9。在一些實施例中，第一襯層218由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。
在一些實施例中，第二襯層220和第三襯層222由介電常數低於約7的介電材料形成。第二襯層220和第三襯層222的介電常數可高於第一介電常數218的介電常數。在一些實施例中，第二襯層220和第三襯層222由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，第二襯層220和第一襯層218由不同材料形成，具有較大的蝕刻選擇性差異。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高縱深比填溝製程(HARP))、其他適合技術、及/或前述之組合，沉積襯層218、220和222。
根據一些實施例，形成填充層152於第三襯層222之上，以填充空間154和155的剩餘部分，如第2B、2B-1、2B-2和2B-3圖所示。第2B-1和2B-2圖是根據本發明的一些實施例，繪示第2B圖的區域D和E的放大示意圖。第2B-3圖是根據本發明的一些實施例，繪示半導體結構200沿著第2B圖的平面A擷取的平面示意圖。填充層152的形成與材料可與前面第1I圖所述的填充層152相似或相同。
在一些實施例中，填充層152與第三襯層222由不同材料形成，並且可以具有不同的蝕刻選擇性。在一些實施例中，填充層152由氧化物(例如，氧化矽)形成，而第三襯層222由含氮介電材料(例如，氮化矽或氮氧化矽)形成。在一些實施例，由於第三襯層222與填充層152之間蝕刻選擇性的差異，在形成填充層152的回蝕刻製程期間第三襯層222保持大致上未蝕刻。
根據一些實施例，之後，對第三襯層222進行回蝕刻製程以移除第三襯層222在空間154與155之外的部分，從而暴露出第二襯層220，如第2B、2B-1和2B-2圖所示。在一些實施例中，回蝕刻製程擴大虛設閘極結構140之間的剩餘空間。蝕刻製程可以是異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。在一些實施例中，由於第三襯層222與填充層152之間蝕刻選擇性的差異，在蝕刻製程期間填充層152保持大致上未蝕刻。
根據一些實施例，使用一或多道蝕刻製程凹蝕填充層152以及襯層220和222在空間154和155中的部分，以形成凹陷158和159，如第2C和2C-1圖所示。第2C-1圖是根據本發明的一些實施例，繪示第2C圖的區域F的放大示意圖。一或多道蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，在蝕刻製程之後，第三襯層222的凹陷部分的上表面的水平高於凹蝕的填充層152的上表面的水平，且第二襯層220的凹陷部分的上表面的水平高於第三襯層222的凹陷部分的上表面的水平。因此，根據一些實施例，凹陷158和159的寬度向下漸減，這可有助於後續形成的材料的間隙填充容許度。
根據一些實施例，對第二襯層220進行蝕刻製程，以移除第二襯層220在凹陷158和159之外的部分，從而暴露出第一襯層218，如第2D圖所示。蝕刻製程可以是異向性蝕刻(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。在一些實施例，由於第一襯層218與第二襯層220之間蝕刻選擇性的較大差異，在蝕刻製程期間第一襯層218保持大致上未蝕刻。
根據一些實施例，形成保護層160於半導體結構200之上，以過量填充凹陷158和159，如第2E圖所示。保護層160的形成與材料可與前面第1N圖所述的保護層160相似或相同。
根據一些實施例，對保護層160進行回蝕刻製程，以移除保護層160在空間154和155之外的部分，如第2F圖所示。在一些實施例中，回蝕刻製程可以是異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。根據一些實施例，在凹陷158和159中的保護層160、填充層152以及襯層218、220和222的剩餘部分結合以形成源極/汲極間隔結構162以及162D。
第2F-1圖是根據本發明的一些實施例，繪示半導體結構200沿著第2F圖的平面A擷取的平面示意圖。源極/汲極間隔結構162包含緊鄰虛設閘極結構140的低介電常數的襯層218，這可進一步降低半導體裝置整體的電容。
使用蝕刻製程移除第一襯層218在凹陷158和159之外的部分。之後，使用一或多道蝕刻製程，移除上部鰭元件(包含虛設層112和110)以及虛設層138未被虛設閘極結構140覆蓋的部分，如第2G圖所示。蝕刻製程可與前面第1P圖所述的蝕刻製程相似或相同。
根據一些實施例，形成閘極間隔層164於虛設閘極結構140的兩側，如第2H圖所示。閘極間隔層164的形成與材料可與前面第1Q圖所述的閘極間隔層164相似或相同。
根據一些實施例，之後，進行蝕刻製程凹蝕鰭結構104的源極/汲極區，從而形成源極/汲極凹陷166，如第2H圖所示。蝕刻製程可與前面第1Q圖所述的蝕刻製程相似或相同。在一些實施例中，也凹蝕第一襯層218自源極/汲極凹陷166暴露出來的部分。
根據一些實施例，半導體結構200經歷前面第1R圖所述的步驟，從而形成內間隔層167、蝕刻停止層169、以及源極/汲極部件168，如第2I圖所示。源極/汲極間隔結構162限制源極/汲極部件168的橫向成長，因此源極/汲極部件168具有柱狀輪廓以及較窄的寬度，從而增強半導體裝置的性能(例如，速度)。
根據一些實施例，半導體結構200經歷前面第1S-1W圖所述的步驟，從而形成接觸蝕刻停止層170、層間介電層172、最終閘極堆疊178、以及金屬蓋層186，如第2J圖所示。
根據一些實施例，在定義為無接觸插塞區域之處，用第二層間介電層224取代層間介電層172，如第2J圖所示。第二層間介電層224也可稱為切割金屬汲極(cut metal drain，CMD)。在一些實施例中，第二層間介電層224由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜碳氮化矽(Si(O)CN)、氧化矽(SiO 2)、或前述之組合。在一些實施例中，層間介電層172和第二層間介電層224由不同材料形成，並且具有較大的蝕刻選擇性差異。
在一些實施例中，形成第二層間介電層224包含使用微影和蝕刻製程圖案化層間介電層172，以形成穿過層間介電層172和接觸蝕刻停止層170的開口，開口暴露出源極/汲極間隔結構162的保護層160。在一些實施例中，沉積用於第二層間介電層224的介電材料以過量填充開口，並且對介電材料進行平坦化製程直到層間介電層172暴露出來。沉積製程可以是化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、或可流動化學氣相沉積(FCVD))、其他適合技術、及/或前述之組合。平坦化製程可以是化學機械研磨(CMP)或是回蝕刻製程。
根據一些實施例，之後，使用蝕刻製程移除層間介電層172的剩餘部分，以形成接觸開口。根據一些實施例，接著形成接觸襯層194和接觸插塞196於接觸開口中。接觸襯層194和接觸插塞196的形成與材料可與前面第1X圖所述的接觸襯層194和接觸插塞196相似或相同。
根據一些實施例，半導體結構200經歷前面第1Y至1AB-2圖所述的步驟，從而形成絕緣層202、介電襯層212、以及閘極隔離結構216，如第2K-1、2K-2和2K-3圖所示。第2K-3圖是根據本發明的一些實施例，繪示半導體結構200沿著第2K-1圖的截面X-X擷取的剖面示意圖。第2K-4圖是根據本發明的一些實施例，繪示第2K-1圖中的源極/汲極間隔結構162的放大示意圖。根據一些實施例，閘極隔離結構216覆蓋源極/汲極間隔結構162的第一襯層218的上表面以及一個側壁。根據一些實施例，源極/汲極部件168的一部份延伸於第一襯層218的底面正下方。
第2K-5、2K-6和2K-7圖是根據本發明的一些實施例，繪示半導體結構200分別沿著第2K-4圖的平面A-A、B-B和C-C擷取的平面示意圖。根據一些實施例，切穿最終閘極堆疊178的閘極隔離結構216緊鄰源極/汲極間隔結構162，並且接觸源極/汲極間隔結構162的第一襯層218的一個側壁。
第3A到3D圖是根據本發明的一些實施例，繪示半導體結構300的透視示意圖。第3A到3D圖的實施例相似於第1A至1AB-2圖的實施例，除了在形成源極/汲極部件168之後移除源極/汲極間隔結構162的保護層160。
第3A圖是根據一些實施例顯示經歷前面第1A至1R圖所述的步驟的半導體結構300的剖面示意圖。根據一些實施例，使用蝕刻製程移除源極/汲極間隔結構162的保護層160，從而暴露出源極/汲極間隔結構162的襯層150和填充層152，如第3B圖所示。在一些實施例中，蝕刻製程可以是異向性蝕刻製程(例如，乾式電漿蝕刻)、等向性蝕刻(例如，乾式化學蝕刻、遠端電漿蝕刻或濕式化學蝕刻)、及/或前述之組合。
根據一些實施例，半導體結構300經歷前面第1S圖所述的步驟，從而形成接觸蝕刻停止層170和層間介電層172，如第3C圖所示。在一些實施例中，接觸蝕刻停止層170覆蓋且沿著源極/汲極間隔結構162的襯層150和填充層152的暴露表面延伸。
根據一些實施例，半導體結構300經歷前面第1T至1AB-2圖所述的步驟，從而形成最終閘極堆疊178、金屬蓋層186、接觸襯層194、接觸插塞196、絕緣層202、介電襯層212、以及閘極隔離結構216，如第3D圖所示。此外，在形成接觸插塞196之前，可在定義為無接觸插塞區域之處，用第二層間介電層224取代層間介電層172，如前面第2J圖所述。
第3D-1圖是根據本發明的一些實施例，繪示第3D圖的源極/汲極間隔結構162的放大示意圖。根據一些實施例，因為移除保護層160，可降低金屬閘極電極層與源極/汲極部件之間的寄生電容、以及金屬閘極電極層與接觸插塞之間的寄生電容，從而提升半導體裝置的性能(例如，速度)。
第4圖是根據本發明的一些實施例，繪示第1AB-1圖的半導體結構100的一種變化。根據一些實施，相鄰的兩組奈米結構108(例如鰭結構104 3與104 4)之間，沒有形成閘極隔離結構216通過最終閘極堆疊178，如第4圖所示。因此，根據一些實施例，最終閘極堆疊178連續地延伸橫跨兩組奈米結構108，並且被這兩組奈米結構108所共用。
第5圖是根據本發明的一些實施例，繪示第1AB-1圖的半導體結構100的一種變化。根據一些實施例，在形成源極/汲極凹陷166(第1Q圖)的蝕刻製程中，介電鰭結構136的保護層134未被閘極間隔層164和虛設閘極結構140覆蓋的部分未被移除，並且接觸蝕刻停止層170形成於保護層134上，如第5圖所示。
如前所述，本發明實施例的觀點涉及形成具有源極/汲極間隔結構的半導體結構。源極/汲極間隔結構162限制源極/汲極部件168的橫向成長，因此形成源極/汲極部件168具有柱狀輪廓且具有較窄寬度，這可降低閘極堆疊與源極/汲極部件之間的寄生電容，從而提升半導體裝置的性能。
此外，源極/汲極間隔結構162是在虛設閘極結構140之後形成，並且沒有延伸至虛設閘極結構140正下方，因此閘極溝槽174可提供更多空間以容納閘極材料，這可擴大形成金屬閘極電極層184的間隙填充容許度。因此，改善短通道效應。
此外，源極/汲極間隔結構162包含具有較低介電常數的襯層150，這可改善接觸插塞196與金屬閘極電極層184之間的漏電，還可降低寄生電容。因此，增強半導體裝置的性能。
此外，本發明實施例提供從基底背側形成閘極隔離結構的方法。用於閘極隔離結構216的閘極切割開口214可以自對準形成。因此，放寬了微影製程的製程限制。因此，提升半導體裝置的製造良率。
本文提供半導體結構及其形成方法。半導體結構可包含相鄰於第一源極/汲極部件的第一閘極堆疊、相鄰於第二源極/汲極部件的第二閘極堆疊、插入第一與第二閘極堆疊之間的閘極隔離結構、以及插入第一與第二源極/汲極部件之間的源極/汲極間隔結構。閘極隔離結構覆蓋源極/汲極間隔結構的側壁。如此，源極/汲極間隔結構可限制源極/汲極部件的橫向成長，擴大形成閘極堆疊的間隙填充容許度，並且放寬形成閘極隔離結構的製程限制。因此，增強半導體裝置的性能，並且提升半導體裝置的製造良率。
在一些實施例中，提供半導體結構。此半導體結構包含：環繞多個第一奈米結構的第一閘極堆疊、環繞多個第二奈米結構的第二閘極堆疊、插入第一閘極堆疊與第二閘極堆疊之間的閘極隔離結構、鄰接第一奈米結構的第一源極/汲極部件、鄰接第二奈米結構的第二源極/汲極部件、以及插入第一源極/汲極部件與第二源極/汲極部件之間的源極/汲極間隔結構。閘極隔離結構覆蓋源極/汲極間隔結構的一個側壁。在一些實施例中，源極/汲極間隔結構包含：接觸第一源極/汲極部件、第二源極/汲極部件、以及閘極隔離結構的第一襯層、以及位於第一襯層之上的填充層。填充層和第一襯層由不同的介電材料形成。在一些實施例中，源極/汲極間隔結構包含：位於第一襯層和填充層下方的保護層。保護層的介電材料的介電常數高於填充層和第一襯層的介電材料的介電常數。在一些實施例中，保護層包含被第一襯層圍繞的頂部、以及延伸於第一襯層的底面正下方的底部。在一些實施例中，源極/汲極間隔結構包含：介於第一襯層與填充層之間的第二襯層，第一襯層的介電材料的介電常數低於第二襯層的介電材料的介電常數。在一些實施例中，源極/汲極間隔結構包含：介於第二襯層與填充層之間的第三襯層，第三襯層的底面高於第二襯層的底面。在一些實施例中，閘極隔離結構覆蓋源極/汲極間隔結構的上表面。在一些實施例中，此半導體結構還包含：位於第一源極/汲極部件下方的第一接觸插塞、位於第二源極/汲極部件下方的第二接觸插塞、以及介於第一接觸插塞與第二接觸插塞之間的層間介電層。在一些實施例中，層間介電層的一部分被源極/汲極間隔結構圍繞。在一些實施例中，此半導體結構還包含：環繞多個第三半導體結構的第三閘極堆疊，源極/汲極間隔結構延伸於第三閘極結構與閘極隔離結構之間。
在一些實施例中，提供半導體結構。此半導體結構包含：多個第一奈米結構和多個第二奈米結構，第二奈米結構與第一奈米結構間隔開。此半導體結構還包含橫跨第一奈米結構和第二奈米結構的第一閘極堆疊、鄰接第一奈米結構的第一源極/汲極部件、鄰接第二奈米結構的第二源極/汲極部件、以及介於第一源極/汲極部件與第二源極/汲極部件之間的源極/汲極間隔結構。第一閘極堆疊包含：閘極介電層、以及位於閘極介電層之上的閘極電極層。閘極介電層包含：圍繞第一奈米結構的第一部分、圍繞第二奈米結構的第二部分、以及介於源極/汲極間隔結構的第一側壁與閘極電極層之間的第三部分。在一些實施例中，此半導體結構還包含：沿著第一閘極堆疊的側壁且位於源極/汲極間隔結構下方的閘極間隔層。在一些實施例中，此半導體結構還包含：多個第三奈米結構和多個第四奈米結構，第四奈米結構與第三奈米結構間隔開。此半導體結構還包含：橫跨第三奈米結構的第二閘極堆疊、橫跨第四奈米結構的第三閘極堆疊、以及將第二閘極堆疊與第三閘極堆疊隔開的閘極隔離結構。閘極隔離結構與源極/汲極間隔結構的第二側壁界面相接。在一些實施例中，此半導體結構還包含位於第一源極/汲極部件和第二源極/汲極部件之上的第一絕緣層、以及位於源極/汲極間隔結構之上的第二絕緣層。第一絕緣層與第二絕緣層由不同介電材料形成。
在一些實施例中，提供半導體結構的形成方法。此方法包含：形成第一鰭結構和第二鰭結構於基底之上，第一鰭結構和第二鰭結構的每一個包含交替堆疊的多個第一半導體層和多個第二半導體層。此方法還包含：形成第一虛設閘極結構和第二虛設閘極結構橫跨第一鰭結構的通道區和第二鰭結構的通道區，形成襯層沿著第一鰭結構、第二鰭結構、第一虛設閘極結構、以及第二虛設閘極結構，以及形成填充層於襯層之上且填充第一鰭結構、第二鰭結構、第一虛設閘極結構與第二虛設閘極結構界定出來的一空間。此方法還包含：凹蝕第一鰭結構的源極/汲極區以形成第一凹陷，且凹蝕第二鰭結構的源極/汲極區以形成第二凹陷，以及形成第一源極/汲極部件於第一凹陷中以及第二源極/汲極部件於第二凹陷中。在一些實施例中，第一鰭結構和第二鰭結構的每一個包含：位於最高的第一半導體層之上的介電層、以及位於介電層之上半導體層。在一些實施例中，此方法還包含移除第一虛設閘極結構和第二虛設閘極結構，移除第一鰭結構和第二鰭結構的每一個的第一半導體層，從而由第一鰭結構和第二鰭結構的第二半導體層分別形成多個第一奈米結構和多個第二奈米結構，形成閘極堆疊圍繞第一奈米結構和第二奈米結構，蝕刻閘極堆疊以形成第一開口通過閘極堆疊，以及以介電材料填充第一開口。在一些實施例中，此方法還包含在形成第一虛設閘極結構和第二閘極結構之前，形成第一絕緣層於第一鰭結構與第二鰭結構之間，在形成閘極堆疊之後，上下翻轉基底，在形成閘極堆疊之後，以第二絕緣層置換基底，在置換基底之後，蝕刻第一絕緣層以形成第二開口通過第一絕緣層且暴露出閘極堆疊。第二開口比第一開口寬。在一些實施例中，此方法還包含凹蝕襯層和填充層以形成凹陷，以及形成保護層於凹陷中。在一些實施例中，此方法還包含形成閘極間隔層沿著第一虛設閘極結構且部分覆蓋襯層，以及形成層間介電層於第一源極/汲極部件、第二源極/汲極部件、以及襯層之上。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體結構 102:基底 104:鰭結構 104 1:鰭結構 104 2:鰭結構 104 3:鰭結構 104 4:鰭結構 105:溝槽 104L:下部鰭元件 106:第一半導體層 108:第二半導體層(奈米結構) 110:虛設層 112:虛設層 114:圖案化硬遮罩層 116:圖案化硬遮罩層 118:絕緣材料 119:絕緣層 120:三層遮罩結構 122:底層 124:中間層 126:頂部光阻遮罩 128:絕緣材料 129:絕緣層 130:襯層 132:填充層 134:保護層 136:介電鰭結構 138:虛設層 140:虛設閘極結構 142:虛設閘極介電層 144:虛設閘極電極層 146:圖案化硬遮罩層 148:圖案化硬遮罩層 150:襯層 150B:底面 150V:襯層的垂直部分 150H:襯層的水平部分 150I:內壁 150O:外壁 152:填充層 154:空間 155:空間 156:虛設間隔層 158:凹陷 159:凹陷 160:保護層 162:源極/汲極間隔結構 162D:源極/汲極間隔結構 164:閘極間隔層 166:源極/汲極凹陷 167:內間隔層 168:源極/汲極部件 169:蝕刻停止層 170:蝕刻停止層 170’:接觸蝕刻停止層的剩餘部分 174:閘極溝槽 176:間隙 178:最終閘極堆疊 178 1:最終閘極堆疊的區段 178 2:最終閘極堆疊的區段 178 3:最終閘極堆疊的區段 178 4:最終閘極堆疊的區段 180:界面層 182:閘極介電層 184:金屬閘極電極層 186:金屬蓋層 188:介電蓋結構 190:襯層 192:主體層 194:接觸襯層 194’:襯層的剩餘部分 196:接觸插塞 198:承載基板 200:半導體結構 202:絕緣層 204:圖案化遮罩層 206:圖案化遮罩層 208:開口 210:開口 212:介電襯層 214:閘極切割開口 216:閘極隔離結構 218:第一襯層 220:第二襯層 222:第三襯層 224:第二層間介電層 300:半導體結構 C1:轉角 C2:轉角 D1:尺寸 D2:尺寸 T1:厚度 T2:厚度 W1:寬度 W2:寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A到1X、1Y-1和1Y-2、1Z-1和1Z-2、1AA-1和1AA-2、以及1AB-1和1AB-2圖是根據本發明的一些實施例，繪示半導體結構的透視示意圖。 第1I-1圖是根據本發明的一些實施例，繪示半導體結構沿著第1I圖的平面A擷取的平面示意圖。 第1O-1圖是根據本發明的一些實施例，繪示半導體結構沿著第1O圖的平面A擷取的平面示意圖。 第1Q-1圖是根據本發明的一些實施例，繪示半導體結構沿著第1Q圖的平面A擷取的平面示意圖。 第1Q-2圖是根據本發明的一些實施例，繪示半導體結構沿著第1Q圖的截面X-X擷取的剖面示意圖。 第1T-1圖是根據本發明的一些實施例，繪示半導體結構沿著第1T圖的平面A擷取的平面示意圖。 第1X-1圖是根據本發明的一些實施例，繪示半導體結構沿著第1X圖的截面X-X擷取的剖面示意圖。 第1X-2圖是根據本發明的一些實施例，繪示第1X圖中的源極/汲極間隔結構的放大示意圖。 第1X-3、1X-4和1X-5圖是根據本發明的一些實施例，繪示半導體結構分別沿著第1X-2圖的平面A-A、B-B和C-C擷取的平面示意圖。 第1Z-3圖是根據本發明的一些實施例，繪示半導體結構沿著第1Z-1圖的截面X-X擷取的剖面示意圖。 第1AA-3圖是根據本發明的一些實施例，繪示半導體結構沿著第1AA-1圖的截面X-X擷取的剖面示意圖。 第1AB-3圖是根據本發明的一些實施例，繪示半導體結構沿著第1AB-1圖的截面X-X擷取的剖面示意圖。 第1AB-4圖是根據本發明的一些實施例，繪示第1AB-1圖中的源極/汲極間隔結構的放大示意圖。 第1AB-5、1AB-6和1AB-7圖是根據本發明的一些實施例，繪示半導體結構分別沿著第1AB-4圖的平面A-A、B-B和C-C擷取的平面示意圖。 第2A到2J以及2K-1和2K-2圖是根據本發明的一些實施例，繪示半導體結構的透視示意圖。 第2A-1圖是根據本發明的一些實施例，繪示第2A圖的區域D的放大示意圖。 第2B-1和2B-2圖是根據本發明的一些實施例，繪示第2B圖的區域D和E的放大示意圖。 第2B-3圖是根據本發明的一些實施例，繪示半導體結構沿著第2B圖的平面A擷取的平面示意圖。 第2C-1圖是根據本發明的一些實施例，繪示第2C圖的區域F的放大示意圖。 第2F-1圖是根據本發明的一些實施例，繪示半導體結構沿著第2F圖的平面A擷取的平面示意圖。 第2K-3圖是根據本發明的一些實施例，繪示半導體結構沿著第2K-1圖的截面X-X擷取的剖面示意圖。 第2K-4圖是根據本發明的一些實施例，繪示第2K-1圖中的源極/汲極間隔結構的放大示意圖。 第2K-5、2K-6和2K-7圖是根據本發明的一些實施例，繪示半導體結構分別沿著第2K-4圖的平面A-A、B-B和C-C擷取的平面示意圖。 第3A到3D圖是根據本發明的一些實施例，繪示半導體結構的透視示意圖。 第3D-1圖是根據本發明的一些實施例，繪示第3D圖的源極/汲極間隔結構的放大示意圖。 第4圖是根據本發明的一些實施例，繪示第1AB-1圖的半導體結構的一種變化。 第5圖是根據本發明的一些實施例，繪示第1AB-1圖的半導體結構的一種變化。
108:第二半導體層(奈米結構)
150:襯層
160:保護層
162:源極/汲極間隔結構
164:閘極間隔層
168:源極/汲極部件
178:最終閘極堆疊
1781:最終閘極堆疊的區段
1782:最終閘極堆疊的區段
182:閘極介電層
184:金屬閘極電極層
216:閘極隔離結構

Claims (20)

  1. 一種半導體結構，包括： 一第一閘極堆疊，環繞多個第一奈米結構； 一第二閘極堆疊，環繞多個第二奈米結構； 一閘極隔離結構，插入該第一閘極堆疊與該第二閘極堆疊之間； 一第一源極/汲極部件，鄰接該等第一奈米結構； 一第二源極/汲極部件，鄰接該等第二奈米結構；以及 一源極/汲極間隔結構，插入該第一源極/汲極部件與該第二源極/汲極部件之間，其中該閘極隔離結構覆蓋該源極/汲極間隔結構的一側壁。
  2. 如請求項1之半導體結構，其中該源極/汲極間隔結構包括： 一第一襯層，接觸該第一源極/汲極部件、該第二源極/汲極部件、以及該閘極隔離結構；以及 一填充層，位於該第一襯層之上，其中該填充層和該第一襯層由不同的介電材料形成。
  3. 如請求項2之半導體結構，其中該源極/汲極間隔結構包括： 一保護層，位於該第一襯層和該填充層下方，其中該保護層的一介電材料的介電常數高於該填充層和該第一襯層的該等介電材料的介電常數。
  4. 如請求項3之半導體結構，其中該保護層包含被該第一襯層圍繞的一頂部、以及延伸於該第一襯層的底面正下方的一底部。
  5. 如請求項2之半導體結構，其中該源極/汲極間隔結構包括： 一第二襯層，介於該第一襯層與該填充層之間，其中該第一襯層的該介電材料的介電常數低於該第二襯層的一介電材料的介電常數。
  6. 如請求項5之半導體結構，其中該源極/汲極間隔結構包括： 一第三襯層，介於該第二襯層與該填充層之間，其中該第三襯層的底面高於該第二襯層的底面。
  7. 如請求項1之半導體結構，其中該閘極隔離結構覆蓋該源極/汲極間隔結構的上表面。
  8. 如請求項1之半導體結構，更包括： 一第一接觸插塞，位於該第一源極/汲極部件下方； 一第二接觸插塞，位於該第二源極/汲極部件下方；以及 一層間介電層，介於該第一接觸插塞與該第二接觸插塞之間。
  9. 如請求項8之半導體結構，其中該層間介電層的一部分被該源極/汲極間隔結構圍繞。
  10. 如請求項8之半導體結構，更包括： 一第三閘極堆疊，環繞多個第三半導體結構，其中該源極/汲極間隔結構延伸於該第三閘極結構與該閘極隔離結構之間。
  11. 一種半導體結構，包括： 多個第一奈米結構和多個第二奈米結構，該等第二奈米結構與該等第一奈米結構間隔開； 一第一閘極堆疊，橫跨該等第一奈米結構和該等第二奈米結構； 一第一源極/汲極部件，鄰接該等第一奈米結構； 一第二源極/汲極部件，鄰接該等第二奈米結構；以及 一源極/汲極間隔結構，介於該第一源極/汲極部件與該第二源極/汲極部件之間，其中該第一閘極堆疊包括：一閘極介電層、以及位於該閘極介電層之上的一閘極電極層，該閘極介電層包括：圍繞該等第一奈米結構的一第一部分、圍繞該等第二奈米結構的一第二部分、以及介於該源極/汲極間隔結構的一第一側壁與該閘極電極層之間的一第三部分。
  12. 如請求項11之半導體結構，更包括： 一閘極間隔層，沿著該第一閘極堆疊的一側壁且位於該源極/汲極間隔結構下方。
  13. 如請求項11之半導體結構，更包括： 多個第三奈米結構和多個第四奈米結構，該等第四奈米結構與該等第三奈米結構間隔開； 一第二閘極堆疊，橫跨該等第三奈米結構； 一第三閘極堆疊，橫跨該等第四奈米結構；以及 一閘極隔離結構，將該第二閘極堆疊與該第三閘極堆疊隔開，其中該閘極隔離結構與該源極/汲極間隔結構的一第二側壁界面相接。
  14. 如請求項13之半導體結構，更包括： 一第一絕緣層，位於該第一源極/汲極部件和該第二源極/汲極部件之上；以及 一第二絕緣層，位於該源極/汲極間隔結構之上，其中該第一絕緣層與該第二絕緣層由不同介電材料形成。
  15. 一種半導體結構的形成方法，包括： 形成一第一鰭結構和一第二鰭結構於一基底之上，其中該第一鰭結構和該第二鰭結構的每一個包括交替堆疊的多個第一半導體層和多個第二半導體層； 形成一第一虛設閘極結構和一第二虛設閘極結構橫跨該第一鰭結構的一通道區和該第二鰭結構的一通道區； 形成一襯層沿著該第一鰭結構、該第二鰭結構、該第一虛設閘極結構、以及該第二虛設閘極結構； 形成一填充層於該襯層之上且填充該第一鰭結構、該第二鰭結構、該第一虛設閘極結構與該第二虛設閘極結構界定出來的一空間； 凹蝕該第一鰭結構的一源極/汲極區以形成一第一凹陷，且凹蝕該第二鰭結構的一源極/汲極區以形成一第二凹陷；以及 形成一第一源極/汲極部件於該第一凹陷中以及一第二源極/汲極部件於該第二凹陷中。
  16. 如請求項15之半導體結構的形成方法，其中該第一鰭結構和該第二鰭結構的每一個包括：位於該等第一半導體層的一最高者之上的一介電層、以及位於該介電層之上的一半導體層。
  17. 如請求項15之半導體結構的形成方法，更包括： 移除該第一虛設閘極結構和該第二虛設閘極結構； 移除該第一鰭結構和該第二鰭結構的每一個的該等第一半導體層，從而由該第一鰭結構和該第二鰭結構的該等第二半導體層分別形成多個第一奈米結構和多個第二奈米結構； 形成一閘極堆疊圍繞該等第一奈米結構和該等第二奈米結構； 蝕刻該閘極堆疊以形成一第一開口通過該閘極堆疊；以及 以一介電材料填充該第一開口。
  18. 如請求項17之半導體結構的形成方法，更包括： 在形成該第一虛設閘極結構和該第二閘極結構之前，形成一第一絕緣層於該第一鰭結構與該第二鰭結構之間； 在形成該閘極堆疊之後，上下翻轉該基底； 在形成該閘極堆疊之後，以一第二絕緣層置換該基底；以及 在置換該基底之後，蝕刻該第一絕緣層以形成一第二開口通過該第一絕緣層且暴露出該閘極堆疊，其中該第二開口比該第一開口寬。
  19. 如請求項15之半導體結構的形成方法，更包括： 凹蝕該襯層和該填充層以形成一凹陷；以及 形成一保護層於該凹陷中。
  20. 如請求項15之半導體結構的形成方法，更包括： 形成一閘極間隔層沿著該第一虛設閘極結構且部分覆蓋該襯層；以及 形成一層間介電層於該第一源極/汲極部件、該第二源極/汲極部件、以及該襯層之上。
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