CN107026088A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN107026088A
CN107026088A CN201710063704.7A CN201710063704A CN107026088A CN 107026088 A CN107026088 A CN 107026088A CN 201710063704 A CN201710063704 A CN 201710063704A CN 107026088 A CN107026088 A CN 107026088A
Authority
CN
China
Prior art keywords
pattern
groove
fin
fin pattern
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710063704.7A
Other languages
English (en)
Other versions
CN107026088B (zh
Inventor
朴起宽
刘庭均
金基�
金基一
成石铉
严命允
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160034018A external-priority patent/KR102388352B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107026088A publication Critical patent/CN107026088A/zh
Application granted granted Critical
Publication of CN107026088B publication Critical patent/CN107026088B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

一种制造半导体器件的方法包括由其面对的末端之间的第一沟槽分开的第一鳍式图案和第二鳍式图案，形成填充第一沟槽的第一绝缘层，去除第一绝缘层的一部分以在第一绝缘层上形成第二沟槽，以及通过增大第二沟槽的宽度形成第三沟槽。

Description

半导体器件的制造方法
技术领域
本发明构思的一些示例实施方式涉及半导体器件和制造该半导体器件的方法。
背景技术
为了提高半导体器件的集成，已经提议了多栅晶体管，其中鳍式多沟道有源图案(或硅体)形成在衬底上，且栅极形成在多沟道有源图案的表面上。
因为多栅晶体管使用三维沟道，所以它通常可以被缩放。虽然多栅晶体管的栅极长度没有增加，但是多栅晶体管可以提高电流控制能力。此外，可以有效减小或抑制其中沟道区域的电势受漏极电压影响的短沟道效应(SCE)。
发明内容
根据本发明构思的一些示例实施方式，一种制造半导体器件的方法可以包括形成布置在一条线上的第一鳍式图案和第二鳍式图案，第一和第二鳍式图案分别包括长边和短边，并且由第一和第二鳍式图案的相邻短边之间的第一沟槽分开；形成第一绝缘层以填充第一沟槽；通过去除一部分第一绝缘层在第一绝缘层上形成第二沟槽；以及通过增大第二沟槽的宽度形成第三沟槽。
根据本发明构思的示例，一种制造半导体器件的方法可以包括形成布置在一条线上的第一鳍式图案和第二鳍式图案，第一和第二鳍式图案分别包括长边和短边；在第一鳍式图案的短边与第二鳍式图案的短边之间形成场绝缘层，场绝缘层暴露第一鳍式图案的一部分和第二鳍式图案的一部分；通过去除由场绝缘层暴露的第一鳍式图案的部分和第二鳍式图案的部分而形成第一沟槽；以及在场绝缘层上形成虚设栅电极，虚设栅电极在第一鳍式图案与第二鳍式图案之间。
根据本发明构思的一些示例实施方式，一种制造半导体器件的方法可以包括在衬底的第一区域中形成在其长度方向上彼此相邻的且由第一沟槽彼此分开的第一鳍式图案和第二鳍式图案，在衬底的第二区域中形成在其长度方向上彼此相邻的且由第二沟槽彼此分开的第三鳍式图案和第四鳍式图案，形成第一绝缘层以填充第一沟槽和形成第二绝缘层以填充第二沟槽，通过去除第一绝缘层的一部分形成第三沟槽，通过增大第三沟槽的宽度形成第四沟槽，以及通过去除第二绝缘层的一部分形成第五沟槽。
本发明构思的一些示例实施方式，一种半导体器件可以包括第一鳍式图案和第二鳍式图案，其由第一和第二鳍式图案面对的末端之间的第一凹陷彼此分开；绝缘图案，在第一凹陷中；第一外延图案，在第一鳍式图案的末端部分处；第二外延图案，在第二鳍式图案的末端部分处；绝缘凸出图案，在绝缘图案上，在第一外延图案与第二外延图案之间；以及导电图案，在绝缘凸出图案上并且覆盖绝缘凸出图案。第一凹陷可以包括具有第一宽度的第一沟槽、具有大于第一宽度的第二宽度的第二沟槽和在第一沟槽与第二沟槽之间的连接部分。连接部分可以被圆化。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括第一鳍式图案和第二鳍式图案，其由第一和第二鳍式图案面对的末端之间的第一凹陷彼此分开；绝缘图案，在第一凹陷中；第一外延图案，在第一鳍式图案的末端部分处；第二外延图案，在第二鳍式图案的末端部分处。第一凹陷可以包括具有第一宽度的第一沟槽、具有大于第一宽度的第二宽度的第二沟槽、具有大于第二宽度的第三宽度的第三沟槽和在第一沟槽与第二沟槽之间的连接部分。第二沟槽可以连接到第一沟槽和第三沟槽。所述连接部分可以被圆化。
一些示例实施方式涉及一种制造半导体器件的方法，该方法包括在衬底的第一区域中沿纵向方向形成第一半导体材料和第二半导体材料，第一和第二半导体材料在纵向方向上由第一沟槽分开；在第一沟槽中形成第一绝缘层；通过去除第一绝缘层的一部分在第一绝缘层上形成第二沟槽；以及通过增大第二沟槽的宽度形成第三沟槽。
附图说明
本发明构思的以上及其它示例实施方式和特征将通过参照附图详细描述其示例实施方式变得更加清楚，图中：
图1至图15C示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段；
图16至图20示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段；
图21至图28示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段；
图29至图38示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段；
图39至图43示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段；
图44是包括由根据本发明构思的一些示例实施方式的方法制造的半导体器件的芯片上系统(SoC)的框图。
具体实施方式
现在将参照其中示出一些示例实施方式的附图更充分地描述各种不同的示例实施方式。然而，为了描述一些示例实施方式，在此公开的具体结构细节和具体功能细节仅仅是有代表性的。因此，本发明构思可以以许多替代形式被具体化且不应被解释为只限于在此陈述的示例实施方式。
图1至图15C示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段
图1是示出鳍式图案的俯视图，图2是图1的透视图。图3是沿图1的线A-A截取的剖面图。
虽然具有鳍式图案的沟道区域的鳍式场效应晶体管(FinFET)作为示例被示出在图中，但是本发明构思的示例实施方式不限于此。根据本发明构思的一些示例实施方式的制造半导体器件的方法可以用于制造隧穿晶体管、包括纳米线的晶体管、包括纳米片的晶体管、三维(3D)晶体管、双极型晶体管或横向扩散金属氧化物晶体管(LDMOS)。
参照图1至图3，第一鳍式图案110和第二鳍式图案210可以形成在衬底100上以在第一方向X1上纵向延伸。
衬底100可以是例如体硅衬底或绝缘体上硅(SOI)衬底。或者，衬底100可以包括例如硅-锗、铟锑化物、铟砷化物、铟磷化物、镓砷化物、镓锑化物、铅碲化合物或绝缘体上硅锗(SGO)，但不限于此。衬底100可以包括底部衬底和形成在其上的外延层。
第一和第二鳍式图案110和210可以沿第一方向X1布置在一条线上。例如，第一鳍式图案110和第二鳍式图案210可以沿第一和第二鳍式图案110和210的长度方向在一条线上延伸。第一鳍式图案110和第二鳍式图案210可以彼此相邻。
因为第一和第二鳍式图案110和210在第一方向X1上纵向延伸，所以第一鳍式图案110可以具有沿第一方向X1延伸的长边110a和沿第二方向Y1延伸的短边110b，第二鳍式图案210可以具有沿第一方向X1的长边210a和沿第二方向Y1延伸的短边210b。第二方向Y1可以垂直于第一方向X1。第一鳍式图案110的短边110b可以面对第二鳍式图案210的短边210b。换言之，第一和第二鳍式图案110和210的末端可以彼此面对。
虽然第一和第二鳍式图案110和210的顶面被圆化，但是本领域一般技术人员将理解第一和第二鳍式图案110和210的长边和短边可以被区分。
第一鳍式图案110和第二鳍式图案210可以由第一分离沟槽T1分开。
第一分离沟槽T1可以形成在第一鳍式图案110与第二鳍式图案210之间。例如，第一鳍式图案110的短边110b和第二鳍式图案210的短边210b可以由第一分离沟槽T1限定。第一鳍式图案110的短边110b和第二鳍式图案210的短边210b可以接触第一分离沟槽T1。
第一和第二鳍式图案110和210的顶面可以被暴露，但不限于此。例如，在形成第一和第二鳍式图案110和210的工艺中使用的掩模图案可以保留在第一和第二鳍式图案110和210的顶面上。
第一和第二鳍式图案110和210可以是衬底100的一部分，作为通过蚀刻一部分衬底100形成的图案，或者可以包括从衬底100生长的外延层。
第一和第二鳍式图案110和210可以用作多栅晶体管的有源区。
第一和第二鳍式图案110和210可以包括例如是半导体材料的硅或锗。第一和第二鳍式图案110和210可以包括半导体化合物。例如，半导体化合物可以包括IV-IV族半导体化合物或III-V族半导体化合物。
更具体地，IV-IV族半导体化合物可以包括例如其中每一个或至少一个包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中至少两种的二元化合物、三元化合物或掺杂有IV族元素的二元化合物或掺杂有IV族元素的三元化合物。
III-V族半导体化合物可以包括例如其中每一个或至少一个通过III族元素例如铝(Al)、镓(Ga)和铟(In)中至少一种和V族元素例如磷(P)、砷(As)和锑(Sb)之一的组合形成的二元化合物、三元化合物或四元化合物。
为了便于说明，在一些示例实施方式中，可能会描述为第一和第二鳍式图案110和210是硅鳍式图案。
以下将基于沿图1的线A-A截取的剖面图进行描述。
参照图4，第一绝缘层51可以形成为填充第一分离沟槽T1。
第一绝缘层51可以形成在第一鳍式图案110的短边110b与第二鳍式图案210的短边210b之间并且可以覆盖第一鳍式图案110的侧壁(即包括短边110b的侧壁)和第二鳍式图案210的侧壁(即包括短边210b的侧壁)。
第一绝缘层51可以覆盖图2中所示的第一鳍式图案110的短边110b和第二鳍式图案210的短边210b。
第一绝缘层51的顶面可以与第一鳍式图案110的顶面及第二鳍式图案210的顶面基本共面，但不限于此。
第一绝缘层51可以包括例如硅氧化物层、硅氮化物层、硅氧氮化物层和/或其组合。第一绝缘层51可以包括其介电常数小于硅氧化物、硅氮化物或硅氧氮化物的介电常数的低k介电材料。低k介电材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料和/或其组合，但不限于此。
参照图5和图6，第二分离沟槽T2可以通过去除一部分第一绝缘层51形成。
通过第二分离沟槽T2的形成，第一场绝缘层105可以形成在第一鳍式图案110与第二鳍式图案210之间。第一场绝缘层105可以是去除部分的第一绝缘层51之后第一绝缘层51的剩余部分。
第一场绝缘层105可以形成在第一鳍式图案110的短边110b与第二鳍式图案210的短边210b之间。第一场绝缘层105可以暴露第一鳍式图案110的一部分侧壁(例如一部分短边110b)和第二鳍式图案210的一部分侧壁(例如一部分短边210b)。
第一场绝缘层105可以起到分开第一鳍式图案110和第二鳍式图案210的绝缘图案的作用。
在图4至图6中，在其中保留部分的第一绝缘层51的区域(或在其中形成第一场绝缘层105的区域)可以是第一分离沟槽T1，在其中部分的第一绝缘层51被去除的区域可以是第二分离沟槽T2。
第二分离沟槽T2可以具有是第一场绝缘层105的顶面的底面。第一分离沟槽T1可以连接到或连通第二分离沟槽T2。
第二分离沟槽T2的沟槽可以由第一鳍式图案110的侧壁(即包括短边110b的侧壁)和第二鳍式图案210的侧壁(即包括短边210b的侧壁)限定。
如图5和图6中所示，第一绝缘层51可以在其中第一和第二鳍式图案110和210的顶面被暴露的状态下通过干蚀刻工艺被部分去除(或可以被凹进)。例如，干蚀刻工艺可以包括顺序执行第一干蚀刻工艺21和第二干蚀刻工艺22。
如图5中所示，第一和第二鳍式图案110和210可以通过第一干蚀刻工艺21随第一绝缘层51一起被部分蚀刻。
在第一干蚀刻工艺21期间，第一绝缘层51的蚀刻(或凹进)量可以大于第一和第二鳍式图案110和210的蚀刻量。因此，凹进的第一绝缘层51r的顶面可以低于被蚀刻的第一和第二鳍式图案110和210的顶面。
如图6中所示，一部分凹进的第一绝缘层51r可以通过第二干蚀刻工艺22被蚀刻以在第一鳍式图案110与第二鳍式图案210之间形成第一场绝缘层105。
通过第二干蚀刻工艺22，已蚀刻的第一和第二鳍式图案110和210每一个的一部分或至少一个的一部分可以被蚀刻。第一和第二鳍式图案110和210通过第二干蚀刻工艺22的蚀刻量可以少于第一和第二鳍式图案110和210通过第一干蚀刻工艺21的蚀刻量。
在第一干蚀刻工艺21中，第一绝缘层51相对于第一和第二鳍式图案110和210的蚀刻选择比(etch selectivity)可以是第一蚀刻选择比，在第二干蚀刻工艺22中，第一绝缘层51相对于第一和第二鳍式图案110和210的蚀刻选择比可以是第二蚀刻选择比。第一蚀刻选择比可以不同于第二蚀刻选择比。
例如，因为第一和第二鳍式图案110和210通过第二干蚀刻工艺22的蚀刻量少于第一和第二鳍式图案110和210通过第一干蚀刻工艺21的蚀刻量，所以第二蚀刻选择比可以大于第一蚀刻选择比。
在一些示例实施方式中，第二分离沟槽T2可以通过执行第一干蚀刻工艺21和第二干蚀刻工艺22中任意一种形成。
参照图7，第一氧化物层70可以通过氧化由第二分离沟槽T2(或第一场绝缘层105)暴露的一部分第一鳍式图案110和一部分第二鳍式图案210形成。
第一氧化物层70可以形成在第一鳍式图案110的侧壁(例如短边110b)上和第二鳍式图案210的侧壁(例如短边210b)上。
当第一和第二鳍式图案110和210的侧壁(例如短边110b和210b)被氧化时，第一氧化物层70可以形成在第一和第二鳍式图案110和210的顶面上。
因此，第一氧化物层70可以在第二分离沟槽T2的侧壁上并且可以不形成在第二分离沟槽T2的底面(或第一场绝缘层105的顶面)上。
参照图8，第三分离沟槽T3可以通过去除第一氧化物层70形成在第一场绝缘层105上。
因为通过由第二分离沟槽T2暴露的部分第一和第二鳍式图案110和210的氧化而形成的第一氧化物层70被去除，所以第三分离沟槽T3的宽度可以大于第二分离沟槽T2的宽度。
第三分离沟槽T3可以通过增大第二分离沟槽T2的宽度形成。
换言之，第三分离沟槽T3可以通过去除由第一场绝缘层105暴露的一部分第一鳍式图案110和一部分第二鳍式图案210形成。
第一凹陷R1可以通过去除第一氧化物层70形成在第一鳍式图案110与第二鳍式图案210之间。
第一凹陷R1可以包括第一分离沟槽T1和第三分离沟槽T3。第三分离沟槽T3的宽度可以大于第一分离沟槽T1的宽度。
第三分离沟槽T3可以连接到第一分离沟槽T1。第一和第三分离沟槽T1和T3之间的连接部分可以被圆化。
因为第一场绝缘层105填充第一分离沟槽T1，所以第一场绝缘层105可以填充一部分第一凹陷R1。其短边110b和210b彼此面对的第一鳍式图案110和第二鳍式图案210可以由第一凹陷R1分开。
参照图9，可以执行将栅硬掩模图案2001用作蚀刻掩模的蚀刻工艺以形成第一虚设栅电极120P、第二虚设栅电极220P和第三虚设栅电极160P。
第一虚设栅电极120P可以形成在第一鳍式图案110上并且可以在第二方向Y1(参照图1)上延伸。第一虚设栅绝缘层125P可以形成在第一虚设栅电极120P与第一鳍式图案110之间。
第二虚设栅电极220P可以形成在第二鳍式图案210上并且可以在第二方向Y1上延伸。第二虚设栅绝缘层225P可以形成在第二虚设栅电极220P与第二鳍式图案210之间。
第三虚设栅电极160P可以形成在第一鳍式图案110与第二鳍式图案210之间并且可以在第二方向Y1上延伸。第三虚设栅电极160P可以形成在第一鳍式图案110的短边110b与第二鳍式图案210的短边210b之间的第一场绝缘层105上。第三虚设栅电极160P可以在第一鳍式图案110与第二鳍式图案210之间。
换言之，第三虚设栅电极160P可以形成在第一凹陷R1中。例如，第三虚设栅电极160P可以形成在第三分离沟槽T3中。
第三虚设栅绝缘层165P可以形成在第三虚设栅电极160P与第一场绝缘层105之间，但不限于此。
第一至第三虚设栅绝缘层125P、225P和165P可以包括例如硅氧化物、硅氧氮化物、硅氮化物和/或其组合。第一至第三虚设栅绝缘层125P、225P和165P可以通过热处理、化学品的处理(treatment of chemicals)、原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。
第一至第三虚设栅电极120P、220P和160P可以包括硅，例如多晶硅、无定形硅和其组合中的任意一种。第一至第三虚设栅电极120P、220P和160P可以掺杂有杂质，或者可以不掺杂杂质。
例如，多晶硅可以通过CVD工艺沉积，无定形硅可以通过溅射工艺或低压CVD工艺或等离子体增强CVD工艺沉积，但不限于此。
然后，第一间隔物130可以形成在第一虚设栅电极120P的侧壁上，第二间隔物230可以形成在第二虚设栅电极220P的侧壁上，第三间隔物170可以形成在第三虚设栅电极160P的侧壁上。
第一至第三间隔物130、230和170可以包括例如硅氮化物(SiN)、硅氧氮化物(SiON)、二氧化硅(SiO2)、硅氧碳氮化物(SiOCN)和/或其组合。
第一至第三间隔物130、230和170可以分别包括单层或多层。在其中第一至第三间隔物130、230和170的每一个或至少一个包括多层的情况下，第一至第三间隔物130、230和170的每一个的至少一层可以包括低k介电材料诸如硅氧碳氮化物(SiOCN)。此外，第一至第三间隔物130、230和170的每一个的至少一层可以具有L形状。
参照图10，第一外延图案140可以形成在第一虚设栅电极120P相反侧的第一鳍式图案110上。第二外延图案240可以形成在第二虚设栅电极220P相反侧的第二鳍式图案210上。
例如，在第一和第二虚设栅电极120P和220P的每一个或至少一个的相反侧的每一个第一和第二鳍式图案110和210的一部分或第一和第二鳍式图案110和210至少一个的一部分可以被去除以形成凹陷区域，且第一外延图案140和第二外延图案240可以通过选择性外延生长工艺形成在第一和第二鳍式图案110和210的凹陷区域中。在一些示例实施方式中，凹陷区域的形成可以被省略，且第一和第二外延图案140和240可以通过选择性外延生长工艺分别形成在第一和第二鳍式图案110和210上。
第一外延图案140的至少一个可以形成在第一鳍式图案110的末端部分处。第二外延图案240的至少一个可以形成在第二鳍式图案210的末端部分处。
根据第一和第二鳍式图案110和210末端部分处的外延生长特性，位于第一鳍式图案110的末端部分处的第一外延图案140和位于第二鳍式图案的末端部分处的第二外延图案240可以形成为具有倾斜的侧壁。
第三虚设栅电极160P可以设置在位于第一鳍式图案110末端部分处的第一外延图案140与位于第二鳍式图案210末端部分处的第二外延图案240之间。
位于第一鳍式图案110末端部分处的第一外延图案140和位于第二鳍式图案210末端部分处的第二外延图案240可以不接触第三间隔物170。
第一外延图案140和第二外延图案240可以分别被包括在晶体管的源极/漏极区中。
第一外延图案140可以包括第一杂质，第二外延图案240可以包括第二杂质。
在其中包括第一外延图案140的半导体器件和包括第二外延图案240的半导体器件是具有相同导电类型的晶体管的情况下，第一外延图案140和第二外延图案240可以包括其导电类型相同的杂质。
在其中包括第一外延图案140的半导体器件和包括第二外延图案240的半导体器件是具有不同导电类型的晶体管的情况下，第一外延图案140和第二外延图案240可以包括其导电类型不同的杂质。
在其中包括第一外延图案140的半导体器件是PMOS晶体管的情况下，第一外延图案140可以包括例如压应力材料。压应力材料可以是其晶格常数大于硅的晶格常数的材料。第一外延图案140可以包括例如硅锗(SiGe)。
压应力材料可以施加压应力到第一鳍式图案110(或PMOS晶体管的沟道区域)使得沟道区域中载流子的迁移率可以得到提高。
在其中包括第一外延图案140的半导体器件是NMOS晶体管的情况下，第一外延图案140可以包括例如拉应力材料。当第一鳍式图案110由硅形成或包括硅时，第一外延图案140可以包括其晶格常数小于硅的晶格常数的材料(例如SiC)。拉应力材料可以施加拉应力到第一鳍式图案110(或NMOS晶体管的沟道区域)使得沟道区域中的载流子迁移率可以得到提高。
在一些示例实施方式中，在其中包括第一外延图案140的半导体材料是NMOS晶体管的情况下，第一外延图案140可以包括与第一鳍式图案110相同的材料(例如硅)。
因为对第二外延图案240的描述与以上对第一外延图案140的描述相似或相同，所以在此将省略对第二外延图案240的详细描述。
第一和第二外延图案140和240的底面可以位于高于第一场绝缘层105顶面的水平处，但不限于此。
当第一和第二外延图案140和240的底面高于第一场绝缘层105的顶面时，在第一和第二外延图案140和240之下的部分的第一和第二鳍式图案110和210可以被第三分离沟槽T3暴露，但不限于此。
当用于形成第一和第二外延图案140和240的凹陷区域被形成时，部分的第一和第二鳍式图案110和210可以取决于凹陷区域的深度而被第三分离沟槽T3暴露或者不被其暴露。
参照图11，层间绝缘层190可以形成在衬底100上以覆盖第一和第二鳍式图案110和210以及第一至第三虚设栅电极120P、220P和160P。
层间绝缘层190可以覆盖第一和第二外延图案140和240并且可以填充第三分离沟槽T3。
层间绝缘层190可以被平坦化直到第一至第三虚设栅电极120P、220P和160P的顶面被暴露。因此，栅硬掩模图案2001可以被去除。
层间绝缘层190可以包括例如硅氧化物、硅氮化物、硅氧氮化物和低k介电材料中的至少一种。
低k介电材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合，但不限于此。
第一掩模图案30可以形成在衬底100上。第一掩模图案30可以覆盖第一和第二虚设栅电极120P和220P的顶面并且可以暴露第三虚设栅电极160P的顶面。
第一掩模图案30可以包括暴露第三虚设栅电极160P顶面的第一开口30T。
第三间隔物170的顶端可以随第三虚设栅电极160P的顶面一起被第一开口30T暴露，但不限于此。
参照图12，第三虚设栅电极160P可以将第一掩模图案30用作蚀刻掩模被去除。此外，第三虚设栅绝缘层165P可以被去除。
第一栅沟槽160t可以通过去除第三虚设栅电极160P形成。第一场绝缘层105的顶面可以被第一栅沟槽160t暴露。
在一些示例实施方式中，当第三虚设栅电极160P和第三虚设栅绝缘层165P被去除时，没有被第一掩模图案30覆盖的一部分层间绝缘层190和没有被第一掩模图案30覆盖的一部分第三间隔物170可以被去除。
衬垫层175P可以形成为沿第一栅沟槽160t的侧壁与底面以及第一掩模图案30的顶面延伸。
衬垫层175P可以包括相对于第三间隔物170中包括的材料具有蚀刻选择性的材料。衬垫层175P可以包括例如硅氧化物、硅氮化物、硅氧氮化物、硅碳氮化物、硅氧碳氮化物和多晶硅中的至少一种。
衬垫层175P可以由单层形成或包括单层，但不限于此。例如，衬垫层175P可以由多层形成或包括多层。
绝缘凸出图案180可以形成为沿第一栅沟槽160t的一部分侧壁和底面延伸。绝缘凸出图案180可以形成在第一栅沟槽160t中并且可以具有低于第三间隔物170顶端的顶端。
绝缘凸出图案180可以形成在第一外延图案140与第二外延图案240之间。绝缘凸出图案180的顶端可以与第一和第二外延图案140和240的顶面基本共面或者可以高于第一和第二外延图案140和240的顶面。
更具体地，绝缘衬垫层可以形成在衬垫层175P上并且可以沿衬垫层175P的轮廓延伸。绝缘衬垫层可以具有相对于衬垫层175P中包括的材料具有蚀刻选择性的材料。
绝缘衬垫层可以包括例如硅氧化物、硅氮化物、硅氧氮化物、硅碳氮化物和硅氧碳氮化物中的至少一种。
形成在第一栅沟槽160t侧壁上的一部分绝缘衬垫层可以被去除以形成绝缘凸出图案180。当绝缘衬垫层被去除时，在第一掩模图案30上的一部分绝缘衬垫层也可以被去除。在其中绝缘衬垫层被去除的区域中的衬垫层175P可以由于绝缘衬垫层和衬垫层175P之间的蚀刻选择性而保留。
在一些示例实施方式中，当形成绝缘凸出图案180时，形成在第一栅沟槽160t底面上的一部分绝缘衬垫层也可以被去除。
在一些示例实施方式中，绝缘凸出图案180可以填充一部分第一栅沟槽160t。因此，绝缘凸出图案180中的空间可以不被形成。
半导体图案(例如第一和第二鳍式图案110和210每一个的一部分或至少一个的一部分)可以不夹置在绝缘凸出图案180与位于第一鳍式图案110末端部分处的第一外延图案140之间和/或在绝缘凸出图案180与位于第二鳍式图案210末端部分处的第二外延图案240之间。
参照图13，牺牲层185P可以形成在绝缘凸出图案180上。
牺牲层185P可以填充第一栅沟槽160t并且可以覆盖第一掩模图案30的顶面。
牺牲层185P可以包括例如硅、硅锗、锗、硅氧化物、硅氮化物、硅氧氮化物、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料、旋涂玻璃(SOG)、旋涂硬掩模(SOH)和/或其组合，但不限于此。
在形成牺牲层185P之前，衬垫层175P的被绝缘凸出图案180暴露的一部分可以被去除以形成衬垫175。
在一些示例实施方式中，衬垫层175P可以留在第一掩模图案30上。
参照图14，一部分牺牲层185P可以被去除以形成填充第一栅沟槽160t的牺牲图案185。
牺牲图案185可以通过去除在第一掩模图案30上的一部分牺牲层而形成。
当形成牺牲图案185时，第一掩模图案30可以被去除。因此，第一和第二虚设栅电极120P和220P可以被暴露。
参照图15A，牺牲图案185以及第一和第二虚设栅电极120P和220P可以被去除。
此外，第一和第二虚设栅绝缘层125P和225P可以被去除。
通过去除第一虚设栅电极120P和第一虚设栅绝缘层125P，一部分第一鳍式图案110可以被暴露并且由第一间隔物130限定的第二栅沟槽120t可以形成。
通过去除第二虚设栅电极220P和第二虚设栅绝缘层225P，一部分第二鳍式图案210可以被暴露并且由第二间隔物230限定的第三栅沟槽220t可以被形成。
第一栅绝缘层125可以形成为沿第二栅沟槽120t的侧壁和底面延伸，第二栅绝缘层225可以形成为沿第三栅沟槽220t的侧壁和底面延伸，导电图案衬垫165可以形成在具有绝缘凸出图案180的第一栅沟槽160t中以沿着第一栅沟槽160t的侧壁和绝缘凸出图案180的轮廓延伸。
第一栅电极120可以形成在第一栅绝缘层125上以填充第二栅沟槽120t，第二栅电极220可以形成在第二栅绝缘层225上以填充第三栅沟槽220t，导电图案160可以形成在导电图案衬垫165上以填充第一栅沟槽160t。导电图案160可以覆盖绝缘凸出图案180(或在绝缘凸出图案180上凸出)。
第一和第二栅绝缘层125和225以及导电图案衬垫165可以包括例如硅氧化物、硅氮化物、硅氧氮化物和/或其介电常数高于硅氧化物的介电常数的高k介电材料。高k介电材料可以包括绝缘金属氧化物，例如铪氧化物、铪硅酸盐、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅酸盐、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
在一些示例实施方式中，高k介电材料可以包括如上所述的绝缘金属氧化物中包含的金属的氮化物和/或氧氮化物。例如金属的氮化物和/或氧氮化物可以是铪氮化物和/或铪氧氮化物，但不限于此。
第一和第二栅电极120和220以及导电图案160可以包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和/或其组合。
第一和第二栅电极120和220以及导电图案160可以包括例如导电金属氧化物、导电金属氧氮化物、导电金属氧碳化物和/或导电金属氧碳氮化物。
在一些示例实施方式中，气隙可以形成在导电图案160中和/或形成在导电图案160与导电图案衬垫165之间。
在如图15中所示的沿第一和第二鳍式图案110和210的长度方向截取的剖面图中，第一和第二外延图案140和240的每一个或至少一个可以包括相对于平行第一和第二鳍式图案110和210的每一个或至少一个的顶面的一平面倾斜第一角度的第一倾斜面。第一和第二外延图案140和240的至少一个可以包括平行于第一和第二鳍式图案110和210中对应的一个的顶面的顶面。
沿第一和第二鳍式图案110和210的长度方向截取的剖面图可以与沿图1的线A-A截取的剖面图相同。
在一些示例实施方式中，第一和第二外延图案140和240可以具有各种不同类型的剖面。
参照图15B，第一和第二外延图案140和240的每一个或至少一个可以包括相对于平行第一和第二鳍式图案110和210的每一个或至少一个的顶面的一平面分别倾斜第二角度和第三角度的第二倾斜面和第三倾斜面。第一和第二外延图案140和240的至少一个可以不包括平行于第一和第二鳍式图案110和210中对应的一个的顶面的顶面。
参照图15C，第一和第二外延图案140和240的每一个或至少一个可以包括相对于平行第一和第二鳍式图案110和210的每一个或至少一个的顶面的一平面分别倾斜第四角度和第五角度的第四倾斜面和第五倾斜面。第一和第二外延图案140和240的至少一个可以包括平行于第一和第二鳍式图案110和210中对应的一个的顶面的顶面。
图16至图20是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段的剖面图。
图16示出在参照图4描述的工艺之后进行的工艺。
参照图16，第二掩模图案32可以形成在第一和第二鳍式图案110和210上。第二掩模图案32可以包括第二开口32i。
第二开口32i可以与第一绝缘层51、一部分第一鳍式图案110和一部分第二鳍式图案210重叠。换言之，第二开口32i可以暴露第一绝缘层51、一部分第一鳍式图案110和一部分第二鳍式图案210。
参照图17和图18，第四分离沟槽T4可以通过将第二掩模图案32用作蚀刻掩模去除一部分第一绝缘层51、一部分第一鳍式图案110和一部分第二鳍式图案210而形成。
第四分离沟槽T4可以通过凹进第一鳍式图案110的顶面的一部分、第二鳍式图案210的顶面的一部分和第一绝缘层51的顶面而形成。
第四分离沟槽T4可以连接到或连通第一分离沟槽T1。当形成第四分离沟槽T4时，第一分离沟槽T1可以用剩余的第一绝缘层51填充。
第四分离沟槽T4的宽度可以大于第一分离沟槽T1的宽度。
第二掩模图案32可以被去除以暴露第一和第二鳍式图案110和210的顶面。
第一和第二鳍式图案110和210的顶面可以通过第四分离沟槽T4的形成而具有阶梯式的形状。
参照图19，第二分离沟槽T2可以通过在其中第一和第二鳍式图案110和210的顶面被暴露的状态下去除第一绝缘层51形成。
当形成第二分离沟槽T2时，第一场绝缘层105可以形成在第一鳍式图案110与第二鳍式图案210之间。第一场绝缘层105可以形成在第一鳍式图案110的短边110b与第二鳍式图案210的短边210b之间。
第一场绝缘层105可以暴露第一鳍式图案110的一部分侧壁(例如短边110b)和第二鳍式图案210的一部分侧壁(例如短边210b)。
在第一鳍式图案110中，包括短边110b的侧壁可以被第二和第四分离沟槽T2和T4暴露。
在第二鳍式图案210中，包括短边210b的侧壁可以被第二和第四分离沟槽T2和T4暴露。
第二分离沟槽T2可以限定为第一分离沟槽T1与第四分离沟槽T4之间的空间。第二分离沟槽T2可以连接到第一和第四分离沟槽T1和T4。
第二分离沟槽T2可以通过如参照图5和图6描述的干蚀刻工艺形成。
参照图20，第三分离沟槽T3可以通过增大第二分离沟槽T2的宽度形成，并且第五分离沟槽T5可以通过增大第四分离沟槽T4的宽度形成。
例如，第二氧化物层72可以通过氧化第一和第二鳍式图案110和210的每一个或至少一个的由第二和第四分离沟槽T2和T4暴露的一部分而形成。由第一场绝缘层105暴露的第一和第二鳍式图案110和210的每一个或至少一个的顶面和侧壁的每一个或至少一个的一部分(例如短边110b和210b的每一个或至少一个的一部分)可以被氧化。
因此，第二氧化物层72可以形成在第一和第二鳍式图案110和210由第一场绝缘层105暴露的侧壁(例如短边110b和210b)上并且形成在第一和第二鳍式图案110和210的顶面上。第二氧化物层72可以形成在第二分离沟槽T2的侧壁上和第四分离沟槽T4的侧壁上。
第二氧化物层72可以被去除以形成第三分离沟槽T3和第五分离沟槽T5。
因为通过第一和第二鳍式图案110和210的被第一场绝缘层105暴露的部分的氧化而形成的第二氧化物层72被去除，所以第一和第二鳍式图案110和210可以被部分去除。结果，第三分离沟槽T3可以具有比第二分离沟槽T2的宽度更大的宽度且第五分离沟槽T5可以具有比第四分离沟槽T4的宽度更大的宽度。
根据第二氧化物层72的去除，第二凹陷R2可以形成在第一鳍式图案110与第二鳍式图案210之间。其短边110b和210b彼此面对的第一和第二鳍式图案110和210可以被第二凹陷R2分开。
第二凹陷R2可以包括第一分离沟槽T1、第三分离沟槽T3和第五分离沟槽T5。第三分离沟槽T3的宽度可以大于第一分离沟槽T1的宽度并且可以小于第五分离沟槽T5的宽度。
第一分离沟槽T1可以连接到第三分离沟槽T3。第一分离沟槽T1与第三分离沟槽T3之间的连接部分可以被圆化。
因为第一场绝缘层105填充第一分离沟槽T1，所以第一场绝缘层105可以填充一部分的第二凹陷R2。
图21至图28是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段的剖面图。
图21示出在参照图8描述的工艺之后进行的工艺。
参照图21，第二绝缘层52可以形成在第一场绝缘层105上。
第二绝缘层52可以形成在第三分离沟槽T3中。第二绝缘层52可以填充第三分离沟槽T3。
包括第一分离沟槽T1和第三分离沟槽T3的第一凹陷R1可以用绝缘材料填充。例如，第一场绝缘层105可以填充第一分离沟槽T1且第二绝缘层52可以填充第三分离沟槽T3。
第二绝缘层52的顶面可以与第一和第二鳍式图案110和210的顶面基本共面，但不限于此。
第二绝缘层52可以包括例如氧化物层、氮化物层、氧氮化物层和/或其组合。第二绝缘层52可以包括例如硅氧化物、硅氮化物、硅氧氮化物和其介电常数低于硅氧化物的介电常数的低k介电材料中的至少一种。低k介电材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料和/或其组合，但不限于此。
参照图22，在其中具有第二开口32i的第二掩模图案32可以形成在第一和第二鳍式图案110和210以及第二绝缘层52上。
第二开口32i可以与一部分第一鳍式图案110、一部分第二鳍式图案210和第二绝缘层52重叠。第二开口32i可以暴露一部分第一鳍式图案110、一部分第二鳍式图案210和第二绝缘层52。
第四分离沟槽T4可以通过将第二掩模图案32用作蚀刻掩模蚀刻一部分第一鳍式图案110、一部分第二鳍式图案210和第二绝缘层52而形成。换言之，第四分离沟槽T4可以通过凹进第一鳍式图案110的顶面的一部分、第二鳍式图案210的顶面的一部分和第二绝缘层52的顶面而形成。
第三分离沟槽T3可以连接到第四分离沟槽T4。在形成第四分离沟槽T4时，第三分离沟槽T3可以用剩余的第二绝缘层52填充。
第四分离沟槽T4的宽度可以大于第三分离沟槽T3的宽度。
第三凹陷R3可以形成在第一鳍式图案110与第二鳍式图案210之间。其短边110b和210b彼此面对的第一和第二鳍式图案110和210可以由第三凹陷R3分开。
第三凹陷R3可以包括第一分离沟槽T1、第三分离沟槽T3和第四分离沟槽T4。第三分离沟槽T3的宽度大于第一分离沟槽T1的宽度。
第一分离沟槽T1可以连接到第三分离沟槽T3。第一分离沟槽T1与第三分离沟槽T3之间的连接部分可以被圆化。
第一场绝缘层105和第二绝缘层52可以形成在第三凹陷R3中。换言之，一部分第三凹陷R3可以用绝缘材料填充。
参照图23，第三绝缘层53可以形成为填充第四分离沟槽T4和第二开口32i。
更具体地，绝缘材料可以形成在第二掩模图案32上足以填充第二开口32i和第四分离沟槽T4，然后可以通过平坦化工艺被去除以形成第三绝缘层53.
第三绝缘层53可以包括例如氧化物层、氮化物层、氧氮化物层和/或其组合。第三绝缘层53可以包括例如硅氧化物、硅氮化物、硅氧氮化物和其介电常数低于硅氧化物的介电常数的低k介电材料中的至少一种。低k介电材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、无掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料和/或其组合，但不限于此。
参照图24，第二掩模图案32可以被去除。
第一和第二鳍式图案110和210的顶面可以通过第二掩模图案32的去除被暴露。
因此，第三绝缘层53可以凸出超过第一和第二鳍式图案110和210的顶面。
参照图25，凸出超过第一和第二鳍式图案110和210顶面的至少部分的第三绝缘层53可以被去除以形成凹进的第三绝缘层53r。在去除至少部分的第三绝缘层53时，第一和第二鳍式图案110和210可以被部分去除。
因此，绝缘图案106可以形成在第一场绝缘层105上。绝缘图案106可以包括第二绝缘层52和凹进的第三绝缘层53r。
顺序堆叠在衬底100上的第一场绝缘层105和绝缘图案106可以形成在第一鳍式图案110与第二鳍式图案210之间。
参照图26，第一虚设栅电极120P、第二虚设栅电极220P和第三虚设栅电极160P可以被形成。
第一虚设栅电极120P可以在第二方向Y1(参照图1)上延伸并且可以形成在第一鳍式图案110上。第一虚设栅绝缘层125P可以形成在第一虚设栅电极120P与第一鳍式图案110之间。
第二虚设栅电极220P可以在第二方向Y1上延伸并且可以形成在第二鳍式图案210上。第二虚设栅绝缘层225P可以形成在第二虚设栅电极220P与第二鳍式图案210之间。
第三虚设栅电极160P可以在第二方向Y1上延伸并且可以形成在第一鳍式图案110与第二鳍式图案210之间。第三虚设栅电极160P可以形成在第一和第二鳍式图案110和210的彼此面对的短边110b和210b之间的绝缘图案106上。第三虚设栅电极160P可以在第一鳍式图案110与第二鳍式图案210之间。
第一间隔物130可以形成在第一虚设栅电极120P的侧壁上，第二间隔物230可以形成在第二虚设栅电极220P的侧壁上，第三间隔物170可以形成在第三虚设栅电极160P的侧壁上。
栅硬掩模图案2001可以形成在第一至第三虚设栅电极120P、220P和160P的顶面上。
参照图27，第一外延图案140可以形成在第一虚设栅电极120P的相反侧的第一鳍式图案110上，第二外延图案240可以形成在第二虚设栅电极220P的相反侧的第二鳍式图案210上。
绝缘图案106可以设置在位于第一鳍式图案110的末端部分处的第一外延图案140与位于第二鳍式图案210的末端部分处的第二外延图案240之间。
半导体图案(例如一部分第一鳍式图案110)可以被夹置在第一外延图案140与绝缘图案106之间。半导体图案(例如一部分第二鳍式图案210)可以被夹置在第二外延图案240与绝缘图案106之间。
层间绝缘层190可以形成在衬底100上以覆盖第一和第二鳍式图案110和210以及第一至第三虚设栅电极120P、220P和160P。
层间绝缘层190可以被平坦化直到第一至第三虚设栅电极120P、220P和160P的顶面被暴露。因此，栅硬掩模图案2001可以被去除。
第一至第三虚设栅电极120P、220P和160P和第一至第三虚设栅绝缘层125P、225P和165P可以被去除。
根据第三虚设栅电极160P和第三虚设栅绝缘层165P的去除，第一栅沟槽160t可以形成在绝缘图案106上并且可以由第三间隔物170限定。
根据第一虚设栅电极120P和第一虚设栅绝缘层125P的去除，第二栅沟槽120t可以形成为暴露第一鳍式图案110并且可以由第一间隔物130限定。
根据第二虚设栅电极220P和第二虚设栅绝缘层225P的去除，第三栅沟槽220t可以形成为暴露第二鳍式图案210并且可以由第二间隔物230限定。
参照图28，第一栅绝缘层125、第二栅绝缘层225和导电图案衬垫165可以分别形成在第二栅沟槽120t、第三栅沟槽220t和第一栅沟槽160t中。
第一栅电极120可以形成为填充第二栅沟槽120t，第二栅电极220可以形成为填充第三栅沟槽220t，导电图案160可以形成为填充第一栅沟槽160t。
图29至图38示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段。
图30是沿图29的线A-A和线B-B截取的剖面图。此外，因为第一区域I中的元件与参照图1至图28描述的那些相同，所以将简要描述第一区域I。
参照图29和图30，第一鳍式图案110和第二鳍式图案210可以形成在第一区域I的衬底100上并且可以在第一方向X1上纵向延伸。第三鳍式图案310和第四鳍式图案410可以形成在第二区域II的衬底100上并且可以在第三方向X2上纵向延伸。
衬底100可以包括第一区域I和第二区域II。第一和第二区域I和II可以彼此分开或者可以彼此连接。
第一晶体管可以形成在第一区域I中且第二晶体管可以形成在第二区域II中。第一晶体管和第二晶体管可以具有彼此不同的导电类型。例如，第一区域I可以是在其中形成作为NMOS晶体管的第一晶体管的NMOS区域且第二区域II可以是在其中形成作为PMOS晶体管的第二晶体管的PMOS区域。或者，第一区域I可以是在其中形成作为PMOS晶体管的第一晶体管的PMOS区域且第二区域II可以是在其中形成作为NMOS晶体管的第二晶体管的NMOS区域。
以下将描述第一区域I是NMOS区域且第二区域II是PMOS区域。
第一和第二鳍式图案110和210可以在第一方向X1上布置在一条线上。第一和第二鳍式图案110和210可以在其长度方向上布置成彼此相邻。
第一和第二鳍式图案110和210可以由分离沟槽T1彼此分开。
第三和第四鳍式图案310和410可以在第三方向X2上布置在一条线上。第三方向X2可以平行于第一方向X1，但不限于此。
第三和第四鳍式图案310和410可以在其长度方向上布置并且可以彼此相邻。
第三鳍式图案310的长侧壁310a和第四鳍式图案410的长侧壁410a可以在第三方向X2上延伸。第三鳍式图案310的短边310b和第四鳍式图案410的短边410b可以在第四方向Y2上延伸并且可以面对彼此。
第四方向Y2可以垂直于第三方向X2。
第六分离沟槽T6可以形成在第三鳍式图案310与第四鳍式图案410之间以分开第三和第四鳍式图案310和410。第六分离沟槽T6可以形成为接触第三和第四鳍式图案310和410的短边310b和410b。
以下将基于沿图29的线A-A和线B-B截取的剖面图进行描述。
参照图31，第一绝缘层51可以形成为填充第一分离沟槽T1。
第四绝缘层54可以形成为填充第六分离沟槽T6。第一和第四绝缘层51和54可以同时形成，但不限于此。
第三掩模图案34可以形成在第二区域II中。第三掩模图案34可以覆盖第三和第四鳍式图案310和410以及第四绝缘层54。
第一和第二鳍式图案110和210以及第一绝缘层51可以被第三掩模图案34暴露。
参照图32和图33，第二分离沟槽T2可以通过去除一部分第一绝缘层51形成。
第一绝缘层51的剩余部分可以设置在第一分离沟槽T1中并且第一绝缘层51被去除的部分可以是第二分离沟槽T2。第一绝缘层51的剩余部分可以是第一场绝缘层105。
第一绝缘层51可以在其中第一和第二鳍式图案110和210的顶面被暴露的状态下被部分去除。第一绝缘层51可以通过顺序执行第一蚀刻工艺和第二蚀刻工艺被部分去除。
第一绝缘层51可以通过与参照图5和图6描述的方式相同的方式被部分去除。
参照图34，第一氧化物层70可以通过氧化第一和第二鳍式图案110和210的每一个或至少一个的由第二分离沟槽T2暴露的一部分形成。
第一氧化物层70可以通过氧化由第一场绝缘层105暴露的第一鳍式图案110的一部分和由第一场绝缘层105暴露的第二鳍式图案210的一部分形成。第一氧化物层70可以形成在第二分离沟槽T2的侧壁上。
参照图35，第一氧化物层70可以被去除以在第一场绝缘层105上形成第三分离沟槽T3。
第三分离沟槽T3的宽度可以大于第二分离沟槽T2的宽度。第三分离沟槽T3可以通过增大第二分离沟槽T2的宽度形成。
第一凹陷R1可以通过去除第一氧化物层70形成在第一鳍式图案110与第二鳍式图案210之间。第一凹陷R1可以包括第一分离沟槽T1和第三分离沟槽T3。
参照图36，第二区域II中的第三掩模图案34可以被去除。
第四掩模图案36可以形成在第一区域I中。第四掩模图案36可以覆盖第一和第二鳍式图案110和210以及第一场绝缘层105。
第四掩模图案36可以形成在第一凹陷R1中。
第二区域II中的第三和第四鳍式图案310和410以及第四绝缘层54可以被第四掩模图案36暴露。
参照图37，第七分离沟槽T7可以通过去除一部分第四绝缘层54形成。第七分离沟槽T7可以由第三鳍式图案310的侧壁(例如短边310b)、第四鳍式图案410的侧壁(例如短边410b)和第四绝缘层54的剩余部分限定。
根据第七分离沟槽T7的形成，第二场绝缘层107可以形成在第三鳍式图案310与第四鳍式图案410之间。第四绝缘层54的剩余部分可以是第二场绝缘层107。
第二场绝缘层107可以形成在第三鳍式图案310的短边310b与第四鳍式图案410的短边410b之间。第二场绝缘层107可以暴露第三鳍式图案310的一部分侧壁(例如一部分短边310b)和第四鳍式图案410的一部分侧壁(例如一部分短边410b)。
第四掩模图案36可以被去除。
参照图38，通过执行将栅硬掩模图案2001用作蚀刻掩模的蚀刻工艺，第一至第三虚设栅电极120P、220P和160P可以形成在第一区域I中且第四至第六虚设栅电极320P、420P和360P可以形成在第二区域II中。
第一虚设栅绝缘层125P可以形成在第一鳍式图案110与第一虚设栅电极120P之间，第二虚设栅绝缘层225P可以形成在第二鳍式图案210与第二虚设栅电极220P之间。
第三虚设栅电极160P可以形成在第一鳍式图案110的短边110b与第二鳍式图案210的短边210b之间形成的第一场绝缘层105上。第三虚设栅电极160P可以在第一和第二鳍式图案110和210之间(或者沿第二方向Y1在第一和第二鳍式图案110和210之间延伸)。
第三虚设栅电极160P可以形成在第一凹陷R1中。例如，第三虚设栅电极160P可以形成在第三分离沟槽T3中。
第三虚设栅绝缘层165P可以形成在第一场绝缘层105与第三虚设栅电极160P之间，但不限于此。
第四虚设栅绝缘层325P可以形成在第三鳍式图案310与第四虚设栅电极320P之间，第五虚设栅绝缘层425P可以形成在第四鳍式图案410与第五虚设栅电极420P之间。
第六虚设栅电极360P可以形成在第三鳍式图案310的短边310b与第四鳍式图案410的短边410b之间的第二场绝缘层107上。第六虚设栅电极360P可以在第三鳍式图案310与第四鳍式图案410之间(或沿第四方向Y2在第三鳍式图案310与第四鳍式图案410之间延伸)。第二方向Y1可以平行于第四方向Y2，但不限于此。
第六虚设栅电极360P可以形成在第七分离沟槽T7中。
第六虚设栅绝缘层365P可以形成在第六虚设栅电极360P与第二场绝缘层107之间，但不限于此。
然后，可以执行栅替换工艺以在第一区域I中的第一鳍式图案110上形成第一栅电极，在第二鳍式图案210上形成第二栅电极，和在第一场绝缘层105上形成第一导电图案，以及在第二区域II中的第三鳍式图案310上形成第三栅电极，在第四鳍式图案410上形成第四栅电极，和在第二场绝缘层107上形成第二导电图案。
第一和第二栅电极可以在第二方向Y1上延伸。第三和第四栅电极可以在第四方向Y2上延伸。第一区域I中的第一导电图案可以在第一鳍式图案110与第二鳍式图案210之间(或者沿第二方向Y1在第一鳍式图案110与第二鳍式图案210之间延伸)，第二区域II中的第二导电图案可以在第三鳍式图案310与第四鳍式图案410之间(或者沿第四方向Y2在第三鳍式图案310与第四鳍式图案410之间延伸)。
此外，第一栅绝缘层可以形成在第一栅电极与第一鳍式图案110之间，第二栅绝缘层可以形成在第二栅电极与第二鳍式图案210之间，第一导电图案衬垫可以形成在第一导电图案与第一场绝缘层105之间。
第三栅绝缘层可以形成在第三栅电极与第三鳍式图案310之间，第四栅绝缘层可以形成在第四栅电极与第四鳍式图案410之间，第二导电图案衬垫可以形成在第二导电图案与第二场绝缘层107之间。
图39至图43示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的各阶段。
参照图39，第一绝缘层51可以形成为填充第一分离沟槽T1。第四绝缘层54可以形成为填充第六分离沟槽T6。
第三掩模图案34可以形成在第二区域II中以覆盖第三和第四鳍式图案310和410以及第四绝缘层54。
此外，其中具有第二开口32i的第二掩模图案32可以形成在第一区域I中的第一鳍式图案110、第二鳍式图案210和第一绝缘层51上。
第二掩模图案32和第三掩模图案34可以同时形成，或者可以通过不同的工艺形成。
参照图40和图41，一部分第一鳍式图案110和一部分第二鳍式图案210可以将第二掩模图案用作蚀刻掩模被去除以形成第四分离沟槽T4。
第四分离沟槽T4可以通过凹进第一鳍式图案110的一部分顶面、第二鳍式图案210的一部分顶面和第一绝缘层51的顶面形成。
第二掩模图案32可以被去除以暴露第一和第二鳍式图案110和210的顶面。
参照图42，第二沟槽T2可以通过在其中第一和第二鳍式图案110和210的顶面被暴露的状态下去除一部分第一绝缘层51形成。
根据第二分离沟槽T2的形成，第一场绝缘层105可以形成在第一鳍式图案110与第二鳍式图案210之间。
参照图43，第二氧化物层72(参照图20)可以通过氧化由第二和第四分离沟槽T2和T4暴露的一部分第一鳍式图案110以及一部分第二鳍式图案210而形成，然后第二氧化物层72可以被去除以形成第三分离沟槽T3和第五分离沟槽T5。
然后，第二场绝缘层107可以使用如参照图36和图37描述的工艺形成在第三鳍式图案310与第四鳍式图案410之间。
图44是包括由根据本发明构思的一些示例实施方式的方法制造的半导体器件的芯片上系统(SoC)的框图。
参照图44，SoC 1000可以包括应用处理器1001和DRAM 1060。
应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
中央处理单元1010可以执行用于运行SoC 1000必需的操作。在一些示例实施方式中，中央处理单元1010可以被配置在包括多个核的多核环境中。
多媒体系统1020可以用于执行SoC 1000中各种各样的多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、相机系统和后置处理器。
总线1030可以用于执行中央处理单元1010、多媒体系统1020、存储系统1040和外围电路1050之间的数据通信。在一些示例实施方式中，总线1030可以具有多层结构。具体地，总线1030的示例可以包括多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，但本发明构思的示例实施方式不限于此。
存储系统1040可以通过将AP 1001连接到外部存储器(例如DRAM 1060)而提供高速运行必需的环境。在一些示例实施方式中，存储系统1040可以包括单独的控制器(例如DRAM控制器)，用于控制外部存储器(例如DRAM 1060)。
外围电路1050可以提供将SoC 1000流畅连接到外部装置(例如主板)必需的环境。因此，外围电路1050可以包括使连接到SoC系统1000的外部装置能够被兼容使用的各种不同种类的接口。
DRAM 1060可以起到运行AP 1001所需的工作存储器的作用。在如示出的一些示例实施方式中，DRAM 1060可以设置在AP 1001之外。具体地，DRAM 1060可以以层叠封装(PoP)的形式与AP 1001一起被封装。中央处理单元1010、多媒体系统1020、存储系统1040、外围电路1050和DRAM 1060的每一个或至少一个可以由一个或更多个通过根据一些示例实施方式在此描述的方法制造的半导体器件被具体化。
虽然已经参照本发明构思的一些示例实施方式具体示出和描述了本发明，但本领域的一般技术人员将理解在不背离由随附的权利要求所界定的示例实施方式的精神和范围的情况下，可以作出形式和细节上的不同变化。
本申请要求2016年2月2日向韩国知识产权局提交的韩国专利申请第10-2016-0012950号和2016年3月22日向韩国知识产权局提交的韩国专利申请第10-2016-0034018号的优先权，其全部内容通过引用结合在此。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成布置在一条线上的第一鳍式图案和第二鳍式图案，所述第一和第二鳍式图案分别包括长边和短边，并且由在所述第一和第二鳍式图案的相邻的所述短边之间的第一沟槽分开；
形成第一绝缘层以填充所述第一沟槽；
通过去除所述第一绝缘层的一部分在所述第一绝缘层上形成第二沟槽；以及
通过增大所述第二沟槽的宽度形成第三沟槽。
2.如权利要求1所述的方法，其中所述第二沟槽的侧壁由所述第一鳍式图案的所述短边和所述第二鳍式图案的所述短边限定，并且
其中通过增大所述第二沟槽的所述宽度形成所述第三沟槽包括，
通过氧化由所述第二沟槽暴露的所述第一鳍式图案的一部分和所述第二鳍式图案的一部分而形成氧化物层；以及
去除所述氧化物层。
3.如权利要求1所述的方法，还包括：
在形成所述第二沟槽之前，在所述第一鳍式图案、所述第二鳍式图案和所述第一绝缘层上形成掩模图案，所述掩模图案包括开口；以及
通过将所述掩模图案用作蚀刻掩模凹进所述第一鳍式图案的一部分顶面、所述第二鳍式图案的一部分顶面和所述第一绝缘层的顶面而形成第四沟槽。
4.如权利要求3所述的方法，其中所述掩模图案在形成所述第四沟槽之后且在形成所述第二沟槽之前被去除，并且
通过去除所述第一绝缘层的所述部分形成所述第二沟槽包括去除所述凹进的第一绝缘层的一部分。
5.如权利要求1所述的方法，还包括：
在所述第三沟槽中形成虚设栅电极，所述虚设栅电极在所述第一鳍式图案与所述第二鳍式图案之间；
通过去除所述虚设栅电极形成栅沟槽；以及
在所述栅沟槽中形成导电图案。
6.如权利要求5所述的方法，还包括：
在形成所述导电图案之前，在所述栅沟槽的一部分侧壁上形成绝缘凸出图案，并且
其中所述导电图案形成在所述绝缘凸出图案上并且覆盖所述绝缘凸出图案。
7.如权利要求1所述的方法，还包括：
形成绝缘图案以填充所述第三沟槽；
在所述绝缘图案上形成虚设栅电极；
通过去除所述虚设栅电极形成栅沟槽；以及
在所述栅沟槽中形成导电图案。
8.如权利要求7所述的方法，其中形成绝缘图案包括：
形成第二绝缘层以填充所述第三沟槽；
在所述第一鳍式图案、所述第二鳍式图案和所述第二绝缘层上形成掩模图案，所述掩模图案包括开口；
通过将所述掩模图案用作蚀刻掩模凹进所述第一鳍式图案的一部分顶面、所述第二鳍式图案的一部分顶面和所述第二绝缘层的顶面形成第四沟槽；
形成第三绝缘层以填充所述第四沟槽和所述开口；
去除所述掩模图案；以及
去除所述第三绝缘层的一部分。
9.如权利要求1所述的方法，其中所述第一绝缘层的所述部分在其中所述第一鳍式图案的顶面和所述第二鳍式图案的顶面被暴露的状态下通过干蚀刻工艺被去除。
10.如权利要求9所述的方法，其中所述干蚀刻工艺包括：
被顺序执行的第一干蚀刻工艺和第二干蚀刻工艺；并且其中
所述第一干蚀刻工艺在其中所述第一绝缘层相对于所述第一和第二鳍式图案具有第一蚀刻选择比的条件下被执行，并且
所述第二干蚀刻工艺在其中所述第一绝缘层相对于所述第一和第二鳍式图案具有不同于所述第一蚀刻选择比的第二蚀刻选择比的条件下被执行。
11.一种制造半导体器件的方法，包括：
形成布置在一条线上的第一鳍式图案和第二鳍式图案，所述第一和第二鳍式图案分别包括长边和短边；
在所述第一鳍式图案的所述短边与所述第二鳍式图案的所述短边之间形成场绝缘层，所述场绝缘层暴露所述第一鳍式图案的一部分和所述第二鳍式图案的一部分；
通过去除由所述场绝缘层暴露的所述第一鳍式图案的所述部分和所述第二鳍式图案的所述部分形成第一沟槽；以及
在所述场绝缘层上形成虚设栅电极，所述虚设栅电极在所述第一鳍式图案与所述第二鳍式图案之间。
12.如权利要求11所述的方法，其中形成第一沟槽包括：
通过氧化由所述场绝缘层暴露的所述第一鳍式图案的所述部分和所述第二鳍式图案的所述部分在所述第一和第二鳍式图案的至少一个的侧壁上形成氧化物层；以及
去除所述氧化物层。
13.如权利要求11所述的方法，其中形成场绝缘层包括：
在所述第一鳍式图案的所述短边与所述第二鳍式图案的所述短边之间形成第一绝缘层以覆盖所述第一和第二鳍式图案的所述侧壁；以及
去除所述第一绝缘层的一部分。
14.如权利要求11所述的方法，还包括：
在所述第一沟槽中的所述虚设栅电极的侧壁上形成间隔物；
通过去除所述虚设栅电极形成第二沟槽；
在所述第二沟槽的一部分侧壁上形成绝缘凸出图案；以及
在所述绝缘凸出图案上形成导电图案以填充所述第二沟槽，所述导电图案覆盖所述绝缘凸出图案。
15.如权利要求11所述的方法，还包括：
在形成所述虚设栅电极之前形成绝缘图案以填充所述第一沟槽，
所述虚设栅电极形成在所述绝缘图案上。
16.一种制造半导体器件的方法，包括：
在所述衬底的第一区域中沿纵向方向形成第一半导体材料和第二半导体材料，所述第一和第二半导体材料在纵向方向上由第一沟槽分开；
在所述第一沟槽中形成第一绝缘层；
通过去除所述第一绝缘层的一部分在所述第一绝缘层上形成第二沟槽；以及
通过增大所述第二沟槽的宽度形成第三沟槽。
17.如权利要求16所述的方法，还包括：
在所述第三沟槽中形成虚设栅电极；
通过去除所述虚设栅电极形成栅沟槽；以及
在所述栅沟槽中形成导电图案。
18.如权利要求16所述的方法，其中所述第一和第二半导体材料分别形成第一和第二鳍式图案。
19.如权利要求16所述的方法，其中形成第三沟槽包括：
通过氧化由所述第二沟槽暴露的所述第一鳍式图案的一部分和所述第二鳍式图案的一部分而形成氧化物层；以及
去除所述氧化物层以形成所述第三沟槽。
20.如权利要求16所述的方法，还包括：
在所述衬底的第二区域中在一条线上形成第三鳍式图案和第四鳍式图案，所述第三和第四鳍式图案在其纵向方向上由第四沟槽分开，所述第一区域是NMOS区域且所述第二区域是PMOS区域。
CN201710063704.7A 2016-02-02 2017-02-03 半导体器件的制造方法 Active CN107026088B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2016-0012950 2016-02-02
KR20160012950 2016-02-02
KR1020160034018A KR102388352B1 (ko) 2016-02-02 2016-03-22 반도체 장치 및 이의 제조 방법
KR10-2016-0034018 2016-03-22

Publications (2)

Publication Number Publication Date
CN107026088A true CN107026088A (zh) 2017-08-08
CN107026088B CN107026088B (zh) 2022-05-03

Family

ID=59387061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710063704.7A Active CN107026088B (zh) 2016-02-02 2017-02-03 半导体器件的制造方法

Country Status (2)

Country Link
US (3) US10475707B2 (zh)
CN (1) CN107026088B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978525A (zh) * 2016-10-21 2018-05-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510615B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming the same
TWI689040B (zh) * 2017-02-02 2020-03-21 聯華電子股份有限公司 半導體元件及其製造方法
KR102568057B1 (ko) * 2018-06-14 2023-08-17 삼성전자주식회사 반도체 장치
US11222958B2 (en) * 2018-09-28 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor with external ferroelectric structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100373584C (zh) * 2003-01-16 2008-03-05 三星电子株式会社 具有多栅极绝缘层的半导体装置及其制造方法
US20090212370A1 (en) * 2008-02-21 2009-08-27 Kabushiki Kaisha Toshiba Semiconductor device having insulated gate field effect transistors and method of fabricating the same
US20100062603A1 (en) * 2008-09-11 2010-03-11 Udayan Ganguly Semiconductor devices suitable for narrow pitch applications and methods of fabrication thereof
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278883B1 (ko) 1999-01-25 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR20060005181A (ko) 2004-07-12 2006-01-17 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR101099516B1 (ko) 2008-03-19 2011-12-28 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 및 그의 형성 방법
KR20100055120A (ko) 2008-11-17 2010-05-26 주식회사 하이닉스반도체 금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법
US8049299B2 (en) 2009-02-25 2011-11-01 Freescale Semiconductor, Inc. Antifuses with curved breakdown regions
US8319311B2 (en) 2009-03-16 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid STI gap-filling approach
US8598675B2 (en) 2011-02-10 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure profile for gap filling
KR101774298B1 (ko) * 2011-05-30 2017-09-20 삼성전자 주식회사 반도체 장치의 제조방법
US8623713B2 (en) 2011-09-15 2014-01-07 International Business Machines Corporation Trench isolation structure
US20130214392A1 (en) 2012-02-20 2013-08-22 Globalfoundries Inc. Methods of forming stepped isolation structures for semiconductor devices using a spacer technique
KR101998666B1 (ko) 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9293586B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102085525B1 (ko) 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102199851B1 (ko) * 2014-10-21 2021-01-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102214023B1 (ko) * 2014-12-03 2021-02-09 삼성전자주식회사 반도체 장치
KR102426834B1 (ko) * 2015-06-04 2022-07-28 삼성전자주식회사 반도체 장치
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100373584C (zh) * 2003-01-16 2008-03-05 三星电子株式会社 具有多栅极绝缘层的半导体装置及其制造方法
US20090212370A1 (en) * 2008-02-21 2009-08-27 Kabushiki Kaisha Toshiba Semiconductor device having insulated gate field effect transistors and method of fabricating the same
US20100062603A1 (en) * 2008-09-11 2010-03-11 Udayan Ganguly Semiconductor devices suitable for narrow pitch applications and methods of fabrication thereof
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978525A (zh) * 2016-10-21 2018-05-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US11521900B2 (en) 2022-12-06
US10910275B2 (en) 2021-02-02
US20200043807A1 (en) 2020-02-06
CN107026088B (zh) 2022-05-03
US10475707B2 (en) 2019-11-12
US20170221769A1 (en) 2017-08-03
US20210118746A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
US20220085162A1 (en) Method for forming multi-gate semiconductor device
KR101795870B1 (ko) Fet 및 fet를 형성하는 방법
US11791421B2 (en) Nanosheet field-effect transistor device and method of forming
TWI739187B (zh) 半導體裝置的形成方法
CN107871740A (zh) 在衬底和/或鳍中包括器件隔离区的半导体器件
CN106098554B (zh) 栅极上的缓冲层及其形成方法
US11521900B2 (en) Semiconductor device and method of fabricating the same
US9972544B2 (en) Semiconductor device with conductive pattern on insulating line pattern on spacer on field insulating film in trench between fin patterns
CN112151615A (zh) 半导体器件和制造半导体器件的方法
US20230299159A1 (en) Semiconductor Devices and Methods
TWI721605B (zh) 積體電路結構及其形成方法
TW202131389A (zh) 半導體結構及其形成方法
CN109786437A (zh) 半导体器件
US20200043794A1 (en) Finfet device and methods of forming the same
TWI829000B (zh) 半導體裝置及其形成方法
US20220310654A1 (en) Method of manufacturing semiconductor device
JP2022017209A (ja) マルチゲート装置用自己整合型メタルゲート及びその形成方法
KR102388352B1 (ko) 반도체 장치 및 이의 제조 방법
US20240072147A1 (en) Semiconductor device and manufacturing method thereof
US11942478B2 (en) Semiconductor device structure and methods of forming the same
US20220359736A1 (en) Forming 3D Transistors Using 2D Van Der WAALS Materials
TW202401591A (zh) 半導體裝置
TW202305948A (zh) 半導體結構及其形成方法
TW202329453A (zh) 半導體裝置
TW202232582A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant