KR20100055120A - 금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20100055120A
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Abstract

본 발명은 금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 비휘발성 메모리 소자의 제조 방법에 있어서, 기판의 표면으로부터 상부가 돌출된 복수의 소자분리막을 형성하는 단계; 이웃한 상기 소자분리막들 간의 갭영역에서 단차부를 갖는 플로팅 게이트 전극용 도전막을 형성하고, 상기 단차부 내에 금속 도트을 매립하여 플로팅 게이트 전극 패턴을 형성하는 단계; 및 상기 플로팅 게이트 전극 패턴이 형성된 결과물의 전체 구조 상에, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성하는 단계를 포함한다.
본 발명에 따르면, 복수의 메모리 셀 각각의 플로팅 게이트 전극이 균일한 사이즈의 금속 도트를 동일한 개수로 포함하도록 형성할 수 있으므로, 셀 분포를 개선할 수 있다. 특히, 금속 도트 내에 전하를 저장함으로써 전하의 손실을 방지할 수 있으며, 금속 도트는 플로팅 게이트 전극용 도전막 예를 들어, 폴리실리콘막에 의해 둘러싸여져 있으므로, 후속 고온 공정에서의 손상을 방지할 수 있다. 또한, 프로그램/소거 속도를 개선하고, 신뢰성을 향상시킬 수 있다.
비휘발성 메모리 소자, 금속 도트

Description

금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE HAVING THE METAL DOT AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세히는 금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 기판 상에 터널 절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 게이트 패턴을 구비하며, 상기 플로팅 게이트 전극 내에 전하를 주입 및 방출하여 메모리 셀의 문턱 전압을 조절함으로써, 데이터를 저장 및 소거한다.
비휘발성 메모리 소자는 휴대폰, 디지털 카메라, MP3 등의 휴대용 전자 장치에 주로 사용되는데, 최근 이러한 장치들의 소형화 및 고용량화에 따라, 비휘발성 메모리 소자의 프로그램/소거 속도 향상이 요구되고 있다.
따라서, 종래기술은 상기와 같은 요구에 부응하기 위하여, 메탈로 이루어진 플로팅 게이트 전극을 제안한다. 그러나, 메탈로 이루어진 플로팅 게이트 전극을 사용하는 경우, 몇 가지 문제점이 발생하게 된다.
첫째, 저장된 데이터가 손상되어 메모리 소자의 신뢰성을 저하시키는 문제점이 발생한다. 메탈은 물질적 특성상, 전하의 이동이 자유롭기 때문에, 메탈로 이루어진 플로팅 게이트 전극의 경우, 저장된 전하가 플로팅 게이트 전극으로부터 빠져나가는 문제점이 발생하게 된다. 이는 저장된 데이터를 손상시키게 된다.
둘째, 고온 공정시 플로팅 게이트 전극이 손상되는 문제점이 발생한다. 메탈은 폴리실리콘막에 비해 상대적으로 용융점이 낮기 때문에, 메탈로 이루어진 플로팅 게이트 전극은 고온 공정시 이상산화되거나 변형되어 손상될 수 있다. 예를 들어, ONO막으로 이루어지는 전하차단막 형성 공정은 650 내지 850℃의 고온에서 수행되는데, 메탈로 이루어진 플로팅 게이트 전극 상에 전하차단막을 형성하는 경우,플로팅 게이트 전극이 산화 및 변형되거나 전하차단막과 반응하는 문제점이 발생하게 된다.
한편, 종래기술은 비휘발성 메모리 소자의 전하 저장 능력을 향상시키기 위하여, 도트(dot) 형태로 형성된 금속(이하, '금속 도트'라 한다.)을 이용하여 전하를 저장하는 방안을 제시한다. 메탈은 작은 사이즈로도 충분한 양의 전하를 저장하는 것이 가능하며, 일반적으로 절연막 내에 형성되기 때문에, 금속 도트를 포함하는 플로팅 게이트 전극을 형성함으로써, 전하의 손실을 현저히 감소시킬 수 있다. 또한, 아이솔레이션(isolation)에 유리한 장점이 있다.
금속 도트는 예를 들어, 금속 성분이 함유된 박막을 형성한 후, 열공정을 통해 금속 성분을 이동(atomic migration) 및 결정화시킴으로써 형성될 수 있다.
그러나, 종래기술에 따른 금속 도트 형성 방법에 의하면, 공정상의 한계상, 금속 도트를 균일한 사이즈로 성장시키는데 한계가 있다. 특히, 금속 도트는 하부층의 불안정한 위치에서 시드(seed)가 형성된 후에 성장되기 때문에, 복수의 메모리 셀에 대하여 균일한 분포로 성장시키기 어렵다.
결국, 비휘발성 메모리 소자에 포함된 복수의 메모리 셀은 각각 다른 사이즈의 금속 도트를 각각 다른 개수로 포함하게 된다. 따라서, 복수의 메모리 셀 간의 문턱 전압의 차이가 증가하게 되며, 그에 따라, 비휘발성 메모리 소자의 특성을 저하시키게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 복수의 메모리 셀이 균일한 사이즈의 금속 도트를 포함하는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은, 비휘발성 메모리 소자 제조 방법에 있어서, 기판의 표면으로부터 상부가 돌출된 복수의 소자분리막을 형성하는 단계; 이웃한 상기 소자분리막들 간의 갭영역에서 단차부를 갖는 플로팅 게이트 전극용 도전막을 형성하고, 상기 단차부 내에 금속 도트을 매립하여 플로팅 게이트 전극 패턴을 형성하는 단계; 및 상기 플로팅 게이트 전극 패턴이 형성된 결과물의 전체 구조 상에, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 비휘발성 메모리 소자에 있어서, 기판 상에 형성되는 터널 절연막; 상기 터널절연막 상에 형성되며, 금속 도트 및 상기 금속 도트을 둘러싸는 폴리실리콘막으로 이루어지는 플로팅 게이트 전극; 상기 플로팅 게이트 전극 상에 형성되는 전하차단막; 및 상기 전하차단막 상에 형성되는 콘트롤 게이트 전극을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 복수의 메모리 셀 각각의 플로팅 게이트 전극이 균일한 사이즈의 금속 도트를 포함하도록 형성할 수 있다. 따라서, 복수의 메모리 셀이 균일한 양의 전하를 저장할 수 있게 되며, 이를 통해, 메모리 소자의 셀 분포를 개선할 수 있다. 뿐만 아니라, 금속 도트 내에 전하를 저장함으로써 전하의 손실을 방지할 수 있으며, 금속 도트는 플로팅 게이트 전극용 도전막 예를 들어, 폴리실리콘막에 의해 둘러싸여져 있으므로, 후속 고온 공정에서의 손상을 방지할 수 있다. 또한, 프로그램/소거 속도를 개선하고, 신뢰성을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃을 나타내는 도면이다.
도시된 바와 같이, 필드 영역(Field;F)에 형성되는 제1방향으로 확장되는 복수의 소자분리막에 의해 활성 영역(Active;A)이 정의된다. 기판 상에는 활성 영 역(A)을 따라 제1방향(A-A')으로 비트 라(BL)인이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 워드 라인(WL)이 구비된다. 이때, 활성 영역(A)의 소정 영역에는 제1방향으로 터널절연막 및 플로팅 게이트 전극이 형성되며, 상기 제2방향으로 콘트롤 게이트 전극이 형성된다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도로서, 각 도면은 도 1의 제2방향(B-B') 단면을 나타낸다. 특히, 제1실시예는 금속 도트 및 이를 둘러싸는 플로팅 게이트 전극용 도전막으로 이루어지는 플로팅 게이트 전극을 형성하는 방법에 대하여 설명한다.
도 2a에 도시된 바와 같이, 기판(20) 상에 스크린 절연막(21)을 형성한 후, 웰(well) 영역 형성을 위한 이온주입공정을 수행한다. 여기서, 스크린 절연막(21)은 이온주입공정시 기판(20)의 표면이 손상되는 것을 방지하기 위한 것으로서, 산화막 예를 들어, SiO2막으로 이루어지는 것이 바람직하다.
이어서, 스크린 절연막(21) 상에 하드마스크층(22)을 형성한다. 여기서, 하드마스크층(22)의 두께에 따라 후속 공정에서 형성되는 플로팅 게이트 전극의 높이가 결정되므로, 하드마스크층(22)은 소자분리막 형성 공정에서의 손상을 감안하여 충분한 두께로 형성되는 것이 바람직하다. 예를 들어, 300 내지 1000Å의 두께로 형성되는 것이 더욱 바람직하다. 또한, 하드마스크층(22)은 질화막으로 이루어지는 것이 바람직하다.
이어서, 하드마스크층(22) 및 기판(20)을 소정 깊이 식각하여, 제1방향(A-A')으로 연장되는 복수의 소자분리 트렌치를 형성한 후, 소자분리 트렌치 내에 절연막을 매립하여 소자분리막(23)을 형성한다. 이때, 소자분리 트렌치의 측벽 손상을 큐어링하고 기판(20) 내에 주입된 이온을 안정적으로 분포시키기 위해서, 측벽 산화(side wall oxidation) 공정을 수행한 후, 절연막을 매립하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 하드마스크층(22) 및 스크린 절연막(21)을 제거하여 기판(20)의 표면으로부터 소자분리막(23A)의 상부를 돌출시킨다. 여기서, 하드마스크층(22)의 제거 공정은 인산 예를 들어, H3PO4를 이용하여 수행되는 것이 바람직하며, 잔류하는 스크린 절연막(21)은 세정 공정을 통해 제거될 수 있다.
이때, 세정 공정을 수행하는 과정에서, 돌출된 소자분리막(23A)의 상부 및 측벽이 일부 두께 리세스 될 수 있으며, 이를 통해, 후속 공정에서 터널절연막 및 플로팅 게이트 전극이 형성될 영역을 충분히 확보할 수 있다.
도 2c에 도시된 바와 같이, 돌출된 소자분리막(23A) 사이에 노출된 기판(20) 상에 터널절연막(24)을 형성한다. 여기서, 터널절연막(24)은 전하의 F-N 터널링(Fowler-Nordheim tunneling)에 따른 에너지 장벽막으로서 제공되는데, 터널절연막(24)의 막질을 개선하기 위해서는, 터널절연막(24) 형성에 앞서 세정 공정을 통해 기판(20) 상에 기 형성된 산화막 및 유기/무기 오염원을 제거하는 것이 바람직 하다.
또한, 터널절연막(24)은 라디칼 산화 방식에 의한 산화막으로 이루어지고, 질소를 포함하는 것이 바람직하다. 예를 들어, 50 내지 950℃의 온도에서, 60 내지 100Å의 두께로 터널절연막(24)을 형성한 후, N2O 가스 또는 NO 가스를 이용하여 열처리 공정을 수행하는 것이 바람직하다.
이어서, 터널절연막(24)이 형성된 결과물의 전면에 플로팅 게이트 전극용 도전막(25)을 형성한다. 여기서, 플로팅 게이트 전극용 도전막(25)은 언도프드(undoped) 폴리실리콘막으로 이루어지거나, 1E19 내지 3E20atom/cc로 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하며, 특히, p-형 폴리실리콘막으로 이루어지는 것이 더욱 바람직하다. p-형 폴리실리콘막의 경우, 금속과 거의 동일한 일 함수(work function)을 가지므로, p-형 폴리실리콘막을 포함하는 플로팅 게이트 전극을 형성함으로써, 프로그램/소거 속도를 증가시킬 수 있다.
이때, 플로팅 게이트 전극용 도전막(25)은 이웃한 소자분리막(23A)들 간의 갭영역에서 단차부(도면부호 '①' 참조)를 갖도록 형성된다. 즉, 이웃한 소자분리막(23A)들 간의 갭영역이 완전히 매립되지 않고, 후속 공정에 의해 금속 도트가 형성될 공간을 남겨둘 수 있을 정도의 두께로 플로팅 게이트 전극용 도전막(25)을 형성하는데, 예를 들어, 50 내지 150Å의 두께로 형성되는 것이 바람직하다.
이때, 하나의 메모리 셀에 대해 하나의 단차부(①)가 형성되며, 복수의 단차부(①)는 동일한 폭을 갖도록 형성된다. 따라서, 복수의 메모리 셀이 동일한 사이 즈의 금속 도트를 포함하게 된다. 또한, 플로팅 게이트 전극용 도전막(25)의 두께를 조절하여, 후속 공정에 의해 형성되는 금속 도트의 사이즈를 조절할 수 있으며, 이를 통해, 메모리 셀에 저장되는 전하의 양을 조절할 수 있다.
이어서, 플로팅 게이트 전극용 도전막(25)이 형성된 결과물의 전체 구조상에, 금속막(26)을 형성한다. 이때, 금속막(26)은 단차부(①)를 충분히 매립할 수 있는 두께로 형성되며, 단차부(①) 내에 매립된 금속막(26)은 후속 평탄화 공정을 통해 금속 도트를 형성하게 된다. 여기서, 금속막(26)은 산화 금속 또는 질화 금속으로 이루어질 수도 있다.
도 2d에 도시된 바와 같이, 소자분리막(23A)의 표면이 노출될때까지 평탄화 공정을 수행한다. 이로써, 제1방향으로 평행하게 확장되는 복수의 플로팅 게이트 전극 패턴(FGP)이 형성되며, 각 플로팅 게이트 전극 패턴(FGP)은 금속 도트(26A) 및 금속 도트(26A)를 둘러싸는 플로팅 게이트 전극용 도전막(25A)으로 이루어지게 된다.
도 2e에 도시된 바와 같이, 플로팅 게이트 전극 패턴(FGP)이 형성된 결과물의 전체 구조상에, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성한 후, 콘트롤 게이트 전극용 도전막, 전하차단막 및 플로팅 게이트 전극 패턴(FGP)을 식각하여 게이트 패턴을 형성한다.
이때, 플로팅 게이트 전극 패턴(FGP)의 표면과 소자분리막(23A)의 표면은 동일한 높이를 갖게 된다. 즉, 평면형의 플로팅 게이트 전극 패턴(FGP) 상에 전하차단막을 형성하게 된다. 이러한 경우, 종래와 달리 플로팅 게이트 전극 패턴(FGP)의 측벽에 전하차단막을 형성하지 않기 때문에, 플로팅 게이트 전극 패턴(FGP) 간의 간격을 더욱 감소시킬 수 있다. 따라서, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
여기서, 전하차단막은 유전 상수가 큰 고유전율(high-k) 물질로 이루어지는 것이 바람직하며, 예를 들어, Al2O3, HfAlO, LaAlO, DyScO, GdScO, AlZrO 또는 ZrO2로 이루어지거나 이들의 적층, 산화막이 추가된 적층 또는 혼합으로 이루어지는 것이 바람직하다.
고유전율 물질로 이루어지는 전하차단막을 형성하는 경우, 플로팅 게이트 전극 패턴(FGP)의 측벽에 전하차단막을 형성하지 않더라도, 충분한 커플링 비를 확보할 수 있다. 특히, 고유전율 물질로 이루어지는 전하차단막의 경우, 300 내지 400℃의 온도에서 형성이 가능하므로, 고온 공정으로 인한 금속 도트의 산화 또는 변형을 방지할 수 있다. 뿐만 아니라, 후속 공정에서 고온 공정을 수행하게 되더라도 전하차단막에 의해 금속 도트가 보호되므로, 안정적으로 공정을 진행할 수 있다.
여기서, 게이트 패턴은 터널절연막(24), 플로팅 게이트 전극(FG), 전하차단막 패턴(27) 및 콘트롤 게이트 전극(28)으로 이루어진다. 이때, 복수의 콘트롤 게이트 전극(28)은 제2방향(B-B')으로 평행하게 확장된다. 또한, 플로팅 게이트 전극(FG)은 활성 영역(A) 상에 섬 형태로 형성되며, 제1방향으로 배열된다.
전술한 바와 같은 본 발명에 따르면, 금속 도트(26B) 및 금속 도트(26B)를 둘러싸는 폴리실리콘막(25B)으로 이루어지는 플로팅 게이트 전극(FG)을 형성할 수 있으며, 이러한 경우, 플로팅 게이트 전극에 저장된 전하의 대부분이 금속 도트(26A)로 이동하여 저장되므로, 저장된 전하의 손실을 거의 방지할 수 있다. 또한, 비휘발성 메모리 소자에 포함된 복수의 메모리 셀 각각의 플로팅 게이트 전극이 균일한 사이즈의 금속 도트(26B)를 포함하도록 할 수 있으므로, 메모리 소자의 셀 분포를 개선할 수 있다.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도로서, 각 도면은 도 1의 제2방향(B-B') 단면을 나타낸다. 특히, 제2실시예에서는 제1플로팅 게이트 전극용 도전막, 메탈 도트 및 제2플로팅 게이트 전극용 도전막으로 이루어지는 플로팅 게이트 전극의 형성 방법에 대해 설명하며, 그외의 상세 공정은 앞서 제1실시예에서 설명한 바와 동일하다.
도 3a에 도시된 바와 같이, 기판(30) 표면으로부터 돌출된 복수의 소자분리막(31)을 구비하는 기판(30)이 제공된다. 여기서, 도 3a는 앞서 설명한 제1실시예의 도 2c에 대응되하며, 소자분리막(31) 형성의 상세한 공정은 제1실시예에서 설명한 바와 동일한다.
이어서, 돌출된 소자분리막(23A) 사이에 노출된 기판(30) 상에 터널절연막(32)을 형성한 후, 터널절연막(32)이 형성된 결과물의 전면에 제1플로팅 게이트 전극용 도전막(33)을 형성한다. 여기서, 제1플로팅 게이트 전극용 도전막(33)은 언도프드(undoped) 폴리실리콘막으로 이루어지거나, p-형 폴리실리콘막으로 이루어지 는 것이 바람직하다. 특히, 1E19 내지 3E20atom/cc로 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
이때, 제1플로팅 게이트 전극용 도전막(33)은 이웃한 소자분리막(31)들 간의 갭영역에서 단차부(도면부호 '①' 참조)를 갖도록 형성되며, 50 내지 150Å의 두께로 형성되는 것이 바람직하다. 이어서, 제1플로팅 게이트 전극용 도전막(33)이 형성된 결과물의 전체 구조상에, 금속막(34)을 형성한다.
도 3b에 도시된 바와 같이, 소자분리막(31)의 표면이 노출될때까지 평탄화 공정을 수행한다. 이로써, 금속 도트(34A) 및 금속 도트(34A)의 측벽과 하부를 둘러싸는 제1플로팅 게이트 전극용 도전 패턴(33A)이 형성된다.
도 3c에 도시된 바와 같이, 금속 도트(34A) 및 제1플로팅 게이트 전극용 도전 패턴(33A)이 형성된 결과물의 전체 구조상에 제2플로팅 게이트 전극용 도전막(35)을 형성한다. 여기서, 제2플로팅 게이트 전극용 도전막(35)은 후속 공정에서 형성되는 전하차단막과의 접촉 면적을 최대화하기 위하여 충분한 두께로 형성되며, 예를 들어, 300 내지 2500Å의 두께로 형성되는 것이 바람직하다. 또한, 제2플로팅 게이트 전극용 도전막(35)은 p-형 폴리실리콘막으로 이루어지는 것이 바람직하며, 특히, 1E20 내지 1E21atom/cc로 도핑된 폴리실리콘막으로 이루어지는 것이 더욱 바람직하다.
도 3d에 도시된 바와 같이, 제2플로팅 게이트 전극용 도전막(35)을 식각하여, 제1방향(A-A')으로 평행하게 확장되는 복수의 제2플로팅 게이트 전극용 도전 패턴(35A)을 형성한다. 이로써, 제1플로팅 게이트 전극용 도전 패턴(33A), 금속 도 트(34A) 및 제2플로팅 게이트 전극용 도전 패턴(35A)으로 이루어지는 플로팅 게이트 전극 패턴(FGP)이 형성된다.
이때, 플로팅 게이트 전극 패턴(FGP)은 상부 측벽이 소정 기울기(slope; 도면 부호 '②' 참조)를 갖도록 형성되는 것이 바람직하다. 예를 들어, 제2플로팅 게이트 전극용 도전 패턴(35A)의 측벽이 기울기를 갖도록 식각되는 것이 바람직하다.
이 과정에서, 제1플로팅 게이트 전극용 도전 패턴(33A)의 상부 측벽도 일부 식각될 수 있으며, 이러한 경우, 소자분리막(31)의 표면은 제1플로팅 게이트 전극용 도전 패턴(33A)의 표면 보다 낮은 높이를 갖게 된다. 이와 같이, 플로팅 게이트 전극 패턴(FGP) 간의 갭영역이 V자 형태를 갖도록 함으로써, 이웃한 메모리 셀 간의 간섭 효과를 감소시키고, 전하차단막 형성을 위한 충분한 공간을 확보할 수 있다.
단, 제1플로팅 게이트 전극용 도전 패턴(33A)의 손상으로 인해 내부에 매립된 금속 도트(34A)가 노출될 수 있는데, 이러한 경우에는, H2O2를 이용하여 금속 도트(34A)의 측벽을 소정 두께 리세스한 후, 질화막 또는 CVD 계열의 절연막을 형성하여, 전하가 손실되는 것을 방지한다.
도 3e에 도시된 바와 같이, 플로팅 게이트 전극 패턴(FGP)이 형성된 결과물의 전체 구조상에 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성한 후, 콘트롤 게이트 전극용 도전막, 전하차단막 및 플로팅 게이트 전극 패턴(FGP)을 식각하여 게이트 패턴을 형성한다.
이때, 금속 도트(34A)의 상부는 제2플로팅 게이트 전극용 도전 패턴(35A)에 의해 커버되므로, 전하차단막과 직접 맞닿지 않게 된다. 따라서, 고온 공정을 통해 전하차단막을 형성하더라도 금속 도트(34A)의 손상 및 변형을 방지할 수 있다. 또한, 제2플로팅 게이트 전극용 도전 패턴(35A)에 의해 플로팅 게이트 전극(FG)과 전하차단막(36)의 접촉 면적을 증가시킬 수 있으므로, 이를 통해, 커플링 비를 증가시킬 수 있다.
여기서, 게이트 패턴은 터널절연막(32), 플로팅 게이트 전극(FG), 전하차단막 패턴(36) 및 콘트롤 게이트 전극(37)으로 이루어진다. 이때, 복수의 콘트롤 게이트 전극(28)은 제2방향(B-B')으로 평행하게 확장된다. 또한, 플로팅 게이트 전극(FG)은 활성 영역(A) 상에 섬 형태로 형성되며, 제1방향으로 배열된다.
전술한 바와 같은 본 발명에 따르면, 금속 도트(34B), 금속 도트(34B)를 둘러싸는 제1플로팅 게이트 전극(33B), 금속 도트(34B) 및 제1프로팅 게이트 전극(33B) 상에 형성되며, 측벽에 소정 기울기를 갖는 제2플로팅 게이트 전극(35B)으로 이루어지는 플로팅 게이트 전극(FG)을 형성할 수 있다. 즉, 금속 도트(34B) 및 금속 도트(34B)를 둘러싸는 폴리실리콘막(33B, 35B)으로 이루어지는 플로팅 게이트 전극(FG)을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명이 적용되는 비휘발성 메모리 소자의 레이아웃도.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 스크린 절연막
22:하드마스크층 23: 소자분리막
24: 터널절연막 25: 플로팅 게이트 전극용 도전막
26: 금속막 27: 전하차단막 패턴
28: 콘트롤 게이트 전극
30: 기판 31: 소자분리막
32: 터널절연막 33: 제1플로팅 게이트 전극용 도전막
34: 금속막 35: 제2플로팅 게이트 전극용 도전막
36: 전하차단막 패턴 37: 콘트롤 게이트 전극

Claims (14)

  1. 기판의 표면으로부터 상부가 돌출된 복수의 소자분리막을 형성하는 단계;
    이웃한 상기 소자분리막들 간의 갭영역에서 단차부를 갖는 플로팅 게이트 전극용 도전막을 형성하고, 상기 단차부 내에 금속 도트을 매립하여 플로팅 게이트 전극 패턴을 형성하는 단계; 및
    상기 플로팅 게이트 전극 패턴이 형성된 결과물의 전체 구조 상에, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트 전극 패턴을 형성하는 단계는,
    상기 소자분리막이 형성된 결과물의 전면에 상기 플로팅 게이트 전극용 도전막을 형성하는 단계;
    상기 플로팅 게이트 전극용 도전막이 형성된 결과물의 전체 구조 상에 금속막을 형성하는 단계; 및
    상기 소자분리막의 표면이 노출될때까지 평탄화 공정을 수행하여 상기 플로팅 게이트 전극 패턴을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 플로팅 게이트 전극 패턴은,
    상기 소자분리막과 표면의 높이가 일치하는
    비휘발성 메모리 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 전하차단막은,
    고유전율 물질로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 플로팅 게이트 전극 패턴을 형성하는 단계는,
    상기 소자분리막이 형성된 결과물의 전면에 제1플로팅 게이트 전극용 도전막을 형성하는 단계;
    상기 제1플로팅 게이트 전극용 도전막이 형성된 결과물의 전체 구조 상에 금속막을 형성하는 단계;
    상기 소자분리막의 표면이 노출될때까지 평탄화 공정을 수행하는 단계;
    상기 평탄화된 결과물의 전체 구조상에 제2플로팅 게이트 전극용 도전막을 형성하는 단계; 및
    상기 제2플로팅 게이트 전극용 도전막을 선택적으로 식각하여 상기 플로팅 게이트 전극 패턴을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 플로팅 게이트 전극 패턴은,
    상부 측벽이 소정 기울기를 갖도록 형성되는
    비휘발성 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 플로팅 게이트 전극용 도전막은,
    p-형 폴리실리콘막으로 이루어지는
    비휘발성 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 소자분리막 형성 단계는,
    기판 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층 및 기판을 소정 깊이 식각하여 복수의 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계; 및
    상기 하드마스크 층을 제거하여 상기 기판의 표면으로부터 상기 소자분리막의 상부를 돌출시키는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 소자분리막 형성 단계 후에,
    상기 돌출된 소자분리막 간의 기판 상에 터널절연막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 전하차단막 및 콘트롤 게이트 전극용 도전막 형성 단계 후에,
    상기 콘트롤 게이트 전극용 도전막, 전하차단막 및 플로팅 게이트 전극 패턴 을 식각하여 게이트 패턴을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  11. 기판 상에 형성되는 터널 절연막;
    상기 터널절연막 상에 형성되며, 금속 도트 및 상기 금속 도트을 둘러싸는 폴리실리콘막으로 이루어지는 플로팅 게이트 전극;
    상기 플로팅 게이트 전극 상에 형성되는 전하차단막; 및
    상기 전하차단막 상에 형성되는 콘트롤 게이트 전극
    을 포함하는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 플로팅 게이트 전극은,
    상기 소자분리막과 표면의 높이가 일치하는
    비휘발성 메모리 소자.
  13. 제 11 항에 있어서,
    상기 플로팅 게이트 전극은,
    금속 도트;
    상기 금속 도트를 둘러싸는 제1플로팅 게이트 전극; 및
    상기 금속 도트 및 제1프로팅 게이트 전극 상에 형성되며, 측벽이 소정 기울기를 갖는 제2플로팅 게이트 전극
    을 포함하는 비휘발성 메모리 소자.
  14. 제 11 항에 있어서,
    상기 비휘발성 메모리 소자는,
    복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀의 상기 플로팅 게이트 전극은,
    균일한 사이즈의 금속 도트을 포함하는
    비휘발성 메모리 소자.
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