KR20120129608A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소자분리용 트렌치 내의 활성영역 일 측벽 및 타 측벽과 각각 접하는 제1 및 제2 전하 저장막; 상기 제1 전하 저장막과 상기 활성영역 사이 및 상기 제2 전하 저장막과 상기 활성영역 사이에 각각 개재된 제1 및 제2 터널 절연막; 상기 제1 및 제2 전하 저장막 상에 배치되는 제1 전하 차단막; 및 상기 제1 전하 차단막 상에 배치되는 제어 게이트를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
비휘발성 메모리는 구현하는 기술에 따라 부유 게이트형(floating gate type)과 전하 트랩형(charge trap type)으로 분류할 수 있다. 부유 게이트형 장치는 다결정 실리콘과 같은 도전체로 형성된 부유 게이트에 자유전하의 형태로 전하를 저장한다. 반면, 전하 트랩형 장치는 실리콘 질화막과 같은 부도체로 형성된 전하 트랩막의 에너지 트랩에 전하를 저장한다.
최근 비휘발성 메모리 장치의 집적도가 증가하면서 디자인 룰의 감소로 인하여 비휘발성 메모리 장치를 제조하는 것이 어려워지고 있다. 이러한 현상은 멀티 레벨 셀(Multi Level Cell)이 구현되면서 더욱 심화되고 있다.
본 발명이 해결하려는 과제는, 동일한 디자인 룰을 갖더라도 집적도가 크게 증가될 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소자분리용 트렌치 내의 활성영역 일 측벽 및 타 측벽과 각각 접하는 제1 및 제2 전하 저장막; 상기 제1 전하 저장막과 상기 활성영역 사이 및 상기 제2 전하 저장막과 상기 활성영역 사이에 각각 개재된 제1 및 제2 터널 절연막; 상기 제1 및 제2 전하 저장막 상에 배치되는 제1 전하 차단막; 및 상기 제1 전하 차단막 상에 배치되는 제어 게이트를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 일부를 식각하여 활성영역을 정의하는 소자분리용 트렌치를 형성하는 단계; 상기 트렌치 내의 활성영역 일 측벽 및 타측벽 상에 제1 및 제2 터널 절연막을 형성하는 단계; 상기 제1 및 제2 터널 절연막 상에 제1 및 제2 전하 저장막을 형성하는 단계; 상기 제1 및 제2 전하 저장막 상에 제1 전하 차단막을 형성하는 단계; 및 상기 제1 전하 차단막 상에 제어 게이트용 도전막을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 동일한 디자인 룰을 갖더라도 집적도가 크게 증가될 수 있다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 1 내지 도 12는 도 13의 장치를 제조하기 위한 중간 공정 단계를 나타내는 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 스크린 산화막(105)을 형성하고, 웰(well) 형성을 위한 이온주입과 각종 문턱전압(Vt) 조절을 위한 이온주입 등을 수행한 후, 스크린 산화막(105) 상에 패드 질화막(110) 및 하드마스크 산화막(115)을 형성한다. 여기서, 패드 질화막(110) 및 하드마스크 산화막(115)은 후술하는 소자분리영역에 대응하는 소자분리용 트렌치를 형성하기 위한 것이다.
도 2를 참조하면, 하드마스크 산화막(115)을 선택적으로 식각하여 소자분리영역을 노출시킨 후, 식각된 하드마스크 산화막(115)을 식각 마스크로 패드 질화막(110), 스크린 산화막(105) 및 반도체 기판(100)을 식각하여 반도체 기판(100) 내에 소자분리용 트렌치(T1)를 형성한다.
위와 같은 트렌치(T1) 형성 공정에 의하여 기판(100)의 활성영역이 정의되며, 이 활성영역은 트렌치(T1)에 의하여 노출된 양 측벽을 갖는다. 한편, 이러한 트렌치(T1) 형성 과정에서 하드마스크 산화막(115)은 자연히 제거되거나 또는 별도의 제거 공정을 통하여 제거될 수 있다.
이어서, 트렌치(T1)에 의해 노출된 활성영역의 양 측벽에 예컨대, 셀 문턱전압 제어를 위한 불순물 이온을 주입하되, 활성영역의 일 측벽, 예컨대, 왼쪽 측벽에 이온주입시(화살표 ① 참조) 불순물 이온 농도 또는 에너지와 활성영역의 타 측벽, 예컨대, 오른쪽 측벽에 이온주입시(화살표 ② 참조) 불순물 이온 농도 또는 에너지가 서로 상이하도록 상기 불순물 이온주입을 수행한다. 이러한 불순물 이온주입은 경사 이온주입으로 수행될 수 있다.
이와 같이 활성영역의 일 측벽과 타 측벽에 각각 주입되는 불순물 이온 농도가 상이하거나 또는 이온주입 에너지가 상이한 경우, 후속 공정에 의하여 활성영역 일 측벽 상에 형성되는 터널 절연막의 두께와 활성영역의 타 측벽 상에 형성되는 터널 절연막의 두께가 서로 상이하게 될 수 있다. 이러한 경우, 활성영역의 일 측벽 상에 형성되는 메모리 셀과 타 측벽상에 형성되는 메모리 셀이 서로 독립적으로 동작할 수 있으며, 이에 대하여는 후술하기로 한다.
도 3을 참조하면, 트렌치(T1)를 충분히 매립하는 두께로 상기 도 2의 공정 결과물을 덮는 절연막 예컨대, 산화막을 형성한 후, 패드 질화막(110)이 노출되도록 이 절연막에 대하여 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행함으로써, 트렌치(T1) 및 패드 질화막(110) 사이의 공간 내부에 매립되는 소자분리막(120)을 형성한다.
도 4를 참조하면, 노출된 패드 질화막(110)을 제거한 후, 소자분리막(120)이 트렌치(T1) 내부에서 소정 두께로 잔류하도록 소자분리막(120)의 일부를 제거한다.
패드 질화막(110)의 제거는 예컨대, 인산 용액 등을 이용하는 스트립 공정에 의해 수행될 수 있다. 또한, 소자분리막(120)의 일부 제거 공정은 소자분리막(120) 예컨대, 산화막에 대한 에치백(etchback)으로 수행될 수 있다. 본 소자분리막(120)의 일부 제거 공정에서 스크린 산화막(105)은 함께 제거될 수 있다.
본 공정 결과, 활성영역은 소자분리막(120)보다 수직 상부로 돌출된 부분을 갖게 된다. 그에 따라, 소자분리막(120) 상부에서 활성영역의 양 측벽이 노출된다.
도 5를 참조하면, 소자분리막(120)에 의해 드러난 활성영역의 양 측벽 및 활성영역의 상면 상에 터널 절연막(130)을 형성한다. 터널 절연막(130)은 건식 산화 공정, 습식 산화 공정 또는 라디칼 산화 공정에 의하여 형성될 수 있다. 본 도면에서는 활성영역의 상면 상에도 터널 절연막(130)이 형성된 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않으며, 터널 절연막(130)은 적어도 활성영역의 양 측벽 상에 형성되면 족하다.
이때, 전술한 바와 같이, 활성영역의 일 측벽과 타 측벽에 각각 주입되는 불순물 이온 농도가 상이하거나 또는 이온주입 에너지가 상이한 경우, 터널 절연막(130)은 활성영역의 일 측벽 상에서와 활성영역의 타 측벽 상에서 서로 다른 두께를 가질 수 있다.
이어서, 터널 절연막(130)이 형성된 결과물의 전면 상에 전하 저장용 막(140)을 형성한다. 전하 저장용 막(140)은 부유 게이트용 도전막 예컨대, 폴리실리콘막을 증착하여 형성될 수 있다. 또는, 전하 저장용 막(140)은 전하 트랩용 절연막 예컨대, 질화막을 증착하여 형성될 수 있다. 이때, 전하 저장용 막(140)은 트렌치(T1) 내부의 공간을 모두 매립하지 않는 두께를 갖도록 형성될 수 있다.
도 6을 참조하면, 전하 저장용 막(140)에 대해 전면 식각을 수행하여, 트렌치(T1) 내에서 소자분리막(120) 상의 활성영역 양 측벽과 접하면서 서로 분리된 전하 저장막(142)을 형성한다.
이와 같이, 활성영역 측벽을 이용하기 때문에, 본 실시예의 장치는 활성영역 면적이 증대하는 효과를 갖는다. 또한, 하나의 활성영역 양 측벽에 서로 분리된 전하 저장막(142)이 각각 형성되기 때문에, 하나의 활성영역에 서로 분리된 두 개의 메모리 셀을 형성할 수 있으므로 본 실시예의 장치의 집적도를 증가시킬 수 있다.
도 7을 참조하면, 활성영역 양 측벽의 전하 저장막(142) 중 어느 하나의 측벽 상에 형성된 전하 저장막(142)에 불순물 이온을 주입한다(화살표 ③ 참조). 본 공정에 의하여 불순물 이온이 주입된 전하 저장막(142)을 도면부호 144로 표기하였다. 본 도면에서는 활성영역의 타 측벽(오른쪽 측벽)의 전하 저장막(142)에 불순물 이온이 주입된 것을 도시하고 있으나, 이와 반대로, 활성영역의 일 측벽(왼쪽 측벽)의 전하 저장막(142)에 불순물 이온이 주입될 수도 있다. 이하에서는 설명의 편의를 위하여, 활성영역의 타 측벽 상에 형성되어 추가적으로 불순물 이온이 주입된 전하 저장막(144)을 제2 전하 저장막(144)이라 하고, 상대적으로 활성영역의 일 측벽 상에 형성된 전하 저장막(142)을 제1 전하 저장막(142)이라 하기로 한다.
상기 이온주입 공정시 이온주입되는 불순물은 예컨대, 붕소(Boron), 인(Phosphorous), 비소(arsenic) 등일 수 있다. 또한, 상기 이온주입 공정은, N2, Ar, O2, N2O, N2 등의 소스를 이용하여 수행될 수 있다.
본 공정 결과, 제2 전하 저장막(144)에 이온주입된 불순물의 종류 또는 농도는 제1 전하 저장막(142)에 이온주입된 불순물의 종류 또는 농도와 상이하게 된다. 다시 말하면, 제2 전하 저장막(144)과 제1 전하 저장막(142)은 본 실시예의 장치의 동작시 서로 다른 특성을 가질 수 있게 된다.
결국, 전술한 바와 같이 활성영역의 일 측벽 및 타 측벽에 각각 서로 다른 이온주입 농도 또는 에너지로 불순물 이온주입을 수행하고, 상기 활성영역의 일 측벽 및 타 측벽 상에 각각 서로 다른 두께의 터널 절연막(130)을 형성하고, 나아가 본 공정에서와 같이 활성영역의 일 측벽 및 타 측벽 상에 각각 서로 다른 종류 또는 서로 다른 농도의 불순물로 이온주입된 제1 및 제2 전하 저장막(142, 144)을 형성함으로써, 하나의 활성영역에 서로 다른 특성을 갖고 그에 따라 독립적으로 동작할 수 있는 두 개의 메모리 셀을 형성할 수 있다.
한편, 본 실시예에서는 활성영역 양 측벽의 전하 저장막(142) 중 어느 하나의 측벽 상에 형성된 전하 저장막(142)에 불순물 이온을 주입하는 방식으로 서로 다른 특성의 제1 및 제2 전하 저장막(142, 144)을 형성하였으나 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는, 활성영역 양 측벽의 전하 저장막(142) 모두에 불순물 이온을 주입하되, 활성영역 일측벽의 전하 저장막(142)에 주입되는 불순물 이온의 종류 또는 농도와 활성영역 타측벽의 전하 저장막(142)에 주입되는 불순물 이온의 종류 또는 농도를 서로 다르게 함으로써, 활성영역 양측벽에서 각각 서로 다른 특성을 갖는 전하 저장막을 형성할 수도 있다.
이어서, 제어 게이트와 제1 및 제2 전하 저장막(142, 144) 간의 전하 이동을 방지하기 위한 제1 전하 차단막(도 12의 180 참조)을 형성하기 전에, 도 8 내지 도 11에 도시된 공정을 수행하여 활성영역 상면을 덮는 제2 전하 차단막(170)을 형성한다. 제2 전하 차단막(170)은 활성영역과 제어 게이트 사이의 전하 이동을 방지하기 위한 것이다. 이하, 도면을 참조하여 더욱 상세히 설명한다.
도 8을 참조하면, 제1 및 제2 전하 저장막(142, 144)이 형성된 공정 결과물을 덮는 캡핑막(150)을 형성한다. 캡핑막(150)은 제1 및 제2 전하 저장막(142, 144)을 보호하기 위한 것으로서, 절연막 예컨대, 질화막을 포함할 수 있다.
도 9를 참조하면, 캡핑막(150) 상에 소자분리영역을 덮고 활성영역을 노출시키는 마스크 패턴(160)을 형성한 후, 이 마스크 패턴(160)에 의하여 드러나는 캡핑막(150)을 건식 식각 또는 습식 식각으로 제거한다. 이때, 활성영역 상면의 터널 절연막(130)도 함께 제거될 수도 있다.
본 공정 결과, 캡핑막(150)은 제1 및 제2 전하 저장막(142, 144)이 형성된 트렌치(T1)를 매립하여 제1 및 제2 전하 저장막(142, 144)을 보호하면서, 활성영역보다 수직 상부로 돌출되어 있다. 활성영역은 캡핑막(150)에 의하여 덮이지 않고 드러난다.
도 10을 참조하면, 캡핑막(150) 및 활성영역을 덮는 제2 전하 차단막(170)을 형성한다. 제2 전하 차단막(170)은 절연막으로서 예컨대, 산화막 또는 실리콘산화질화막(SiON)을 포함할 수 있다.
도 11을 참조하면, 캡핑막(150)이 드러나도록 평탄화 공정 예컨대, CMP를 수행함으로써, 제2 전하 차단막(170)이 캡핑막(150) 사이의 공간에 매립되면서 활성영역 상면 상에 배치되게 한다.
도 12를 참조하면, 드러난 캡핑막(150)을 습식 식각 등을 이용하여 제거한 후, 결과물의 전면 상에 제1 전하 차단막(180)을 형성한다. 제1 전하 차단막(180)은 예컨대, ONO(Oxide-Nitride-Oxide) 박막 또는 고유전율 금속 산화물 박막일 수 있다. 제1 전하 차단막(180)은 후술하는 제어 게이트 형성 공간을 제공하기 위하여, 제1 트렌치(T1)를 매립하지 않는 정도의 두께로 형성될 수 있다.
도 13을 참조하면, 제1 전하 차단막(180) 상에 제어 게이트용 도전막(190)을 형성한다. 제어 게이트용 도전막(190)은 폴리실리콘막, 금속막 또는 이들이 순차적으로 적층된 막을 포함할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 제어 게이트용 도전막(190), 제1 전하 차단막(180) 및 제1 및 제2 전하 저장막(142, 144)을 일괄하여 패터닝하는 단계가 더 수행될 수 있다.
이상으로 설명된 공정에 의하여 도 13에 도시된 장치가 제조될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 120: 소자분리막
130: 터널 절연막 142: 제1 전하 저장막
144: 제2 전하 저장막 170: 제2 전하 차단막
180: 제1 전하 차단막 190: 제어 게이트용 도전막

Claims (16)

  1. 소자분리용 트렌치 내의 활성영역 일 측벽 및 타 측벽과 각각 접하는 제1 및 제2 전하 저장막;
    상기 제1 전하 저장막과 상기 활성영역 사이 및 상기 제2 전하 저장막과 상기 활성영역 사이에 각각 개재된 제1 및 제2 터널 절연막;
    상기 제1 및 제2 전하 저장막 상에 배치되는 제1 전하 차단막; 및
    상기 제1 전하 차단막 상에 배치되는 제어 게이트를 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 전하 저장막에 도핑된 불순물의 종류 또는 농도는, 상기 제2 전하 저장막에 도핑된 불순물의 종류 또는 농도와 상이한
    비휘발성 메모리 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 터널 절연막의 두께는, 상기 제2 터널 절연막의 두께와 상이한
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 전하 저장막 및 상기 제2 전하 저장막은, 부유 게이트인
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 전하 저장막 및 상기 제2 전하 저장막은, 전하 트랩막인
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 활성영역 상면 상에 배치되는 제2 전하 차단막을 더 포함하는
    비휘발성 메모리 장치.
  7. 기판 일부를 식각하여 활성영역을 정의하는 소자분리용 트렌치를 형성하는 단계;
    상기 트렌치 내의 활성영역 일 측벽 및 타측벽 상에 제1 및 제2 터널 절연막을 형성하는 단계;
    상기 제1 및 제2 터널 절연막 상에 제1 및 제2 전하 저장막을 형성하는 단계;
    상기 제1 및 제2 전하 저장막 상에 제1 전하 차단막을 형성하는 단계; 및
    상기 제1 전하 차단막 상에 제어 게이트용 도전막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 트렌치 형성 단계 후에,
    상기 트렌치 내의 상기 활성영역의 양 측벽에 불순물 이온주입을 수행하되, 상기 활성영역의 일 측벽에 이온주입시 불순물 이온 농도 또는 에너지와 상기 활성영역의 타 측벽에 주입되는 불순물 이온 농도 또는 에너지가 서로 상이하도록 수행하는
    비휘발성 메모리 장치의 제조 방법.
  9. 제7 항에 있어서,
    제1 터널 절연막의 두께와 상기 제2 터널 절연막의 두께는 서로 상이한
    비휘발성 메모리 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 제1 및 제2 전하 저장막 형성 단계 후에,
    상기 제1 및 제2 전하 저장막 중 어느 하나에 불순물 이온을 주입하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제7 항에 있어서,
    상기 제1 및 제2 전하 저장막 형성 단계 후에,
    상기 제1 및 제2 전하 저장막 각각에 불순물 이온을 주입하는 단계를 더 포함하고,
    상기 제1 전하 저장막에 주입되는 불순물 이온의 종류 또는 농도는 상기 제2 전하 저장막에 주입되는 불순물 이온의 종류 또는 농도와 상이한
    비휘발성 메모리 장치의 제조 방법.
  12. 제7 항에 있어서,
    제1 및 제2 전하 저장막 형성 단계는,
    부유 게이트용 막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제7 항에 있어서,
    제1 및 제2 전하 저장막 형성 단계는,
    전하 트랩용 막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제7 항에 있어서,
    상기 제1 전하 차단막 형성 단계 전에,
    상기 활성영역 상면 상에 제2 전하 차단막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 전하 차단막 형성 단계는,
    상기 활성영역 상면을 노출시키고 상기 제1 및 제2 전하저장막을 덮으면서 활성영역보다 수직 상부로 돌출된 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴 사이에 매립되는 상기 제2 전하 차단막을 형성하는 단계; 및
    상기 절연막 패턴을 제거하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제 7항에 있어서,
    상기 제1 및 제2 터널절연막을 형성하는 단계 전에,
    상기 소자분리용 트렌치내의 일부를 절연막으로 매립하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조방법.
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