KR100613289B1 - 소노스 소자 및 제조 방법 - Google Patents
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Abstract
소노스(SONOS) 소자 및 제조 방법 제시한다. 본 발명에 따르면, 반도체 기판 상에 터널 유전층 및 전하 포획층을 형성하고, 반도체 기판 상에 형성될 소스 및 드레인에 인접하거나 중첩되는 부분의 두께가 상대적으로 두껍고 소스 및 드레인 사이의 채널 상에 중첩되는 부분의 두께가 상대적으로 얇은 전하 차단층을 형성한다. 전하 차단층 상에 게이트를 형성한다.
SONOS, 터널 유전층, 전하 차단층, ONO 파괴, 내구 특성
Description
도 1은 종래의 소노스(SONOS) 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 내지 도 5는 본 발명의 실시예에 의한 소노스(SONOS) 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 전하 포획층(charge trap layer) 구조로 사용된 ONO(Oxide-Nitride-Oxide) 층 파괴(rupture)를 개선한 소노스(SONOS: Silicon-Oxide-Nitride-Oxide-Silicon) 소자 및 제조 방법에 관한 것이다.
현재 비휘발성 메모리(non-volatile memory) 소자로 SONOS 소자가 중요하게 인식되고 있다. 비휘발성 소자로 사용되는 SONOS 트랜지스터에서 쓰기 및 지우기 기능을 위해서는 고전압의 인가가 필수적으로 수반된다. 이때, 크게 문제가 되는 것은 고전압에 의한 전하 포획층 구조로 사용되는 ONO 적층에의 파괴 현상이다.
도 1은 종래의 소노스(SONOS) 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 종래의 SONOS 소자는 실리콘 기판(10) 상에 터널 산화물층(21), 실리콘 질화물층(23) 및 전하 차단을 위한 실리콘 산화물층(25)의 ONO 적층 구조(20)가 형성되고, ONO 적층 구조(20) 상에 게이트 전극(30)을 위한 도전성 폴리실리콘층이 도입된다. 실리콘 질화물층(23)에는 쓰기 동작 시 음전하(27), 예컨대, 전자가 포획된다. 게이트 전극(30)에 인접하는 기판(10)에는 소스(source: 41) 및 드레인(drain: 45)이 도입되어 트랜지스터 구조가 형성된다.
이와 같이 구성되는 종래의 SONOS 트랜지스터의 절연층 구조, 즉, ONO층 구조(20)의 형성은 도 1에 도시된 바와 같이, 실리콘 표면과 접촉되어 있는 터널 산화물층(21) 영역과 그 위의 질화물층(23) 및 그 위의 전하 차단을 위한 장벽 산화물층(25)의 적층 구조로 형성된다. 이러한 ONO 적층 구조상에 예컨대 도전성 폴리실리콘(polysilicon)을 포함하는 게이트(gate) 전극(30)이 형성된다.
게이트 전극(30)에 양(+)의 극성의 전압이 인가될 경우, 실리콘 표면에 전자가 유기되고 더 큰 전압이 인가되면 유기된 전자의 일부가 충분한 에너지(energy)를 얻어 터널 산화층(21)을 FN 터널링(tunneling)하게 된다. 터널링된 전자는 ONO 적층 구조의 질화물층(23) 내에 포획되어 음전하를 띄게 되게 된다.
이와 같이 게이트 전극(30)에 고전압이 일정 시간 가해지면 질화물층(23)에 포획된 음전하에 의해 트랜지스터의 문턱 전압(Vth)이 상승하고, 결국 트랜지스터는 차폐 (Off) 상태가 된다. 이로써 프로그램 동작이 완료된다. 종래 기술에서는 이러한 프로그램 특성을 개선하기 위해 ONO층의 두께를 상당히 얇게 하여, FN 터널링되는 전자의 양을 많게 하여 프로그램 특성을 개선하는 방법이 시도되고 있다. 또는, 질화물층 내의 층질을 변화시켜 프로그램 특성 개선을 시도하고 있다.
그런데, 얇은 ONO 층 구조(20)의 형성은 고전압에 의한 파괴에 취약한 특성을 가지고 있다. 또한, 소스(41)와 드레인(45)이 게이트 전극(30)과 중첩된 영역에서는 프로그램(program) 시에 이 영역의 전자가 질화물층(25) 내로 유입되는 반면, 이레이즈(erase) 시에 이 영역의 전자가 채널(channel) 영역으로 빠져나가지 못하여 전하가 축적되는 현상이 발생한다. 이러한 현상이 계속되면 프로그램-이레이즈 스트레스(program-erase stress)에 의해 계속적으로 열화되어, ONO 적층(20)이 파괴되는 문제점을 안고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전하 포획층 구조로 사용되는 ONO 적층 구조의 파괴 현상을 방지할 수 있는 SONOS 소자 및 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
반도체 기판 상에 채널을 사이에 두고 형성된 소스 및 드레인;
상기 반도체 기판 상에 형성된 터널 유전층;
상기 터널 유전층 상에 형성된 전하 포획층;
상기 전하 포획층 상에 형성되되, 상기 소스 및 드레인에 인접하거나 중첩되는 부분의 두께가 상대적으로 두껍고 상기 두꺼운 부분들 사이의 상기 채널 상에 중첩되는 부분의 두께가 상대적으로 얇게 형성된 전하 차단층; 및
상기 전하 차단층 상에 형성된 게이트를 포함하는 소노스(SONOS) 소자를 제시한다.
여기서, 상기 터널 유전층은 실리콘 산화물층을 포함하고, 상기 전하 포획층은 실리콘 질화물층을 포함하며, 상기 전하 차단층은 실리콘 산화물층을 포함할 수 있다.
상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는,
반도체 기판 상에 터널 유전층을 형성하는 단계;
상기 터널 유전층 상에 전하 포획층을 형성하는 단계;
상기 전하 포획층 상에 상기 반도체 기판 상에 형성될 소스 및 드레인에 인접하거나 중첩되는 부분의 두께가 상대적으로 두껍고 상기 두꺼운 부분들 사이의 상기 소스 및 드레인 사이의 채널 상에 중첩되는 부분의 두께가 상대적으로 얇은 전하 차단층을 형성하는 단계; 및
상기 전하 차단층 상에 게이트를 형성하는 단계를 포함하는 소노스(SONOS) 소자 제조 방법을 제시한다.
여기서, 상기 전하 차단층을 형성하는 단계는,
상기 전하 포획층 상에 제1 전하 차단층을 형성하는 단계;
상기 제1 전하 차단층의 상기 채널에 중첩되는 영역을 선택적으로 식각하는 단계;
상기 식각된 제1 전하 차단층 상에 상기 식각에 의한 단차에 의해 국부적으로 두꺼운 부분을 가지는 상기 제2 전하 차단층을 형성하는 단계; 및
상기 국부적으로 두꺼운 부분이 상기 소스 및 드레인에 인접하거나 또는 중접되게 잔존하도록 상기 제2 전하 차단층을 패터닝하는 단계를 포함하여 수행될 수 있다.
상기 제1 전하 차단층을 선택적으로 식각하는 단계는 상기 제1 전하 차단층 상에 상기 채널에 중첩되는 영역을 노출하는 마스크(mask)를 형성하는 단계; 및 상기 마스크에 의해 노출되는 상기 제1 전하 차단층 부분을 선택적으로 식각하는 단계를 포함하여 수행될 수 있다.
상기 제1 전하 차단층 부분을 선택적으로 식각하는 단계는 상기 마스크에 의해 노출되는 상기 제1 전하 차단층 부분을 제거하여 하부의 상기 전하 포획층을 노출하는 단계를 포함하여 수행될 수 있다.
본 발명에 따르면, 전하 포획층 구조로 사용되는 ONO 적층 구조의 파괴 현상을 방지할 수 있는 SONOS 소자 및 제조 방법을 제시하는 데 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 게이트와 소스/드레인이 중첩되어 있는 부분의 전하 포획층 구조로 사용되는 ONO 적층 구조 두께를 국부적으로 키우는 방법을 제시한다. 이에 따라, ONO 파괴에 가장 취약한 부분의 파괴 특성을 개선시킬 수 있다.
이러한 구조는 처음 ONO 층을 적층한 후 ONO 마스크(mask)를 사용하여 일부 영역의 최상층 산화층을 제거한 다음 다시 별도의 최상층 산화층을 증착한다. 이렇게 할 경우, 채널 영역 상에 중첩되는 ONO 적층 구조의 두께는 종래의 경우와 동일한 반면, 새롭게 추가된 ONO 마스크에 의해 소스/드레인에 중첩되는 영역 또는 소스/드레인에 인접하는 인접 영역의 ONO 적층 구조 부분의 두께는 상대적으로 증가된다.
이렇게 될 경우, 게이트 전극에 음전압이 걸려 SONOS 트랜지스터가 이레이즈되는 과정을 동작할 경우에 게이트 전극으로부터 최상층 산화층을 통하여 질화층으로 백 터널링(back tunneling)되는 원하지 않는 전자의 양이 소스/드레인 중첩 영역 또는/및 소스/드레인에 인접하는 영역에서 급격히 감소하게 된다. 따라서, 이 영역에 누적되는 전자의 양은 크게 감소되게 된다. 따라서 쓰기/지우기 과정의 반복에 의해서 ONO 층이 파괴되는 것을 매우 효과적으로 억제 할 수 있다.
도 2 내지 도 5는 본 발명의 실시예에 의한 소노스(SONOS) 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100), 예컨대, 실리콘 기판 상에 터널 유전층(210)으로 이용될 산화물층을 증착 또는 실리콘 기판을 산화시켜 형성한다. 실리콘 기판에는 p 웰(well)과 같은 웰이 형성되어 있을 수 있다. 이때, 터널 유전층(210)은 대략 20Å의 두께로 형성될 수 있다. 이후에, 터널 유전층(210) 상에 전하 포획층(230)으로 실리콘 질화물층을 형성하고, 그 위에 제1 전하 차단층(250)으로 이용될 실리콘 산화물층을 형성한다.
도 3을 참조하면, 제1 전하 차단층(250)의 일부를 선택적으로 제거한다. 예 컨대, 제1 전하 차단층(250) 상에 제1 전하 차단층(250)의 일부를 노출하는 마스크(300)를 형성한다. 예컨대, 제1 전하 차단층(250) 상에 채널 영역과 중첩되는 제1 전하 차단층(250)의 영역을 노출하는 포토레지스트 패턴(photoresist pattern)을 형성하여 이러한 마스크(300)로 이용할 수 있다. 이러한 마스크(300)를 식각 마스크로 이용하여 노출되는 제1 전하 차단층(250) 부분을 선택적으로 제거한다.
도 4를 참조하면, 제1 전하 차단층(250)의 일부를 선택적 식각으로 제거한 후, 그 상에 제2 전하 차단층(270)을 실리콘 산화물층 등으로 형성한다. 이에 따라, 전하 포획층(230) 상에 제2 전하 차단층(270)이 부분적으로 두꺼운 부분, 즉, 잔류하는 제1 전하 차단층(250)과 제2 전하 차단층(270)이 겹치는 부분과 상대적으로 얇은 두께 부분인 나머지 제2 전하 차단층(270) 부분이 단차를 가지게 된다. 이러한 단차 부분에서 제2 전하 차단층(270)의 두께는 국부적으로 두꺼워지게 된다.
도 5를 참조하면, 부분적으로 상대적으로 두꺼운 부분과 두꺼운 부분을 가지는 제2 전하 차단층(270) 상에 도전성 폴리 실리콘층 등을 형성한 후, 패터닝하여 게이트 전극(400)을 형성한다. 이때, 하부의 ONO 적층 구조(200)는 별도로 패터닝될 수도 있으나, 게이트 전극(400)이 패터닝될 때 함께 패터닝될 수 있다.
이후에, 게이트 전극(400)에 인접하는 반도체 기판(100)에 불순물을 이온주입하여 소스(510) 및 드레인(550)을 형성한다. 이때, 소스/ 드레인(510, 550)은 게이트 전극(400)에 단부가 일부 겹쳐지게 형성될 수 있다. 이는 SONOS 소자 동작의 개선을 위해 게이트 전극(400)과 소스/드레인(510, 550)이 일부 겹쳐지게 한다.
그런데, 하부의 ONO 적층 구조(200)가 패터닝될 때, 제2 전하 차단층(270)의 두꺼운 두께 부분이 잔류하도록 제2 전하 차단층(270)을 패터닝한다. 이에 따라, 게이트 전극(400)과 중첩되고 있는 소스/드레인(510, 550) 영역 부분 상에 위치하는 ONO층(200) 부분은 국부적으로 중간의 채널 영역 상의 ONO층(200) 부분에 비해 상대적으로 두꺼운 두께를 가지게 된다. 실질적으로, 게이트 전극(400)과 중첩되고 있는 소스/드레인(510, 550) 영역 부분 상에 위치하는 ONO층(200)의 제2 전하 차단층(270) 부분은 국부적으로 중간의 채널 영역 상의 제2 전하 차단층(270) 부분에 비해 상대적으로 두꺼운 두께를 가지게 된다.
이에 따라, 이러한 국부 영역에서, SONOS 소자에 쓰기/지우기 과정에서의 고전압에 의한 전화의 포획 확률이 급격히 줄어들고, 따라서 쓰기/지우기 과정을 통해서 누적되는 전하의 양을 급격히 감소시킬 수 있다. 이로써 누적되는 전하에 의한 전계의 누적 또한 줄어들게 되어 쓰기/지우기의 반복 과정에 따른 특성, 즉, 내구(endurance) 특성에서도 우수한 특성을 보일 수 있다. 따라서, 이에 의한 ONO(200)의 파괴 현상을 개선할 수 있다.
상술한 본 발명에 따르면, 게이트 전극이 소스/드레인과 중첩되고 있는 영역 상에 존재하는 전하 차단층의 두께가 채널 영역 상의 전하 차단층의 두께에 비하여 국부적으로 두꺼워지므로, 쓰기/지우기 과정에서의 고전압에 의한 전화의 포획 확률이 급격히 줄어들 수 있다. 따라서, 쓰기/지우기 과정을 통해서 누적되는 전하의 양을 급격히 감소시킬 수 있다. 이로써 누적되는 전하에 의한 전계의 누적 또한 줄어들게 되어, 쓰기/지우기의 반복 과정에 의한 내구 특성을 개선할 수 있으며, ONO 층 파괴 현상을 개선 할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (6)
- 반도체 기판 상에 채널을 사이에 두고 형성된 소스 및 드레인;상기 반도체 기판 상에 형성된 터널 유전층;상기 터널 유전층 상에 형성된 전하 포획층;상기 전하 포획층 상에 형성되되, 상기 소스 및 드레인에 인접하거나 중첩되는 부분의 두께가 상대적으로 두껍고 상기 두꺼운 부분들 사이의 상기 채널 상에 중첩되는 부분의 두께가 상대적으로 얇게 형성된 전하 차단층; 및상기 전하 차단층 상에 형성된 게이트를 포함하는 것을 특징으로 하는 소노스(SONOS) 소자.
- 제 1항에 있어서,상기 터널 유전층은 실리콘 산화물층을 포함하고, 상기 전하 포획층은 실리콘 질화물층을 포함하며, 상기 전하 차단층은 실리콘 산화물층을 포함하는 것을 특징으로 하는 소노스(SONOS) 소자.
- 반도체 기판 상에 터널 유전층을 형성하는 단계;상기 터널 유전층 상에 전하 포획층을 형성하는 단계;상기 반도체 기판 상에 형성될 소스 및 드레인에 인접하거나 중첩되는 부분의 두께가 상대적으로 두껍고 상기 두꺼운 부분들 사이의 상기 소스 및 드레인 사 이의 채널 상에 중첩되는 부분의 두께가 상대적으로 얇은 전하 차단층을 상기 전하 포획층 상에 형성하는 단계; 및상기 전하 차단층 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 소노스(SONOS) 소자 제조 방법.
- 제 3항에 있어서,상기 터널 유전층은 실리콘 산화물층을 포함하여 형성하고, 상기 전하 포획층은 실리콘 질화물층을 포함하여 형성하며, 상기 전하 차단층은 실리콘 산화물층을 포함하여 형성하는 것을 특징으로 하는 소노스(SONOS) 소자 제조 방법.
- 제 3항에 있어서, 상기 전하 차단층을 형성하는 단계는,상기 전하 포획층 상에 제1 전하 차단층을 형성하는 단계;상기 제1 전하 차단층의 상기 채널에 중첩되는 영역을 선택적으로 식각하는 단계;상기 식각된 제1 전하 차단층 상에 상기 식각에 의한 단차를 가지고, 상기 식각에 의해 가장자리가 국부적으로 두꺼운 부분을 가지는 제2 전하 차단층을 형성하는 단계; 및상기 국부적으로 두꺼운 부분이 상기 소스 및 드레인에 인접하거나 또는 중접되게 잔존하도록 상기 제2 전하 차단층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 소노스(SONOS) 소자 제조 방법.
- 제 5항에 있어서, 상기 제1 전하 차단층을 선택적으로 식각하는 단계는,상기 제1 전하 차단층 상에 상기 채널에 중첩되는 영역을 노출하는 마스크(mask)를 형성하는 단계; 및상기 마스크에 의해 노출되는 상기 제1 전하 차단층 부분을 선택적으로 식각하여 하부의 상기 전하 포획층을 노출하는 단계를 포함하는 것을 특징으로 하는 소노스(SONOS) 소자 제조 방법.
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