KR100546200B1 - 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법 - Google Patents
스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 23
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- -1 spacer nitride Chemical class 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000000873 masking effect Effects 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 101000648491 Homo sapiens Transportin-1 Proteins 0.000 description 2
- 102100028748 Transportin-1 Human genes 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- AHKZTVQIVOEVFO-UHFFFAOYSA-N oxide(2-) Chemical compound [O-2] AHKZTVQIVOEVFO-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Abstract
본 발명은 실리콘 기판 상부에 터널 옥사이드, 폴리 1, ONO 유전체 및 폴리 2를 순차적으로 증착하는 단계와, 상기 폴리 2 상부에 옥사이드를 증착하는 단계와, 상기 구조를 전면적으로 자기 정렬 식각하는 단계와, 전체 상부에 제 1 셀 스페이서 산화막 및 제 2 셀 스페이서 나이트라이드막을 형성하는 단계와, 전체 상부에 폴리실리콘을 형성한 후 산화 공정을 수행하여 산화막을 형성하는 단계와, 셀 스페이서 마스크 및 식각 공정을 통해 제 1 및 제 2 산화막 스페이서를 형성하는 단계와, 전체 상부에 폴리 3을 증착 및 도핑하는 단계와, 상기 폴리 3 상부에 텅스텐 실리사이드를 증착하는 단계와, 셀 및 주변 지역을 폴리 3 마스크 및 식각 공정을 진행하여 셀 게이트를 형성하는 단계를 포함하여 이루어진 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법을 제공한다.
플로팅 게이트, 콘트롤 게이트, 셀렉트 게이트, 셀 스페이서
Description
도 1은 스플리트 게이트 플래쉬 이이피롬 셀의 단면도.
도 2는 스플리트 게이트 플래쉬 이이피롬 셀 어레이의 평면도.
도 3은 종래의 스플리트 게이트 플래쉬 이이피롬 셀의 단면도.
도 4(a) 내지 도 4(d)는 본 발명에 따른 스플리트 게이트 플래쉬 이이피롬 셀을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 실리콘 기판 12: 터널 옥사이드
13: 폴리 1 14: ONO 유전체
15: 폴리 2 16: 옥사이드
17: 제 1 셀 스페이서 산화막 18: 제 2 셀 스페이서 나이트라이드막
19: 폴리실리콘 19A: 산화막
20, 21: 셀 스페이서 22: 폴리 3
23: 텅스텐 실리사이드
본 발명은 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법에 관한 것으로, 특히 셀 스페이서 마스크(Cell spacer mask) 전에 폴리 증착 및 산화 공정을 수행한 후 마스크 공정을 수행함으로써, 드레인 지역에 산화막이 추가되어 셀 토폴로지(Cell topology)를 완화시켜 셀렉트 게이트 부분의 언더-컷(Under-cut)을 없애 폴리 3 브리지(Poly 3 bridge) 방지 및 워드라인 지연(Delary)을 줄여 셀 특성을 개선시킬 수 있는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법에 관한 것이다.
도 1은 스플리트 게이트 플래쉬 이이피롬 셀의 단면도이고, 도 2는 스플리트 게이트 플래쉬 이이피롬 셀 어레이의 평면도로서, 도 1은 도 2에서 A-A선을 따라 절취한 상태의 단면도이다.
실리콘 기판(1) 상부에 터널 옥사이드(2)와 플로팅 게이트(Poly1; 3), ONO(4), 콘트롤 게이트(Poly2; 5), 옥사이드(Inter-Poly dielectric; 6), Poly 3(7A)와 WSix(8)로 이루어진 셀렉트 게이트(7), 그리고 드레인(9) 및 소스(10)로 이루어진 스플리트 게이트 플래쉬 이이피롬 셀은 플로팅 게이트(3) 밑에 형성된 채널 사이에서 발생된 핫 일렉트론(Hot electron)이 플로팅 게이트(3)에 저장되면 문턱전압(Vt)이 증가함으로써 셀이 오프(Off)된다.
또한, 드레인 쪽으로 소위 F-N 터널링(Fowler-Nordheim tunneling)을 통하여 플로팅 게이트(3)로부터 일렉트론을 뽑아내면 다시 문턱전압(Vt)이 내려가서 셀이 온(On)된다. 따라서, 전기적으로 기억, 소거가 가능한 기억 소자가 된다.
이를 보다 상세히 설명하면 다음과 같다.
프로그램시에는 콘트롤 게이트(5)에 약 13V, 셀렉트 게이트(7)에 약 1.8V, 드레인(9)에 5V, 그리고 소스(10)에 0V의 전압을 인가하면, 셀렉트 게이트(7) 밑의 채널과 플포팅 게이트(3) 밑의 채널 사이에 전계(Electric field)가 걸리게 되며 이 전계에 의해 소스(10)에서 드레인(9)으로 이동하는 일렉트론이 가속되면서 핫 일렉트론(Hot electron)이 발생하게 된다. 이들은 콘트롤 게이트(5)가 가하는 전압에 의해 높아진 플로팅 게이트(3)의 일렉트릭 포텐셜(Electric potential)에 의해 플로팅 게이트(3)로 이동하게 된다. 플로팅 게이트(3)에 일렉트론이 저장되면 이들의 일렉트론 필드 스크리닝(Electron field screening)에 의하여 콘트롤 게이트(5)에서 일정 수준의 전압을 가하더라도 채널이 인버젼(Inversion)되지 않는다.
즉, 문턱전압(Vt)이 증가하는 것이다. 이렇게 문턱전압(Vt)이 증가한 셀은 읽기(Read)동작시 낮은 전류가 흐르므로 주변회로에 의해 셀이 오프 상태로 인식된다.
또한, 소거(Erase)동작시에는 콘트롤 게이트(5)에 -12V, 드레인(9)에 5V전압을 인가하면 플로팅 게이트(3)와 소스(10) 사이에는 10V 이상의 전위 차이가 생기게 되고, 플로팅 게이트(3) 내의 일렉트론들은 F-N 터널링에 의해 터널 옥사이드(2)를 통해 드레인(9)으로 빠져나오게 된다. 그러면 셀의 문턱전압(Vt)은 다시 감소하여 읽기 동작시 높은 전류가 흐르게 되어 주변 회로에 의해 셀이 온 상 태로 인식된다.
한편, 읽기 동작시에는 콘트롤 게이트(5)에 4V, 셀렉트 게이트(7)에 5V, 드레인(9)에 0V, 소스(10)에는 2V의 전압을 인가하면, 플로팅 게이트(3)의 전하량에 따라 플로팅 게이트(3) 밑의 채널이 형성되거나 형성되지 않게 되며, 이에따라 흐르는 전류의 값이 변하므로 주변회로에서 셀이 온 또는 오프 상태로 인식되게 된다. 이때, 읽기 동작시의 엑세스 시간(Access time)을 결정하는 요소중에 워드라인으로 쓰이는 셀렉트 게이트(7)의 저항이 있다. 즉, 워드라인의 저항에 의한 속도 지연을 줄일수록 엑세스 시간을 감소시킬 수 있게 된다. 따라서, 워드라인의 저항 감소를 위하여 셀렉트 게이트(7)는 폴리 3(Poly3)에 텅스텐실리사이드(WSix)를 증착한 폴리사이드(Polycide)를 쓰고있다.
종래의 셀렉트 게이트의 실제 형성 모양은 도 3과 같다.
플로팅 게이트(3)와 콘트롤 게이트(5)의 적층 구조를 형성한 후 폴리 3(7A) 및 텅스텐실리사이드(8)를 증착하고 포토(Photo) 및 식각(Etch)공정에 의해 셀렉트 게이트(7)를 형성한다. 하부층(Under layer)의 적층 구조에 의해 형성된 토플로지 때문에 스트링(Stringer) 제거가 어려워 SF6 을 이용한 식각 공정을 추가로 진행함으로써, 셀렉트 게이트(7) 밑부분(B)에 언터-컷이 생기게 된다.
이렇게 될 경우 SG 공정 마진이 부족하여 생산성 손실의 원인이 될 뿐만 아니라, 워드라인의 저항이 증가하게 되어 엑세스 시간의 증가를 초래한다.
이러한 언더-컷에 의한 RC 지연 문제를 해결하기 위해 텅스텐실리사이드 위 에 아크 나이트라이드(Arc Nitride)를 증착하여 셀렉트 게이트를 최종적으로 형성함으로써 후속 공정에서 어려움이 발생한다. 그중 하나가 셀렉트 게이트 또는 아크 나이트라이드가 남아있는 곳에 메탈 콘택(Metal contact)부분에 아크 나이트라이드 턱을 만듬으로써 베리어 메탈 스텝 커버리지(Barrier metal step coverage) 불량으로 메탈 콘택 오픈 불량(Metal contact open fail)을 유발하여 셀의 신뢰성을 저하시킨다.
따라서, 본 발명은 드레인 지역에 옥사이드를 채워 셀 토플로지를 개선하여 폴리 3 언더-컷을 제거하고, 폴리 3 언더-컷 방지책으로 사용하던 아크 나이트라이드를 사용하지 않으므로써 메탈 콘택 부분에 아크 나이트라이드 잔존의 우려가 없으므로 메탈 콘택 불량을 방지할 수 있는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법은 실리콘 기판 상부에 터널 옥사이드, 폴리 1, ONO 유전체 및 폴리 2를 순차적으로 증착하는 단계와, 상기 폴리 2 상부에 옥사이드를 증착하는 단계와, 상기 구조를 전면적으로 자기 정렬 식각하는 단계와, 전체 상부에 제 1 셀 스페이서 산화막 및 제 2 셀 스페이서 나이트라이드막을 형성하는 단계와, 전체 상부에 폴리실리콘을 형성한 후 산화 공정을 수행하여 산화막을 형성하는 단계와, 셀 스페이서 마스크 및 식각 공정을 통해 제 1 및 제 2 산화막 스페이서를 형성하는 단계와, 전체 상부에 폴리 3을 증착 및 도핑하는 단계와, 상기 폴리 3 상부에 텅스텐 실리사이드를 증착하는 단계와, 셀 및 주변 지역을 폴리 3 마스크 및 식각 공정을 진행하여 셀 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
앞서 언급한 대로 종래 기술의 문제점은 셀렉트 게이트의 적층 구조에 의한 토플로지 때문에 SG 식각의 어려움을 극복하기 위하여 사용하는 스트링어 리무발 스텝(Stringer removal step)에 의하여 생길 수 밖에 없는 폴리 3 언더-컷을 해소하고, 메탈 콘택 불량을 방지하여 생산성 향상 및 속도 개선의 효과를 얻고자 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
도 4(a) 내지 도 4(d)는 본 발명에 따른 스플리트 게이트 플래쉬 이이셀의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 4(a)에서, 실리콘 기판(11) 상부에 터널 옥사이드(12)를 형성한다. 터널 옥사이드(12)상부에는 플로팅 게이트로 사용될 폴리 1(13)을 증착한다. 폴리 1(13)상부에는 ONO 유전체(14)를 형성한다. ONO 유전체(14)상부에는 콘트롤 게이트로 사용될 폴리 2(15)를 증착한다. 폴리 2(15) 상부에는 옥사이드(16)를 증착한다. 상기 구조를 전면적으로 자기 정렬 식각한다. 이후, 셀 스페이서 형성 전에 전체 상부에 제 1 셀 스페이서 산화막(17) 및 제 2 셀 스페이서 나이트라이드막(18)을 형성한다. 이후, 폴리실리콘(19)을 1400 내지 1600Å 두께로 형성한다. 상기 셀 스페이서 형성 전에 폴리실리콘 증착시 드레인 영역(24)을 도핑 할 만큼 증착한 후 2/3 정도를 에치백(Etch back)한 후 산화공정을 진행한다. 또한, 드레인 영역(24)을 CVD 옥사이드를 사용하여 형성한다.
도 4(b)는 폴리실리콘(19)을 산화시켜 1900 내지 2100Å 두께의 산화막(19A)으로 형성한 상태의 단면도이다.
도 4(c)는 셀 스페이서 마스크 및 식각 공정을 통해 제 1 및 제 2 산화막 스페이서(20 및 21)를 형성한 상태의 단면도이다.
도 4(d)는 전체 상부에 셀렉트 게이트(워드라인)로 사용될 폴리 3(22)를 증착 및 도핑(Doping)하고, 폴리 3(22) 상부에 텅스텐 실리사이드(23)를 증착한다. 셀렉트 게이트 형성시 아크 나이트라드(Ark nit.) 증착 공정을 스킵(Skip)한다. 셀 토폴로지(Cell topology) 개선으로 폴리 3 마스크 및 식각 공정에서 셀 및 주변 지역을 동시에 마스크 및 식각하게 된다. 셀(Cell) 및 주변(Peri.) 지역을 폴리 3 마스크 및 식각 공정을 진행하여 셀 게이트를 완성한 상태의 단면도이다.
또한, 본 발명은 셀 스페이서 형성시 폴리 증착 및 산화 공정 대신에 CVD 옥사이드를 사용하고, 셀렉트 게이트 형성 공정시 아크 나이트라이드 증착 공정을 스킵(Skip)한다.
즉, 종래의 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법은 기존 공정에서 자기 정렬 식각(SAE Etch) 후, 셀 스페이서 형성을 위한 폴리 옥사이드 및 IPO2 나이트라이드 증착, 셀 스페이서 마스크 및 식각, 폴리 3 증착 및 도핑, 텅스텐 실리사이 증착, 셀 폴리 3 마스크 및 식각, 아크 나이트라이드 증착, 주변 폴리 3 마 스크 및 식각, 이후의 공정 순서로 진행한다.
그러나, 본 발명에 따른 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법은 기존 공정에서 자기 정렬 식각 후, 셀 스페이서 형성을 위한 폴리 옥사이드 및 IPO2 나이트라이드 증착, 폴리 증착 및 산화 공정을 수행, 셀 스페이서 마스크, 옥사이드 리므브(Remove), 셀 스페이서 나이트라이드 식각, 옥사이드 리므브, PR 스트립(Strip)의 공정, 이후 셀렉트 게이트 형성공정을 진행함에 있어 기존 공정에서 사용하던 아크 나이트라이드 증착 공정은 생략하고, 이후의 공정을 진행하여 셀을 형성하게 된다.
상술한 바와 같은 본 발명은 셀렉트 게이트 형성 공정의 후속 공정인 산화 공정에 의해 끊어지기 쉬운 분분인 도 3의 'B' 부분이 토폴로지 해소로 인해 없어지게 된다, 그러므로 셀렉트 게이트의 저항 증가를 유발하지 않게 되므로 속도 개선에 효과적이다. 또한, 기존의 방식처럼 아크 나이트라이드 공정을 사용하지 않으므로 메탈 콘택이 형성되는 부분에 나이트라이드가 남아있지 않게 되어 콘택 불량도 없어지고, 셀의 신뢰성을 향상시킬 수 있게 된다.
상술 바와 같이 본 발명에 의하면, 셀렉트 게이트 지역의 언더-컷을 없애 워드라인 지연을 줄여 속도를 개선할 수 있고, 아크 나이트라이드 증착 공정을 스킵 함으로써, 메탈 콘택 불량을 방지하여 셀 특성을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (5)
- 실리콘 기판 상부에 터널 옥사이드, 폴리 1, ONO 유전체 및 폴리 2를 순차적으로 증착하는 단계와,상기 폴리 2 상부에 옥사이드를 증착하는 단계와,상기 구조를 전면적으로 자기 정렬 식각하는 단계와,전체 상부에 제 1 셀 스페이서 산화막 및 제 2 셀 스페이서 나이트라이드막을 형성하는 단계와,전체 상부에 폴리실리콘을 형성한 후 산화 공정을 수행하여 산화막을 형성하는 단계와,셀 스페이서 마스크 및 식각 공정을 통해 제 1 및 제 2 산화막 스페이서를 형성하는 단계와,전체 상부에 폴리 3을 증착 및 도핑하는 단계와,상기 폴리 3 상부에 텅스텐 실리사이드를 증착하는 단계와,셀 및 주변 지역을 폴리 3 마스크 및 식각 공정을 진행하여 셀 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법.
- 제 1 항에 있어서,상기 셀렉트 게이트 형성시 아크 나이트라이드 공정을 스킵하는 것을 특징으로 하는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화막 스페이서 형성 전 폴리실리콘 증착시 드레인 영역을 도핑 할 만큼 증착하고, 2/3 정도를 에치백 한 후 산화 공정을 진행하는 것을 특징으로 하는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법.
- 제 1 항에 있어서,상기 셀 스페이서 형성시 CVD 옥사이드를 사용하는 것을 특징으로 하는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법.
- 제 1 항에 있어서,상기 폴리 3 마스크 및 식각 공정시 셀 및 주변 식각을 동시에 마스크 및 식각하는 것을 특징으로 하는 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025741A KR100546200B1 (ko) | 1999-06-30 | 1999-06-30 | 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025741A KR100546200B1 (ko) | 1999-06-30 | 1999-06-30 | 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004962A KR20010004962A (ko) | 2001-01-15 |
| KR100546200B1 true KR100546200B1 (ko) | 2006-01-24 |
Family
ID=19597644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025741A KR100546200B1 (ko) | 1999-06-30 | 1999-06-30 | 스플리트 게이트 플래쉬 이이피롬 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100546200B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418091B1 (ko) * | 2001-06-29 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100479834B1 (ko) * | 2002-09-03 | 2005-04-06 | 주식회사 엑셀반도체 | 플래시메모리 제조방법 |
| KR100931494B1 (ko) * | 2003-07-16 | 2009-12-11 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 제조방법 |
| KR100976797B1 (ko) * | 2008-06-20 | 2010-08-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
1999
- 1999-06-30 KR KR1019990025741A patent/KR100546200B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004962A (ko) | 2001-01-15 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20101224 Year of fee payment: 6 |
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