KR100931494B1 - 비휘발성 메모리 소자 제조방법 - Google Patents
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Abstract
본 발명은 셀 컨트롤 게이트 패턴 형성 시 포토/식각 공정이 아닌 에치-백(etch-back) 공정이므로 컨트롤 게이트 폴리 스페이서의 형성이 쉽고 이온주입 새도우(shadow) 현상이 나타나지 않는 비휘발성 메모리 소자 제조방법을 제공하는 것이다. 비휘발성 메모리 소자 제조방법은 실리콘 기판 내에 다수의 STI를 형성하여 액티브 영역을 정의하는 단계와, 실리콘 기판 상의 STI 사이에 게이트 산화막, 부유 게이트, 하드 마스크용 절연층을 순차적으로 형성시키는 단계와, 액티브 영역상에 절연막을 형성하고 그 외의 영역에는 게이트 절연막을 형성하는 단계와, 전극으로 사용될 물질과 포토레지스트를 순차적으로 증착하는 단계와, 포토레지스트를 소정 형상으로 패터닝하여 게이트 산화막, 부유 게이트 및 하드 마스크용 절연층의 측벽에 스페이서를 형성함과 동시에 게이트 전극을 형성하는 단계를 포함한다.
비휘발성 메모리 소자, 부유 게이트, 분리형 게이트
Description
도 1은 종래기술에 따른 EEPROM 메모리의 유닛 메모리 셀의 레이아웃을 도시한 평면도.
도 2a 내지 도 2e는 도 1에 도시한 종래의 EEPROM 메모리의 제조 공정을 설명하기 위한 공정 단면도.
도 3a 및 도 3b는 다른 종래 기술로서 자기 정렬 선택 트랜지스터를 갖는 스플리트 게이트 플래시 기억 소자의 공정 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 유닛 메모리 셀의 레이아웃을 도시한 평면도.
도 5a 내지 5d는 본 발명의 바람직한 실시예에 따른 유닛 메모리 셀을 도시한 공정 단면도.
도 6은 도 5a 내지 도 5d의 본 발명의 바람직한 실시예에 따라 게이트 식각 후에 나타나는 메모리 소자 영역의 모습을 설명하기 위한 레이아웃을 도시한 평면도.
- 도면의 주요부분에 대한 부호의 설명 -
106, 108 : 트렌치 아이솔레이션 122 : 부유 게이트
123 : 하드 마스크용 절연층 124 : 실리콘 기판
126 : 포토레지스트 132, 134, 136 : 절연막
140 : 전극 물질 160, 162 : 스페이서
164 : 게이트 전극
본 발명은 메모리 반도체 중 비휘발성(non-volatile) 메모리 소자에 관한 것으로서, 보다 상세하게는, 플래시 메모리나 이이피롬(EEPROM; electrically erasable and programmable read only memory)과 같은 비휘발성 메모리 소자 제조방법에 관한 것이다.
일반적으로, 비휘발성 기억소자의 경우 특히 플래시 기억 소자는 크게 두가지로 셀 유형을 분류하고 있다.
첫째는, 전기적 터널링 산화막(ETOX; electrically tunneling oxide) 타입이고, 둘째는 스플리트 게이트(split gate) 타입이다. ETOX 타입은 셀 크기가 스플리트 게이트 타입에 비하여 매우 작은 장점을 가진다. 반면에 프로그램시 고온의 캐리어 주입을 사용하기 때문에 프로그램 전류가 매우 크며, 프로그맴 및 판독 에러가 자주 발생하는 단점을 가진다. 또한, 신뢰성에 가장 큰 문제점으로 작용되고 있는 과소거(over-erase) 문제를 내재하고 있다.
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둘째 타입인 스플리트 게이트 타입의 셀 플래시 메모리 소자는 셀 크기가 큰 단점을 가지는 반면 여러 신뢰성의 우수성 때문에 반도체 업체에서 가장 많이 쓰이고 있다. 또한, 과소거의 문제가 없는 것이 가장 큰 특징으로, 이는 유닛 셀에 선택 트랜지스터가 존재하여 일정한 문턱 전압을 유지하기 때문에 셀 트랜지스터가 공핍(depletion) 특성을 나타낸다고 하더라도 외부에선 선택 트랜지스터의 문턱 전압을 인식하게 된다.
이러한 스플리트 게이트 유형의 비휘발성 기억 소자를 제조하기 위하여 여러 가지 기술이 도입되었다.
즉, 과소거 문제를 해결하기 위한 비휘발성 메모리 소자 제조를 위해 스플리트 게이트 타입이 개발되었으나, 선택 트랜지스터의 채널의 길이가 포토-리소그라피 공정에 의해 결정되어 리소그라피 장비의 정렬 기술에 의존하여 불균일한 분포를 갖게 되었다.
이러한 문제점을 해결하기 위해 선택 트랜지스터를 자기 정렬 방법으로 형성시키기 위한 기술이 도입되었다. 이러한 기술 중의 하나로 미국특허 제6,451,652호(John Caywood et.al., 2002.09.17) "Method for Forming an EEPROM Cell Together with Transistor for Peripheral Circuit"에서는 자기 정렬 방식으로 형성한 선택 트랜지스터를 갖는 스플리트 게이트 플래시 메모리 소자의 제조방법을 설명하고 있다.
도 1은 종래기술에 따른 EEPROM 메모리의 유닛 메모리 셀의 레이아웃을 도시한 평면도이고, 도 2a 내지 도 2e는 도 1에 도시한 종래기술에 따른 EEPROM 메모리의 제조방법을 도시한 공정 단면도이다.
도 1은 종래기술에 따른 EEPROM 메모리의 유닛 메모리 셀의 레이아웃을 도시한 평면도이고, 도 2a 내지 도 2e는 도 1에 도시한 종래기술에 따른 EEPROM 메모리의 제조방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(224) 상에 절연층(206, 208)을 형성한다. 그리고, 일반적으로 얕은 트렌치 아이솔레이션(STI; shallow trench isolation) 이라고 불리는 복합공정을 통하여 절연층(206, 208)을 형성시키며, 이는 메모리 셀을 전기적으로 분리시키는 작용을 한다. 그리고 나서, 얇은 두께의 산화막(230)을 형성시킨 뒤 그 위로 부유 게이트(floating gate)로 쓰이는 전극(222)을 형성시킨다.
이어서, 도 2b에 도시한 바와 같이, 부유 게이트(222)를 포토/식각을 통해 형성시킨 뒤 절연막(232, 234, 236)을 형성시킨다. 또, 셀 영역이외의 주변회로 영역에 게이트 절연막(202, 204)을 형성시킨다. 이어서, 전극으로 사용될 물질(240)을 증착한다.
다음 단계로, 도 2c에 도시한 바와 같이, 포토레지스트를 전체에 코팅하고 노광을 하여 패턴을 형성시킨다. 이때, 포토레지스트(250)는 부유 게이트(222)를 둘러싸고 있는 절연막(232)과 전도층(240)의 양단이 경사면(slope) 사이에 존재해야 한다. 또한, 셀 영역이외의 주변회로 영역에서는 게이트를 형성시키기 위한 포토레지스트 패턴(252)을 동시에 형성시킨다.
그리고, 도 2d에 도시한 바와 같이, 전도층(240)을 포토레지스트(250, 252)를 식각 방지막으로 이용하여 식각한다. 이때, 식각량은 증착시킨 전도층(240)의 두께와 공정변수를 고려한 + 델타(delta)의 양을 고려, 두께보다 약간 많게 식각을 한다. 식각을 마치게 되면, 셀 영역에서는 포토 레지스트(250) 보다 크게 물질층(240)의 스페이서(spacer)가 형성된다. 부유 게이트 양 옆으로 형성되는 스페이서(260, 262)는 포토/식각 변화에 무관하게 동일한 크기를 갖게 된다.
한편, 선택 트랜지스터를 자기 정렬 방법으로 형성시키기 위한 기술 중의 하나로 미국특허 제6,365,449호(Max C. Kuo et al., 2002.04.02) "Process for Making Non-volatile Memory Cell with a Polysilicon Spacer Defined Select Gate"에서도 선택 트랜지스터를 갖는 스플리트 게이트 플래시 메모리 소자의 제조방법을 설명하고 있다.
한편, 선택 트랜지스터를 자기 정렬 방법으로 형성시키기 위한 기술 중의 하나로 미국특허 제6,365,449호(Max C. Kuo et al., 2002.04.02) "Process for Making Non-volatile Memory Cell with a Polysilicon Spacer Defined Select Gate"에서도 선택 트랜지스터를 갖는 스플리트 게이트 플래시 메모리 소자의 제조방법을 설명하고 있다.
도 3a 및 도 3b는 다른 종래 기술로서 전술한 종래기술의 문제점을 극복하기 위하여 선택 트랜지스터를 자기 정렬 방법으로 형성시키기 위해 제안된 여러 기술 중의 하나로 자기 정렬 선택 트랜지스터를 갖는 스플리트 게이트 플래시 메모리 소자의 제조에 관한 기술을 설명하기 위한 단면도들을 도시한다.
먼저, 도 3a를 참조하면, 기판(22) 위에 터널링 산화막(12)을 형성시킨다. 이때, 터널링 산화막(12)의 두께는 약 85Å 정도이며, 일반적으로 70~100Å 정도의 두께로 형성한다.
이어서, 제1 폴리 실리콘을 증착하고, 포토레지스트를 이용하여 식각하여 부유 게이트(14)를 형성한다. 이때 부유 게이트의 높이는 1,000~3,000Å 정도로 한다.
다음 단계로, 층간 폴리 유전막(IPD; inter-poly-dielectric)(16)을 기판에 형성한다. IPD는 대개 산화막과 질화막 및 이들의 조합으로 이루어진다. 이후, 제 2 폴리 실리콘을 증착한다. 이때, 두께는 일반적으로 1,500~4,000Å을 증착한다. 포토 레지스트를 코팅한 후 노광을 통해 포토레지스트 패턴(20)을 형성한다.이때, 포토 레지스트의 양 끝단은 제2 폴리 실리콘의 측벽(sidewall) 경계보다 안쪽에 존재한다.
그리고, 도 3b에 도시한 바와 같이, 제2 폴리 실리콘(18)을 포토레지스트(20)를 식각 방지막으로 이용하여 식각한다. 이때 식각하는 량은 "제2 폴리 실리콘의 두께(t1) + 과도 식각(over etch)(공정마진)"로 결정된다. 위의 식각량으로 식각을 마치면 부유 게이트(14)와 IPD(16)를 완전히 둘러싼 형태로 제어 게이트가 형성된다.
형성된 제어 게이트의 양 옆은 선택 게이트 역할을 하며 선택 트랜지스터의 크기는 정확히 일치하는 동일한 크기로 형성되며 이는 그림뿐 아니라 모든 다른 영역의 제어 게이트 옆으로 동일한 크기의 선택 게이트가 형성되게 된다.
전술한 종래 기술은 다음과 같다.
먼저, 제2 폴리 실리콘 식각 시, 도 2e에 도시한 바와 같이, 포토 레지스트와 에천트(etchant)에 기인한 부산물인 폴리머에 의한 폴리 패턴에 폴리 피크(poly peak) 또는 폴리 경사면(poly slope)과 같은 이상이 발생하게 된다.
또한, 이러한 이상 패턴의 형성에 의하여 후속 살리사이드(salicide) 공정 진행시 제어 게이트와 실리콘 기판이 실리사이드에 의한 단락(short)를 유발할 수 있게 된다는 문제점이 있다.
그리고, 위의 두가지 이유로 인해 셀 영역에 실리사이드를 형성시키지 않을 때 컨택 홀 크기의 감소에 의한 저항 증가 및 제어 게이트의 저항이 증가하게 된다.
게다가, 도 2e에 도시한 바와 같이, 폴리 피크의 이상 패턴이 이물(foreign material)로 작용하여 제품의 불량을 유발할 수 있다.
그리고, 메모리 소자의 게이트를 스택 형태로 유지할 때 셀의 높이가 높아지며 이로 인해 셀 접합의 이온주입을 경사지게 진행할 수 없고, 또 비트 라인 컨택이나, 주변 회로의 컨택의 깊이가 높아져서 후속 공정의 난이도가 증가하고 수율의 저하를 초래할 수 있는 단점이 있다.
또한, 제어 게이트 도핑 시, 포토 레지스트에 의해 이온주입 새도우(shadow) 효과가 나타나며, 이로 인해 선택 트랜지스터의 게이트 도핑이 어렵게 되는 문제점이 있다.
더욱이, 도 3a 및 도 3b에서는 자기 정렬(self-align) 방식으로 선택 게이트를 형성시킬 수 있지만 공정 변화 및 장비 상황에 의해 오정렬(mis-align) 및 선폭(CD; critical dimension)의 변화가 생기면 선택 게이트의 크기가 달라지는 문제점이 발생하게 된다. 이러한 문제점은 제2 폴리 실리콘의 두께가 낮아지면 더욱더 심각하게 나타나는데, 소자가 미세화 될수록 제2 폴리 실리콘의 두께는 점차 낮아지는 추세에 있다. 따라서, 소자 미세화 경향을 보면 기본 발명은 점차 구현하기 어려워 진다는 문제점이 있다.
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본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 본 발명의 주목적은 셀 제어 게이트 패턴 형성 시 포토/식각 공정 대신에 에치-백(etch-back) 공정을 사용함으로써 제어 게이트 폴리 스페이서의 형성이 쉽고 이온주입 새도우(shadow) 현상이 나타나지 않는 비휘발성 메모리 소자 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 제어 게이트 폴리 스페이서가 정상적인 모양을 갖게 되어 실리사이드 오버-브릿지(over-bridge)가 발생되지 않기 때문에 칩 전체에 실리사이드를 적용할 수 있고, 이로써, 워드라인 저항을 줄이고 컨택 저항을 줄이게 되어 칩 면적을 줄일 수 있으며, 이로 인해 보다 경쟁력 있고 안정적인 수율을 얻을 수 있는 비휘발성 메모리 소자 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 소자 미세화로 주변 회로의 게이트 두께를 낮추기 위해 제2 폴리 실리콘의 두께를 낮추어도 자기정렬(self-align) 방식의 식각을 이룰 수 있으며 이는 기본 방식으로는 어려워지게 되나, 본 발명의 적용 시 소자 미세화 및 게이트 전극 두께 감소에도 완벽하게 자기정렬을 이룰 수 있는 비휘발성 메모리 소자 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 부유 게이트 위로 제어 게이트가 존재하지 않으므로 셀의 높이가 낮아져 후속 공정의 난이도 특히 컨택 홀 형성이 쉬어지며 이로 인한 수율 향상을 이룰 수 있는 비휘발성 메모리 소자 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 결합비(coupling ratio)를 증가시키기 위해 부유 게이트의 높이를 자유롭게 조절할 수 있는 비휘발성 메모리 소자 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 기판 상에 부유 게이트를 형성하는 단계; 상기 부유 게이트와, 상기 부유 게이트가 접하는 액티브 영역 상부면을 따라 유전막을 형성하는 단계; 상기 유전막을 덮도록 제어 게이트용 전도층을 형성하는 단계; 및 상기 부유 게이트 상부의 상기 유전막이 드러날때까지 상기 전도층을 에치백하여, 상기 부유 게이트의 측면 부분에 제어 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법을 제공한다.
또한, 상기와 같은 목적을 실현하기 위한 본 발명은 셀 영역과 주변 회로 영역을 포함하는 비휘발성 메모리 소자 제조방법에 있어서, 상기 셀 영역의 기판 상에 부유 게이트를 형성하는 단계; 상기 부유 게이트와, 상기 부유 게이트가 접하는 액티브 영역 상부면을 따라 유전막을 형성하는 단계; 상기 주변 회로 영역에 게이트 절연막을 형성하는 단계; 상기 유전막과 상기 게이트 절연막을 덮도록 제어 게이트용 전도층을 형성하는 단계; 상기 주변 회로 영역의 상기 전도층 상에 감광막 패턴을 형성하는 단계; 상기 부유게이트 상부의 상기 유전막이 드러날때까지 상기 전도층을 에치백하여 상기 부유 게이트의 측면 부분에 제어 게이트를 형성하는 동시에 상기 주변 영역에는 상기 감광막 패턴에 정의된 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법을 제공한다.
또한, 상기와 같은 목적을 실현하기 위한 본 발명은 셀 영역과 주변 회로 영역을 포함하는 비휘발성 메모리 소자 제조방법에 있어서, 상기 셀 영역의 기판 상에 부유 게이트를 형성하는 단계; 상기 부유 게이트와, 상기 부유 게이트가 접하는 액티브 영역 상부면을 따라 유전막을 형성하는 단계; 상기 주변 회로 영역에 게이트 절연막을 형성하는 단계; 상기 유전막과 상기 게이트 절연막을 덮도록 제어 게이트용 전도층을 형성하는 단계; 상기 주변 회로 영역의 상기 전도층 상에 감광막 패턴을 형성하는 단계; 상기 부유게이트 상부의 상기 유전막이 드러날때까지 상기 전도층을 에치백하여 상기 부유 게이트의 측면 부분에 제어 게이트를 형성하는 동시에 상기 주변 영역에는 상기 감광막 패턴에 정의된 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 유닛 메모리 셀을 설명하기 위한 레이아웃 및 단면도들을 각각 도시한다.
도 4는 본 발명의 바람직한 실시예에 따른 유닛 메모리 셀을 설명하기 위한 레이아웃을 도시한다.
도 4에 도시한 바와 같이, 본 발명이 도 1에 도시된 종래기술에 따른 메모리 유닛의 레이아웃에 나타난 제어 게이트의 패턴이 없다는 점이다.
도 5a 내지 5d는 본 발명의 바람직한 실시예에 따른 유닛 메모리 셀을 설명하기 위한 단면도들을 도시한다.
이어서, 도 5a에 도시한 바와 같이, 기판(124) 상에 얕은 트렌치 아이솔레이션(STI; shallow trench isolation)을 이용하여 트렌치를 형성한 다음, 트렌치를 절연층(106, 108)으로 충진 시킴으로써, 후속하여 형성되는 메모리 셀을 전기적으로 분리하는 역할을 하게 된다.
이어서, 얇은 두께의 터널링 산화막(130)을 형성한 후, 터널링 산화막(130) 상에 부유 게이트(floating gate)로 쓰이는 전극(122)을 형성시킨다. 본 발명의 바람직한 실시예에서는 부유 게이트 전극 증착 후 상부에 하드 마스크로 사용할 절연층(123)을 증착하였다. 터널링 산화막(130)의 두께는 대략 70~100Å 정도의 범위를 갖는 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 부유 게이트(122)의 증착 두께는 대략 1,000Å~5,000Å 정도로 하는데, 이 두께는 부유 게이트의 결합비(coupling ratio)를 결정하는 중요한 요소가 되므로 주의하여 결정하여야 한다.
또한, 절연층(123)은 산화막이나 질화막 혹은 이를 조합하여 사용할 수 있으며, 두께는 하부의 부유 게이트 높이에 의해 결정되며 500~2,000Å 정도의 범위로 증착한다. 그리고 나서, 사진/식각 공정을 통해 부유 게이트 전극(122)을 형성시킨다.
후속하는 단계로, 도 5b에 도시한 바와 같이, 부유 게이트(122)를 포토/식각 공정을 통해 형성시킨 뒤, 절연막(132, 134, 136)을 형성시킨다. 절연막(132, 134, 136)은 산화막이나 질화막을 단일 혹은 조합하여 형성시킬 수 있다. 또한, 메모리 소자 이외의 집적회로 영역에는 게이트 절연막(102, 104)을 형성시킨다.
회로 및 소자의 용도에 따라 절연막(102,104)의 두께가 결정되며, 두 층의 두께는 동일할 수도 혹은 상이할 수도 있다. 만약에 상이한 경우에는 복합 게이트 절연막 공정을 통해 형성시킨다. 이어서, 전극으로 사용될 물질(140)을 증착하며 폴리-실리콘, 비정질 실리콘(a-Si), 텅스텐(W), 텅스텐 실리사이드(Wsix), 티타늄(Ti) 등을 이용할 수 있다.
그리고 나서, 도 5c에 도시한 바와 같이, 포토레지스트를 전체에 코팅하고 노광을 하여 소정 형상의 패턴을 형성한다. 이때, 셀 영역은 포토레지스트 패턴이 존재하지 않는다. 또한, 셀 영역 이외의 주변회로 영역에서는 게이트를 형성시키기 위한 포토레지스트 패턴(152)을 형성시킨다.
본 발명의 바람직한 실시예에 따르면, 셀 영역에 포토레지스트 패턴 없이 메모리 셀의 제어 게이트를 형성하는 것을 특징으로 한다.
계속하여, 도 5d에 도시한 바와 같이, 전도층(140)을 포토레지스트(152)를 식각 방지막으로 이용하여 식각한다. 이때, 식각량은 증착시킨 전도층(140)의 두께와 공정변수를 고려한 + 델타(delta)의 양을 고려, 증착 두께 + 델타의 양만큼 식각을 한다. 이에 따라, 셀 영역에서는 전도층(140)이 에치백 공정으로 진행되게 된다.
이어서, 식각을 마치고 나면, 셀 영역에서는 제어 게이트로 사용될 스페이서(160, 162)가 형성된다.
그리고 나서, 부유 게이트 양 옆으로 형성되는 스페이서(160, 162)는 포토/식각 변화에 무관하게 동일한 크기를 갖게 된다. 또한, 동시에 셀 영역 이외의 주변 회로 영역에서는 게이트 전극(164)이 형성된다.
도 6은 게이트 식각 후, 셀 영역의 모습을 위에서 바라보면 도면과 갖은 구조가 남게 된다. 부유 게이트는 절연층에 의하여 분리되며 그 주위로 제어 게이트가 측벽(side-wall) 스페이서 형식으로 남게된다. 이 제어 게이트 스페이서는 인접한 다른 셀의 제어 게이트와 서로 연결되어 있다. 이에 의해 첫 단 및 바이어스(bias) 회로와 연결되는 부위에서 적절한 회로 배치를 통해 워드라인을 형성할 수도 있다. 즉, 제어 게이트 각각은 워드라인을 1-바이트 및 설정된 여러 바이트 단위로 연결하는데 사용된다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 셀 제어 게이트 패턴 형성 시 포토/식각 공정이 아닌 에치-백(etch-back) 공정이므로 컨트롤 게이트 폴리 스페이서의 형성이 쉽고 이온주입 새도우(shadow) 현상이 나타나지 않는 효과가 있다.
또한, 본 발명은 제어 게이트 폴리 스페이서가 정상적인 모양을 갖게 되어 실리사이드 오버-브릿지(over-bridge)가 발생되지 않기 때문에 칩 전체에 실리사이드를 적용할 수 있는 장점이 있다.
따라서, 본 발명은 워드라인 저항을 줄이고 컨택 저항을 줄이게 되어 칩 면적을 줄일 수 있으며, 이로 인해 보다 경쟁력 있고 안정적인 수율을 얻을 수 있다.
더욱이, 본 발명은 소자 미세화로 주변 회로의 게이트 두께를 낮추기 위해 제 2 폴리 실리콘의 두께를 낮추어도 자기정렬(self-align) 방식의 식각을 이룰 수 있으며 이는 기본 방식으로는 어려워지게 되나, 본 발명의 적용 시 소자 미세화 및 게이트 전극 두께 감소에도 완벽하게 자기정렬을 이룰 수 있는 장점이 있다.
또한, 본 발명은 부유 게이트 위로 제어 게이트가 존재하지 않으므로 셀의 높이가 낮아져 컨택 홀의 깊이가 낮아지고, 이로 인해 저항 특성이 좋아져 여러 불량을 방지할 수 있는 효과가 있다.
Claims (24)
- 기판 상에 부유 게이트를 형성하는 단계;상기 부유 게이트와, 상기 부유 게이트가 접하는 액티브 영역 상부면을 따라 유전막을 형성하는 단계;상기 유전막을 덮도록 제어 게이트용 전도층을 형성하는 단계; 및상기 부유 게이트 상부의 상기 유전막이 드러날때까지 상기 전도층을 에치백하여, 상기 부유 게이트의 측면 부분에 제어 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 제어 게이트는 상기 부유 게이트의 측면을 둘러싸도록 형성하는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 제어 게이트는 인접한 다른 셀의 제어 게이트와 상호 연결되는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 제어 게이트는 워드라인을 1-바이트 및 설정된 여러 바이트 단위로 연결하는데 사용되는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 제어 게이트는 실리사이드막을 포함하는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 부유 게이트는,하부에 형성된 제1 절연막; 및상부에 형성된 제2 절연막을 포함하는 비휘발성 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 제1 절연막은 70~100Å 두께로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 제2 절연막은 500~2000Å 두께로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 제2 절연막은 산화막, 질화막 또는 이들의 조합 중 선택된 어느 하나로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 부유 게이트는 1000~5000Å 두께로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 유전막은 산화막, 질화막 또는 이들의 조합 중 선택된 어느 하나로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 1 항에 있어서,상기 부유 게이트와 상기 제어 게이트 각각은 폴리 실리콘, 비정질 실리콘, 텅스텐, 텅스텐 실리사이드 또는 티타늄 중 선택된 어느 하나로 형성하는 비휘발성 메모리 소자 제조방법.
- 셀 영역과 주변 회로 영역을 포함하는 비휘발성 메모리 소자 제조방법에 있어서,상기 셀 영역의 기판 상에 부유 게이트를 형성하는 단계;상기 부유 게이트와, 상기 부유 게이트가 접하는 액티브 영역 상부면을 따라 유전막을 형성하는 단계;상기 주변 회로 영역에 게이트 절연막을 형성하는 단계;상기 유전막과 상기 게이트 절연막을 덮도록 제어 게이트용 전도층을 형성하는 단계;상기 주변 회로 영역의 상기 전도층 상에 감광막 패턴을 형성하는 단계;상기 부유게이트 상부의 상기 유전막이 드러날때까지 상기 전도층을 에치백하여 상기 부유 게이트의 측면 부분에 제어 게이트를 형성하는 동시에 상기 주변 영역에는 상기 감광막 패턴에 정의된 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 제어 게이트는 상기 부유 게이트의 측면을 둘러싸도록 형성하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 제어 게이트는 인접한 다른 셀의 제어 게이트와 상호 연결되는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 제어 게이트는 워드라인을 1-바이트 및 설정된 여러 바이트 단위로 연결하는데 사용되는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 제어 게이트는 실리사이드막을 포함하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 부유 게이트는,하부에 형성된 제1 절연막; 및상부에 형성된 제2 절연막을 포함하는 비휘발성 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 제1 절연막은 70~100Å 두께로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 제2 절연막은 500~2000Å 두께로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 제2 절연막은 산화막, 질화막 또는 이들의 조합 중 선택된 어느 하나로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 부유 게이트는 1000~5000Å 두께로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 유전막은 산화막, 질화막 또는 이들의 조합 중 선택된 어느 하나로 형성하는 비휘발성 메모리 소자 제조방법.
- 제 13 항에 있어서,상기 부유 게이트와 상기 제어 게이트 각각은 폴리 실리콘, 비정질 실리콘, 텅스텐, 텅스텐 실리사이드 또는 티타늄 중 선택된 어느 하나로 형성하는 비휘발성 메모리 소자 제조방법.
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