JP4086790B2 - 非揮発性メモリーとその製造方法 - Google Patents
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
Naruke et al., "A New Flash−Erase EEPROM Cell with a Sidewall Select−Gate on Its Source Side", IEDM Technical Digest 1989, pages 603−606
Wolf, "Silicon Processing for the VLSI Era", volume 3 ("The Submicron MOSFET"), 1995, pages 289−291
140:選別ゲート
150:二酸化シリコン
160:浮遊ゲート
170:制御ゲート
220:基層アイソレーション領域
410:二酸化シリコン層
420:窒化シリコン層
Claims (25)
- それぞれが互いに絶縁された導電性浮遊ゲートと第1の導電性ゲートと第2の導電性ゲートとを含む非揮発性メモリーセルのアレイ領域を有した集積回路の製造方法であって、(a)半導体基層中においてその活性領域間にそれぞれが前記半導体基層から突出する誘電体領域である1以上の基層アイソレーション領域を形成し、(b)それぞれが少なくとも1個の前記活性領域と重複する1以上の第1の導電性ラインG1を形成し、(c)前記第1の導電性ラインG1上と前記基層アイソレーション領域上を含む全面にFG層を形成し、(d)前記FG層を膜厚方向に部分的に除去して前記基層アイソレーション領域を露出させかつ各前記第1の導電性ラインG1の少なくとも一部上から前記FG層を除去し、(e)前記FG層上に誘電体D1を形成し、(f)前記誘電体D1上に層G2を形成し、(g)前記層G2と前記誘電体D1と前記FG層とを部分的に除去して、前記FG層から前記導電性浮遊ゲートを形成するとともに前記層G2から前記第2の導電性ゲートのための1以上の第2の導電性ラインを形成するステップ含んでなり、かつ各前記第1の導電性ゲートが前記第1の導電性ラインG1の一部を含んでおり、各前記導電性浮遊ゲートが前記FG層の一部を含んでおり、各前記第2の導電性ゲートが前記層G2の一部を含んでおり、各前記第2の導電性ゲートが前記層G2から形成された前記第2の導電性ラインの一部を含んでいることを特徴とする集積回路の製造方法。
- 前記ステップ(d)が前記基層アイソレーション領域が露出されたことの検知時点に応じて終了することを特徴とする請求項1に記載の方法。
- 各前記基層アイソレーション領域が前記アレイ領域を横断し、各前記第1の導電性ラインG1が複数の前記基層アイソレーション領域と交叉することを特徴とする請求項1に記載の方法。
- 各前記第1の導電性ラインG1の上面が平坦であるが底面は前記基層アイソレーション領域および前記半導体基層の表面に沿って上下していることを特徴とする請求項1に記載の方法。
- 前記FG層の形成前に、さらに各前記第1の導電性ラインG1の側壁上に前記第1の導電性ラインG1を前記導電性浮遊ゲートから絶縁するための誘電体を形成することを特徴とする請求項1に記載の方法。
- 前記ステップ(f)において、各前記第1の導電性ラインG1上に上方への突出部分P1を有するように前記層G2が形成され、前記ステップ(g)において、(g1)前記層G2の前記突出部分P1が露出されて完全にカバーされないように前記層G2上に層L1を形成し、(g2)前記層G2を前記層L1に対して選択的に部分除去して前記突出部分P1の場所に空間を形成し、(g3)少なくとも前記空間内の前記層G2上に層L2を形成し、かつ(g4)前記層L1を除去し、さらに前記層L2で覆われていない前記層G2と前記誘電体D1と前記FG層とを部分的に選択除去することを特徴とする請求項5に記載の方法。
- 前記ステップ(g1)において、前記層G2上の全面に前記層L1を形成し、前記層L1を平坦化して前記突出部分P1を露出させることを特徴とする請求項6に記載の方法。
- 前記ステップ(g3)において、前記層L1上の全面に前記層L2を形成し、前記層L2を部分除去して前記層L1を露出させるとともに前記層L2は前記空間内に残すことを特徴とする請求項6に記載の方法。
- 各前記第1の導電性ラインG1が前記アレイ領域を横断してかつ1以上の前記基層アイソレーション領域と交叉し、かつ(h)前記ステップ(g4)前に前記層L2上にマスクを形成して前記マスク中の開口を介して前記層L2を除去して各前記第1の導電性ラインG1の一方側の前記層L2を除去するが他方側では除去せず、かつ前記層L2が前記第1の導電性ラインG1の他方側で前記第1の導電性ラインG1に沿って前記アレイ領域と交叉延在していることを特徴とする請求項6に記載の方法。
- 前記ステップ(f)において、前記層G2が集積回路の周辺領域でそれぞれが前記層G2の一部を含む周辺トランジスターのゲートの位置上に形成され、前記層G2が半導体材料を有しており、前記ステップ(g1)において、前記層L1が前記層G2上に前記周辺領域中で形成され、前記ステップ(g3)において、前記層L2が前記層G2上に前記周辺領域中で形成され、前記ステップ(g1)、(g3)、(g4)、(h)の1以上のステップにおいて、前記層L1と前記層L2とが前記周辺トランジスターのゲートの位置上から除去され、かつ(i)少なくとも1個の前記周辺トランジスターの領域中にドーパントを導入して、前記周辺トランジスターのゲートとソース/ドレイン領域とを同時にドープすることを特徴とする請求項9に記載の方法。
- 前記ステップ(i)において、少なくとも1個の周辺NMOSトランジスターの領域中にNタイプドーパントを導入して、前記周辺NMOSトランジスターのゲートとソース/ドレイン領域を同時にドープし、かつ少なくとも1個の周辺PMOSトランジスターの領域中にPタイプドーパントを導入して、前記周辺PMOSトランジスターのゲートとソース/ドレイン領域を同時にドープすることを特徴とする請求項10に記載の方法。
- 非揮発性メモリーセルを有する集積回路であって、半導体基層と、前記半導体基層上の第1の誘電体領域と、前記第1の誘電体領域上にありかつ前記メモリーセルの一部である第1の導電性ゲートと、前記半導体基層上の第2の誘電体領域と、前記第2の誘電体領域上にありかつ前記メモリーセルの一部である導電性浮遊ゲートと、前記導電性浮遊ゲートと前記第1の導電性ゲート上に重複する連続構造を含んだ誘電体層と、前記誘電体層の連続構造と前記導電性浮遊ゲート上に重複するが前記第1の導電性ゲートには重複しない第2の導電性ゲートとを含んでなり、前記誘電体層の連続構造が前記導電性浮遊ゲートと前記第2の導電性ゲート間に存在し、前記第2の導電性ゲートが前記メモリーセルの一部であり、前記第2の導電性ゲートが前記第1の導電性ゲートから絶縁されていることを特徴とする集積回路。
- 前記誘電体層の連続構造が前記第2の導電性ゲートを前記導電性浮遊ゲートおよび前記第1の導電性ゲートから絶縁していることを特徴とする請求項12に記載の集積回路。
- 前記導電性浮遊ゲートが前記第1の導電性ゲート上に重複していないことを特徴とする請求項12に記載の集積回路。
- 前記メモリーセルがさらに前記半導体基層中に、第1の導電性タイプの2個のソース/ドレイン領域と、第2の導電性タイプのチャンネル領域とを含んでおり、前記チャンネル領域が前記第1の導電性ゲートと前記導電性浮遊ゲートとの下側で前記2個のソース/ドレイン領域の間を延在していることを特徴とする請求項12に記載の集積回路。
- 前記誘電体層の連続構造が前記導電性浮遊ゲートの上面の全体と前記第1の導電性ゲートの上面の一部と重複するが前記第1の導電性ゲートの上面の全体には重複していないことを特徴とする請求項12に記載の集積回路。
- 前記誘電体層が窒化シリコン層を有していることを特徴とする請求項12に記載の集積回路。
- 前記誘電体層が酸化シリコン層とその上の窒化シリコン層とを有しており、前記窒化シリコン層と前記酸化シリコン層とが前記導電性浮遊ゲートの上面の全体と前記第1の導電性ゲートの上面の少なくとも一部に重複していることを特徴とする請求項12に記載の集積回路。
- 前記誘電体層がONOであることを特徴とする請求項12に記載の集積回路。
- 前記メモリーセルが複数のメモリーセルのひとつであり、前記半導体基層がその活性領域の間に複数の基層アイソレーション領域を有しており、各前記基層アイソレーション領域が前記半導体基層上に突出する誘電体領域であり、各前記メモリーセルが前記半導体基層の前記活性領域上に前記第1の誘電体領域を有しており、前記第1の導電性ゲートが導電性ラインG1の一部であり、前記導電性ラインG1が複数の前記基層アイソレーション領域と前記第1の誘電体領域上に交叉してかつ各前記メモリーセルに前記第1の導電性ゲートを与えており、各前記メモリーセルが前記半導体基層上に前記第2の誘電体領域と前記第2の誘電体領域上の前記導電性浮遊ゲートとを有しており、前記誘電体層の連続構造が前記導電性浮遊ゲートと前記第1の導電性ゲートに重複しており、前記第2の導電性ゲートが導電性ラインG2の一部であり、前記導電性ラインG2が各前記メモリーセルに前記第2の導電性ゲートを与え、前記導電性ラインG2が複数の前記基層アイソレーション領域と前記導電性浮遊ゲートに重複するが前記導電性ラインG1には重複せず、前記誘電体層の連続構造が各前記導電性浮遊ゲートと前記導電性ラインG2との間に存在し、前記導電性ラインG2が前記導電性ラインG1から絶縁されていることを特徴とする請求項12に記載の集積回路。
- 前記導電性浮遊ゲートが前記導電性ラインG1に重複しないことを特徴とする請求項20に記載の集積回路。
- 複数の前記メモリーセルが複数の非揮発性メモリーセル行を有したメモリーアレイ中のメモリーセル行であり、各前記メモリーセルが前記半導体基層の前記活性領域上に前記第1の誘電体領域を有しており、前記導電性ラインG1が複数の導電性ラインG1のひとつであり、各前記導電性ラインG1が複数の前記基層アイソレーション領域と少なくとも1行の前記メモリーセル行の前記第1の誘電体領域上に交叉して少なくとも1行の前記メモリーセル行中の各前記メモリーセルに前記第1の導電性ゲートを与えており、各前記メモリーセルが前記半導体基層上に前記第2の誘電体領域をまた前記第2の誘電体領域上に前記導電性浮遊ゲートを有しており、前記誘電体層の連続構造が複数の連続構造のひとつであり、各前記連続構造が少なくとも1行の前記メモリーセル行中の各前記メモリーセルの前記導電性浮遊ゲートと前記第1の導電性ゲートとに重複しており、前記導電性ラインG2が複数の導電性ラインG2のひとつであり、各前記導電性ラインG2が少なくとも1行の前記メモリーセル行中の各前記メモリーセルに前記第2の導電性ゲートを与えており、各前記導電性ラインG2が複数の前記基層アイソレーション領域上に交叉するとともに少なくとも1行の前記メモリーセル行中の各前記メモリーセルの前記導電性浮遊ゲートに重複するが対応する前記メモリーセル行の前記導電性ラインG1には重複せず、各前記導電性ラインG2について、前記誘電体層の対応する連続構造が前記導電性ラインG2と前記導電性浮遊ゲート間に存在しかつ前記導電性ラインG2により重複され、前記導電性ラインG2は対応する前記導電性ラインG1から絶縁されていることを特徴とする請求項20に記載の集積回路。
- 前記導電性浮遊ゲートが前記導電性ラインG1に重複しないことを特徴とする請求項22に記載の集積回路。
- それぞれが導電性浮遊ゲートと第1の導電性ゲートと第2の導電性ゲートとを含む複数の非揮発性メモリーセルを有する集積回路であって、半導体基層と、それぞれが前記半導体基層から突出する誘電体領域でありかつ前記半導体基層中でその活性領域間にある複数の基層アイソレーション領域と、それぞれが少なくとも1つの前記活性領域に重複しその一部が各前記第1の導電性ゲートに含まれそれぞれが前記半導体基層から絶縁されかつ上面が平坦であるが底面が前記基層アイソレーション領域および前記半導体基層の表面に沿って上下している複数の導電性ラインG1と、前記導電性ラインG1の側壁上の誘電体と、前記導電性ラインG1の側壁上の前記誘電体に当接し前記導電性ラインG1および前記半導体基層から絶縁されかつそれぞれが隣接する前記基層アイソレーション領域間に延在する複数の前記導電性浮遊ゲートと、それぞれが対応する前記導電性ラインG1の少なくとも側壁に重複し複数の前記導電性浮遊ゲート上で前記側壁に沿って延在しその一部が各前記第2の導電性ゲートに含まれかつ対応する前記導電性ラインG1および下側の前記導電性浮遊ゲートから絶縁された複数の導電性ラインG2とを含んでなる集積回路。
- 前記複数の非揮発性メモリーセルがアレイ領域を構成しており、前記アレイ領域が前記導電性浮遊ゲートのアレイを有しており、各前記基層アイソレーション領域が前記アレイ領域を横断していることを特徴とする請求項24に記載の集積回路。
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