CN1514485A - 非挥发性内存及其制造方法 - Google Patents

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Abstract

一种非挥发性内存及其制造方法，其基板隔离区形成于半导体基板上并突出于基板介电区域。然后选择闸线形成。后一浮置闸层沉积并进行蚀刻，直至基板隔离区暴露，且浮置闸层至少自选择闸线的一个部分移除。介电层形成于浮置闸层上，且控制闸层沉积并向上突出于每一选择闸线上，突出部独立地定义控制闸于任何微影对准中，浮置闸然后独立地定义于微影对准，而非涉及图案化基板隔离区域与选择闸线的对准。介电层具有一连续图案并覆盖于浮置闸和选择闸上。控制闸覆盖于浮置闸和介电层的连续图案上，但不覆盖于选择闸上。选择闸线穿过基板隔离区域，每一选择闸线具有平坦的顶端表面，但位于基板隔离区域的选择闸线的底面为高低起伏的。

Description

非挥发性内存及其制造方法
技术领域
本发明涉及一种非挥发性内存及其制造方法，尤其是一种含有非挥发性内存的集成电路及其制造方法。
背景技术
图1显示一快速存储单元的剖面图，其描述于2000年5月2日核准，Jenq的美国专利第6,057,575号。该存储单元形成于一半导体基板120及其上方，二氧化硅层130热形成于半导体基板120上，选择闸140形成于二氧化硅层130上，二氧化硅层150热形成于半导体基板120未被选择闸覆盖的一个区域上，ONO层154(二氧化硅层、氮化硅层及二氧化硅层的三明治夹层)形成于选择闸140上，浮置闸160形成于介电层150、154上，浮置闸160的一部分覆盖于选择闸140上。
ONO层164形成于浮置闸与选择闸上，控制闸170形成于ONO层164上，控制闸覆盖于浮置闸160及选择闸140上。
N+源极及汲极区域174、178形成于半导体基板120内。
利用热电子注入法(hot electron injection)，由该存储单位的信道区域180(半导体基板120的一P型区域)至浮置闸160，来设定存储单元的程序。利用富尔诺罕电子穿隧法(Fowler-Nordheim tunneling of electrons)，自浮置闸160至源极区域178，抹除该存储单位。
该存储单元利用自行对准制造过程(self-aligned)制造，其中浮置闸160与控制闸170的左与右边缘以单一屏蔽定义。
另一自行对准制造过程描述于IEDM Technical Digest 1989的第603～606页，Naruke等人所著标题为”A New Flash-Erase EEPROM Cell with a SidewallSelect-Gate on Its Source Side”的文章中。于前者的制造过程中，浮置闸与控制闸首先形成一堆栈结构。然后选择闸形成一侧间隙壁于包含浮置闸与控制闸结构的侧壁上。
发明内容
本发明包括自行对准存储结构(这些结构中的不同图案以单一屏蔽定义)，然而本发明不受上述结构所限制。
在本发明的某些实施例中，基板隔离区域形成于一半导体基板。每个基板隔离区域为一突出于半导体基板上的介电区域。然后，选择闸形成。这些选择闸为选择闸线的一部分，而每个选择闸线提供选择闸予至少一存储列。然后，一浮置闸层(例如，多晶硅层)沉积。浮置闸层蚀刻直至基板隔离区域暴露。在某些实例中，基板隔离区域暴露的部分作为浮置闸层蚀刻的终点。
在某些实例中，内存也具有控制闸。一控制闸层沉积于浮置闸层，控制闸层朝上突出于每一选择闸线，这些突出部在自行对准方式中用来定义控制闸，而浮置闸在自行对准方法中也同时被定义。
本发明的一较佳实施例为包含一导电浮置闸的非挥发性存储单元。一覆盖于浮置闸的介电层有一连续的图案，此图案覆盖于浮置闸且也覆盖于选择闸上。控制闸覆盖于介电层的连续图案上，且也覆盖于浮置闸，但不覆盖于选择闸上。
本发明的一较佳实施例为包含一非挥发性内存的集成电路。内存的基板隔离区域形成于一半导体基板，每一基板隔离区域为突起于基板上的一介电区域。选择闸线通过基板隔离区域。每一选择闸线具有一平坦的顶端表面，但不具有平坦的底部表面。选择闸线的底部表面于基板隔离区域为高低不平的。
在某些实施例中，一非挥发性内存具有周边的NMOS与/或PMOS晶体管。此晶体管闸极包含一半导体材质，例如多晶硅。在许多电路中，为了可以以高信道掺杂浓度(high channel doping levels)提供低临界电压(threshold voltage)，使NMOS晶体管闸极为N型，且使PMOS晶体管闸极为P型是较佳的。在短信道晶体管中，使用高信道掺杂以缓和短信道效应是较佳的，请参见如Wolf于1995年所著的“Silicon Processing for the VLSI Era”’第3卷(“The submicronMOSFET”)第289～291页，且于此并入参考。因此，使金氧半场效晶体管(MOSFET)闸极具有与源极/汲极区域相同的导电方式是较佳的。
在本发明的某些实施例中，制造过程允许NMOS晶体管闸极的掺杂与NMOS晶体管源极/汲极区域的掺杂在同一步骤完成。同样地，PMOS晶体管闸极也可与PMOS源极/汲极区域在同一步骤掺杂。
一种制造集成电路的方法，该集成电路包括一非挥发性内存，该内存包含一个数组的非挥发性存储单元，而该集成电路包含一含有此数组的数组区域，该数组的每一存储单元具有一导电浮置闸及一第一导电闸使彼此绝缘，该方法包括步骤：
(a)于一半导体基板形成一个或多个基板隔离区域于该半导体基板的主动区域之间，每一个该基板隔离区域为一突起于该半导体基板上的介电区域；
(b)形成一个或多个导电线G1，每一导电线G1覆盖于至少一主动区域，其中每一第一导电闸包含一导电线G1的一部分；
(c)形成一导电层(“FG”层)于该第一导电线及该基板隔离区域，其中每一浮置闸包含该FG层的一个部分；以及
(d)部分移除该FG层，以使该基板隔离区域暴露出，且至少由每一导电线G1的一部分移除FG层。
一种制造集成电路的方法，该集成电路包含一非挥发性内存，该内存包含一数组的非挥发性存储单元，该集成电路包含一含有该数组的数组区域，该数组中的每一存储单元具有一第一导电闸，该方法包含步骤：
(i)形成一个或多个导电线G1，其中每一第一导电闸包含一线G1的一部分；
(ii)形成一层于该第一导电线上，每一存储单元具有至少一导电闸，该导电闸包含该层的一部分，该层形成于此步骤(ii)，形成于此步骤(ii)的该层，具有一部分P1突起于每一导电线G1上；
(iii)形成一层L1于形成于该步骤(ii)的该层，以使该步骤(ii)中的该层的突起部分P1暴露出，且无被该层L1完全覆盖；
(iv)对该层L1具选择性地移除部分该步骤(ii)所形成的该层，以于该突起部分P1的位置上形成凹洞；
(v)形成至少一层L2于该凹洞；以及
(vi)以对该层L2具选择性地移除至少部分的该层L1及形成于该步骤(ii)的该层。
一种集成电路，该集成电路包含一非挥发性存储单元，该集成电路包含：
一半导体基板；
一第一介电区域于该半导体基板上；
一第一导电闸于该第一介电区域上，该第一导电闸为该存储单元的一部分；
一第二介电区域于该半导体基板上；
一导电浮置闸于该第二介电区域上，该浮置闸为该存储单元的一部分；
一介电层，该介电层包含一连续图案，此图案覆盖于该浮置闸，且也覆盖于该第一导电闸；以及
一第二导电闸，覆盖于该介电层的该连续图案，且也覆盖于该浮置闸，但不覆盖于该第一导电闸，其中该介电层的该连续图案，呈现于该浮置闸与该第二导电闸之间，该第二导电闸成为该存储单元的一部分，该第二导电闸与该第一导电闸绝缘。
一集成电路，该集成电路包含一非挥发性内存，该非挥发性内存包含：
一半导体基板；
多个半导体基板隔离区域，该隔离区域位于该半导体基板上，且介于该半导体基板的主动区域之间，每一基板隔离区域为一介电层，该介电层突起于该半导体基板上；
多个导电线G1，每一导电线G1至少覆盖于一主动区域，每一第一导电闸包含一线G1的一部分，每一线G1与该半导体基板绝缘，其中该线G1之顶端表面为平坦的，但该基板隔离区域之该线G1的底部为高低起伏的；
一介电层于该线G1的侧壁上；
多个导电浮置闸相连该介电层于该线G1的侧壁上，该浮置闸与该线G1及该半导体基板绝缘，每一浮置闸延伸于相连的基板隔区域之间；以及
多个导电线G2，每一导电线G2至少覆盖于一对应线G1的侧壁，且沿该侧壁延伸于多个浮置闸，每一线G2与对应线G1及下方的浮置闸绝缘。
本发明并不受限于以上实例。本发明的其它特征叙述于下。本发明以附加的申请专利范围定义。
附图说明
图1：为一现有技术的存储单位的剖面图。
图2：为本发明一实施例的内存制造中所获的中层结构的俯视图。
图3：为制造过程中图2的内存的透视图。
图4至图8：为制造过程中图2的内存的剖面图。
图9：为制造过程中图2的内存的透视图。
图10至图20A：为制造过程中图2的内存的剖面图。
图20B：为图20A的结构的俯视图。
图21至图26B：为制造过程中图2的内存的剖面图。
图26C：为图26A的结构的俯视图。
图27至图29B：为制造过程中图2的内存的剖面图。
图29C：为图29A的结构的俯视图。
图30至图31：为制造过程中图2的内存的剖面图。
图32.为图2内存的电路图。
图33：为根据本发明一实施例的存储数组的俯视图。
其中，附图标记说明如下：
120：半导体基板/P掺杂的基板
130：二氧化硅层/介电层
140：选择闸/多晶硅层/选择闸线
150：二氧化硅层/浮置闸介电层
154：ONO层/介电层
160：浮置闸/多晶硅层
164：ONO层
170：控制闸/多晶硅层/控制闸线
174：汲极区域/位线区域
178：源极区域/源极线
180：存储单元的信道区域
220：基板隔离区域/介电层/沟渠氧化层
410：二氧化硅层/垫氧化层
420：氮化硅层
220P：二氧化硅层的突起部
220T：隔离沟渠
220.1：二氧化硅层
220.2：二氧化硅层
604：N型区域
120W：P型井区
710：主动区域
810：氮化硅层
1010：二氧化硅层
1030：氮化硅层
1510：ONO层
1512：内存周边区域
1520：闸极介电层/氧化层
1512H：高电压晶体管区域
1512L：低电压晶体管区域
1522：井区
170.1：多晶硅层突起部
170C：凹洞
1710：二氧化硅层
1810：凹洞
W1：于凹洞1810之多晶硅层170的宽度
1910：保护层/氮化硅层
2010：抗反射层
2020：光阻层/屏蔽
2502：光阻层
2620：光阻层
2720：光阻层
1512N：NMOS区域/NMOS之周边区域
1512P：PMOS区域/PMOS之周边区域
1522P：P型井区
1522N：N型井区
1522：井区
2730N：NMOS晶体管源极/汲极区域
2720：光阻层
2820：光阻层
2730P：PMOS晶体管源极/汲极区域
2904：二氧化硅层/介电层
2910：氮化硅层/间隙壁
2920：光阻层
3104：层间介电层/绝缘体
3110：导电层/位线
3210：存储单元
具体实施方式
本发明所叙述的实施例是解释本发明，但不限制本发明。本发明不限定于特殊材料、处理步骤或尺寸。本发明由附加的专利申请范围定义。
图2根据本发明的一较佳实施例中，显示分离闸极闪存数组的一些特征的俯视图，图3显示附加特征的透视图。每个存储单元包括一浮置闸160、一控制闸170与一选择闸140。浮置闸160、控制闸170与选择闸140彼此绝缘，且与半导体基板120(例如单晶硅)绝缘。每个控制闸170为一控制闸线，也为标号170，的一部分，于Y方向延伸通过数组。在某些实施例中，Y方向为一列方向，且每一控制闸线170提供控制闸予存储单元的一列。不同的控制闸线170或许可以、也或许不可以电结在一起。浮置闸160在控制闸之下，每个浮置闸160的位置，以一交叉线显示于图2。每个选择闸140为选择闸线，也为标号140的一部分，于Y方向延伸通过数组。基板隔离区域220(场效隔离区域)于X方向延伸。在某些实施例中，此X方向为栏(位线)方向。每个基板隔离区域220横越整个数组，每一选择闸线140及每一控制闸线170越过基板隔离区域220的全部。
后续的图标显示于内存制造期间所取得的过渡性结构的纵向剖面图。剖面平面以线X-X’、Y1-Y1’与Y2-Y2’显示于图2。线X-X’以X方向经过基板隔离区域220之间。线Y1-Y1’以Y方向通过选择闸线140。线Y2-Y2’以Y方向通过控制闸线170。
在一实施例中，内存的制造如下：隔离基板区域220以浅沟渠隔离(“STI”)技术形成于P掺杂的基板120。更特别地，如图4所示(Y1-Y1’剖面)。一二氧化硅层410(垫氧化层)以热氧化或其它技术形成于基板120，氮化硅层420沉积于垫氧化层410上，氮化硅层420使用一光阻屏蔽(无图标)微影地图案化，用以定义隔离沟渠220T。垫氧化层410与半导体基板120通过氮化硅层420的开口蚀刻。结果，隔离沟渠220T形成于基板120上，每一隔离沟渠220T以X方向横越整个内存数组。
氮化硅层420进行计时湿式蚀刻(timed wet etch)，以从隔离沟渠220T挖除氮化硅层的垂直边缘，见图5(Y1-Y1’剖面)。垫氧化层410在此步骤中亦从沟渠挖除。
二氧化硅薄层220.1热成形于沉积的硅表面，以平缓隔离沟渠220T的边缘。然后，二氧化硅层220.2利用高密度电浆技术(HDP)沉积。二氧化硅层220.2填满沟渠且最初覆盖氮化硅层420。二氧化硅层220.2利用化学机械研磨法(CMP)磨平，研磨止于氮化硅层420。一平坦的顶端表面于此提供。
在后续的图标，图2与图3中，二氧化硅层220.1与220.2显示为一单层220。
如图5所示，二氧化硅层220以相等于氮化硅层420与垫氧化层410结合的厚度的量突起于基板120上。二氧化硅层220的突起部分显示在220P。
氮化硅层420以对二氧化硅层220具选择性而移除(图6，Y1-Y1’剖面)，此可利用湿式蚀刻完成(如利用磷酸)。
掺杂物植入半导体基板120，以形成一N型区域604于内存数组下。掺杂物同时植入基板环绕数组，以形成一由半导体基板120的顶端表面延伸至N型区域604的N型区域(无图标)。这些布置创造了一个完全隔离的P型井区(Pwell)120W予存储数组。N型区域604并无显示于后续的图标。
二氧化硅层220进行蚀刻(图7，Y1-Y2’剖面)。此蚀刻包括一水平方向，而使得二氧化硅层220的侧壁，自主动区域710(不被沟渠220T占据的基板区域)侧面地挖除。此蚀刻可为一等向性湿蚀刻。缓冲氧化蚀刻或稀释的氢氟酸(DHF)蚀刻可用于某些实例中。此蚀刻将会使介于浮置闸与控制闸间的电容耦合改善，见2002年10月1日申请，Yi-Ding的美国专利申请发明第10/262,785号，且于此并入参考。
二氧化硅层220的突出部分220P并无蚀刻掉，且持续突出于半导体基板120的顶端表面上。在0.18μm的制程(最小线宽0.18的制程)，突起部分220P的示范性最终厚度为0.12μm。若非另外指出，则本实施例的示范性尺寸为0.18μm制程。
垫氧化层410在二氧化硅层220蚀刻时移除。
二氧化硅层130热成形于半导体基板120的暴露区域，以提供介电层予选择晶体管。二氧化硅层130的示范性厚度为120。
如图8所示(Y1-Y1’剖面)，一导电的多晶硅层140，藉同形沉积制程(conformal deposition process)(例如低压化学气相沉积法“LPCVE”)形成于结构上。多晶硅层140填充二氧化硅层突出部220P间的间隙壁。由于沉积于二氧化硅突出部220P侧壁的多晶硅部分相接触，因此多晶硅层顶端表面是平坦的。
非同形沉积制程(non-conformal deposition processes)，不论是已知的或是即将发明的，均可利用。若多晶硅层140的顶端表面不是平坦的，一般认为多晶硅层140可在沉积后，利用已知的技术(例如，涂抹一光阻层于多晶硅层140，然后以相同蚀刻速率同时蚀刻光阻层及多晶硅层，直至光阻层全部移除)平坦化。多晶硅层140的底部表面为非平坦的，当它在二氧化硅层的突起部220P上下起伏。
主动区域的多晶硅层140的示范性的最终厚度为0.06μm。
氮化硅层810，如低压化学气相沉积法(LPCVE)沉积于多晶硅层140，至一示范性厚度1500。如有需要，一垫氧化层(无图标)可在氮化硅层沉积前，形成于多晶硅层140。此垫氧化层将在控制闸多晶硅层170蚀刻时，提供选择闸一附加的保护层，此将配合图18说明于下。
在某些实例中，多晶硅层140与/或氮化硅层810的顶端表面为非平坦的。
晶圆以光阻层(无图标)涂布，光阻层图案化以定义选择闸线140。见图2及图9的透视图，每个选择闸线140以Y方向延伸通过整个数组，内存数组几何对于介于定义选择闸线140的屏蔽及定义隔离沟渠220T(图4)的屏蔽之间的误对准是不灵敏的，除了可能在内存数组的边界。
氮化硅层810通过光阻层的开口蚀刻。光阻层移除，且多晶硅层140被蚀刻掉，其以氮化硅层810暴露，结果选择闸线140形成。(另一选择性的实例中，定义氮化硅层810的光阻层，在多晶硅层140的蚀刻后移除。)
如图10(X-X’剖面)所示，此结构氧化以形成二氧化硅层1010于选择闸线140的侧壁上。然后，一薄的同形氮化硅层1030沉积且异向性地蚀刻，其无利用屏蔽于内存数组，以于每一个由选择闸线140、覆于其上方的氮化硅层810及二氧化硅层1010所构成结构的侧壁上形成间隙壁。氮化硅间隙壁的形成已叙述于，例如，2002年3月12日核准，H.TUAN等人的美国专利第6,355,524号，其内容于此并入参考。
毯覆式氧化蚀刻(blanket oxide etch)去除了二氧化硅层130暴露的部分。二氧化硅层150(图11，X-X’剖面)热形成于半导体基板120至一理想厚度，例如90。
将浮置闸多晶硅层160，如低压化学气相沉积法(LPCVD)沉积于此结构，且于沉积时或沉积后掺杂。多晶硅层160至少需具有使多晶硅层160的顶端表面与氮化硅层810的顶端的表面等高的足够厚度。特别地，多晶硅层160的顶端表面包括介于选择闸140间的区域160T。区域160T至少需与氮化硅层810的顶端表面等高。
多晶硅层160以化学机械研磨法(CMP)或其它方法平坦化，且止于氮化硅层810。见图12(X-X’剖面)，多晶硅层160的顶端表面变得与氮化硅层810的顶端表面一样平坦。许多已知的化学机械研磨法(CMP)及研磨液，可避免在多晶硅层的顶端表面造成下陷(dishing)。
多晶硅层160在无屏蔽于存储数组上的情况下蚀刻。见图13A(X-X’剖面)与图13B(Y2-Y2’剖面)。此蚀刻止于沟渠氧化层220暴露时。进行适当的过度蚀刻，以使多晶硅层160完全地自氧化层220的顶端表面移除。在某些实施例中，多晶硅层160的最终厚度为1200。
可选择地，进行一氧化层220的计时蚀刻(timed etch)，以挖除多晶硅层160表面下方的氧化层220的顶端表面，见图14(Y2-Y2’剖面)。此蚀刻会增进介于浮置闸与控制间的电容耦合，见前述的美国专利第6,355,524号。在图14的实施例中，氧化层220连续突出于半导体基板120的顶端表面上，此以220P表示，突起至少有0.10μm。在其它的实例中，氧化层220在蚀刻后，并无突起于基板上。
ONO层1510(图15A，X-X’剖面)形成于结构上。例如，一二氧化硅层可热形成于多晶硅层160，或以高温氧化(HTO)制程沉积至厚度为50(高温氧化(HTO)描述于2002年12月26日公开的美国专利公开号第2002/0197888号，其内容于此并入参考)。然后一氮化硅层可以低压化学气相沉积法沉积至厚度为80。然后，另一二氧化硅层可以低温氧化制程沉积至厚度为50。上述制程与厚度值为示范性的，但不限制本发明。
ONO层1510、多晶硅层160与二氧化硅层150自内存周边区域1512(图15B)移除。合适的闸极介电层1520以传统的方法形成于半导体基板120的周边。于图15B所示的实施例中，此周边区域包括一高电压晶体管区域1512H及一低电压晶体管区域1512L。闸极介电层1520的形成如下：二氧化硅层以高温氧化处理热形成或沉积于高电压晶体管区域1512H及低电压晶体管区域1512L至厚度140。此氧化层以屏蔽蚀刻，自低电压晶体管区域1512L移除。其后另一二氧化硅层以热氧化形成于低电压晶体管区域1512L、高电压晶体管区域1512H至厚度为60。结果，高电压晶体管区域1512H的氧化层厚度，由140增加至200。ONO层1510(图15A)顶端的氧化层，可在上述的步骤中，做得更厚与/或更致密。可选择地，ONO层1510三明治夹层的整个顶端氧化层，可在形成氧化介电层1520时形成于周边。
图15B也显示内存周边区域1512的NMOS与PMOS的井区1522形成于半导体基板120。可利用已知的技术在氧化层1520的制造前形成井区，且可将临界电压布植入井区。
控制闸多晶硅层170(图16A，X-X’剖面与图16B周边区域)沉积于ONO层1510和介电层1520。多晶硅层170最初未掺杂(“本质半导体(intrinsic)”，以“INTR”示于图16B)。然后，将周边区域1512屏蔽，且多晶硅层170掺杂N+于内存数组区。
多晶硅层170的顶端表面并非平坦的，多晶硅层170具有一突出部170.1于每一选择闸线140。此突出部170.1将用于定义控制闸与浮置闸，无附加依赖于微影对准。
如图16A所示，凹洞170C形成于多晶硅层170，介于突出部170.1之间。如图17A(X-X’剖面)所示，这些凹洞170C以某些材料1710填满。在一实施例中，材料1710为二氧化硅，其沉积于多晶硅层170，且利用化学机械研磨法或其它方法平坦化。此内存数组区域具有一平坦的顶端表面，以多晶硅层170暴露。二氧化硅层1710同时沉积于周边区域(图17B)，但在某些实施例中，多晶硅层170并不藉由氧化平坦化的过程暴露于周边。此由于浮置闸多晶硅层160于周边已移除，因此，在二氧化硅层1710平坦化之前，二氧化硅层1710的顶端的水平高度于周边，较于数组区域为低。此氧化平坦化过程或许可以、或许不可以留下二氧化硅层1710于周边。在图17B的实施例中，二氧化硅层1710并不在平坦化的过程中，自周边完全移除。
多晶硅层170无使用屏蔽对二氧硅层1710具选择性而蚀刻，见图18(X-X’剖面)。此蚀刻侵入多晶硅层部分170.1，且创造出凹洞1810于内存数组区域的结构的顶端表面。多晶硅层170挖除，其与这些凹洞的二氧化硅层1710相关。在图18的实施例中，此蚀刻暴露出ONO层1510，且持续了一段时间，以挖除位于ONO层1510顶端表面下方的多晶硅层170的顶端表面，然而此为非必要。多晶硅层的蚀刻可于暴露出ONO层1510前停止，或者，此蚀刻可于ONO层开始暴露时停止。若ONO层1510暴露，于选择闸140一侧的凹洞1810的多晶硅层170的宽度W1，将于自行对准方法中定义控制闸与浮置闸的宽度，此将叙述于下。
在某些实施例中，多晶硅层170(于凹洞1810的底部)的最小厚度为0.18μm，且宽度W1也为0.18μm。于图18中，多晶硅170的顶端表面于凹洞1810挖除。在另一实施例中，多晶硅层170具有一平坦的顶端表面遍及该内存数组区域。
在周边区域(图17B)，多晶硅层170通过二氧化硅层1710保护，因此周边区域不因多晶硅层的蚀刻而改变。若二氧化硅层1710在氧化平坦化的过程中(并图17A说明于上)于周边移除，则多晶硅层170可在多晶硅层蚀刻时，通过一附加屏蔽(无图标)于周边被保护。
一保护层形成于凹洞1810，以保护接近选择闸140的多晶硅层170。在一实施例中，此保护层1910为氮化硅层(见图19A，X-X’剖面；以及图19B周边1512的剖面)。氮化硅层1910沉积于此结构，且以化学机械研磨法磨平，直至二氧化硅层1710于内存数组区域暴露出，见图20A(X-X’剖面)，氮化硅层1910留于凹洞1810中。
除化学机械研磨法，氮化硅层1910也可如此处理：藉由沉积一层具有平坦的顶端表面的材料(无图标)，且以相等的蚀刻速率蚀刻此材料与氮化硅层，直至二氧化硅层1710暴露出。此材料可为光阻层，此材料可在氮化硅层蚀刻后移除。
在周边区域1512，氮化硅层1910的顶端水平高度，在氮化硅层平坦化之前，可能会较在数组区域为低，此由于浮置闸多晶硅层160不在周边。氮化硅层的平坦化或许可以、或许不可以移除氮化硅层1910于周边。于一实施例中，氮化硅层没有移除，因此周边区域维持如图19B所示。
一抗反射涂布层(ARC)2010，如图20A所示，流动于氮化硅层1910且烘烤固化(cured)。在此步骤后，此结构具有一平坦的顶端表面。
晶圆以一光阻层2020覆盖。该光阻层图案化以保护位于每一选择闸线140一侧的氮化硅层1910的部分。图20B(俯视图)说明光阻屏蔽2020位置，与示于图2的图案相关。光阻层2020覆盖于控制闸线170预定的位置上，且暴露出介于相连的选择闸线140间的区域，其中控制闸多晶硅层170将被移除。光阻屏蔽2020的纵向边缘可位于选择闸线140的任何位置，精确的屏蔽对准因此于此数组区域中并非是决定性的(critical)。
光阻层2020不遮盖周边区域1512。
通过光阻层2020暴露出的氮化硅层1910与抗反射层2010被蚀刻掉。光阻层2020与抗反射层2010剩余的部分于是移除了，此结果的内存数组结构示于图21(X-X’剖面)。氮化硅层1910保护多晶硅层170位于凹洞1810底部的宽度W1部分(图18，图21)。
氮化硅层蚀刻移除了周边区域的氮化硅层1910，此周边区域变成如图17B所示。
数组及周边区域的二氧化硅层1710利用覆毯式蚀刻法(blanket etch)蚀刻，其所得结构如图22A(X-X’剖面)及图22B(周边)所示。
然后，此晶圆以一光阻层涂布(无图标)，光阻层图案化以覆盖周边区域。光阻层并无覆盖内存数组。多晶硅层170以氮化硅层1910做为屏蔽，于数组区域蚀刻。此蚀刻对二氧化硅具选择性，因此此蚀刻止于ONO层1510，其所得结构如图23所示(X-X’剖面)。
ONO层1510与多晶硅层160于数组区域，以氮化硅层1910为屏蔽进行蚀刻。ONO层1510、多晶硅层160自未被氮化硅层1910覆盖的地方完全移除，见图24(X-X’剖面)。氮化硅层1910、810、1030，可在ONO层1510蚀刻时部分移除。浮置闸160与控制闸线170，在此步骤的结束时完全地定义，且如图2与图3所示。控制闸线170的顶端表面的宽度为W1，定义如上述，相关的图标请见图18。
图24的内存具有一可信頼的侧壁绝缘，其一方面介于选择闸140间，另一方面介于浮置闸160与控制闸170间。此绝缘藉由二氧化硅层1010及氮化硅层1030提供。就这点来说，图24的结构与前述Naruke等人所著的文章中的内存比较，是较有利的。在Naruke等人的内存中，浮置闸与控制闸最初形成一堆栈结构。然后，选择闸形成以做为一侧壁间隙壁。形成一个好的侧壁绝缘于浮置闸与控制闸的堆栈结构上是有问题的，因为浮置闸与控制闸层会有肩部(shoulders)，突出于堆栈结构外。此侧壁绝缘会在肩膀上变薄。好的侧壁绝缘形成于图24的选择闸140侧壁上会更为容易，这是因为选择闸没有与其它的导电层堆栈在一起。然而本发明并不受限于图24的实施例，或限制于该实施例，其中选择闸并无与其它导电层堆栈。
在形成堆栈的浮置闸与控制闸之前，先形成选择闸的其它优点叙述于下：如果浮置闸与控制闸的堆栈先形成，浮置闸与控制闸层的蚀刻会损伤半导体基板120的主动区域(例如，假设浮置闸与控制闸以多晶硅制成的情况下)。此主动区域的损伤可能会阻碍选择闸介电层130的形成。
同时，在某些实施例中，选择闸介电层130为一热形成的二氧化硅层，若浮置闸与控制闸先形成，则形成二氧化硅层130的热氧化的过程，会氧化浮置闸与控制闸的边缘，此非所希望的。更进一步地，在某些实施例中，二氧化硅层130会较浮置闸的介电层150厚，因此，在制程中早形成二氧化硅层130是较佳的。
在多晶硅层160的蚀刻后，保护周边区域的光阻层也被移除了，保留的周边区域如图22B所示。多晶硅层170暴露且可于周边掺杂。于下述的源极/汲极布置时，NMOS晶体管闸极可掺杂N型，PMOS晶体管闸极可掺杂P型。
晶圆以光阻层2502涂布(图25)，此光阻层图案化以定义周边晶体管闸极。光阻层2502覆盖内存组，暴露的多晶硅层1170蚀刻掉，光阻层2502移除。
晶圆以光阻层2620涂布，此光阻层图案化以暴露源极线178(图25A，X-X’剖面；以及图25B，无介电层的数组的俯视图)。每一源极线178穿越介于两个相连的控制闸线170间的内存数组，且在结合两条控制闸线的两个列提供一源极/汲极区域予每一存储单位。
光阻层屏蔽2620的对准并非是决定性的，此是由于此屏蔽开口的左与右边缘，可以被定位于各个选择闸线140或控制闸线170的任何地方。
光阻层2620覆盖周边区域。
二氧化硅层220在藉由屏蔽2620暴露的区域，即源极线178的区域，于隔离沟渠220T外蚀刻，此蚀刻移除了源极线上方的主动区域的二氧化硅层150。然后，源极线178的布植(N+)利用相同的屏蔽完成。在某些实施例中，此为高能量、高剂量布置，其可能优于利用低能量、低剂量、大角度的布置(例如，此角度可为10°至30°)，以达到0.1μm～0.2μm的源极线扩散深度。
在一可选择的实施例中，光阻屏蔽2620形成，然后一高能量的N+布置，在蚀刻掉二氧化硅层220前完成。然后，二氧化硅层220利用相同的屏蔽于沟渠外蚀刻。然后，另一低能量N型布置利用相同的屏蔽完成。第一次(高能量)布置在沟渠至少需由二氧化硅层220部分封锁住，以避免源极线178与N型隔离区域604短路(图6)，见上述的美国专利第6,355,524号。
光阻层2620移除，晶圆以光阻层2720涂布(图27)，此光阻层图案化以暴露整个数组区域，且同时暴露周边的NMOS晶体管区域。图27显示一具有一P型井区1522P的周边的NMOS晶体管区域1512N，与一具有一N型井区1522N的周边的PMOS晶体管区域1512P。井区1522N、1522P为井区1522的两个井区，大致地显示于图15。在集成电路上可有许多的区域1512N，1512P，光阻层2720覆盖PMOS晶体管区域1512P，进行一N型布置(N-)，以为NMOS晶体管源/汲极区域2730N形成轻掺杂汲极(LDD)的延长部分。此布置同时掺杂周边的NMOS晶体管。光阻层2720可以、也可以不覆盖内存数组。若光阻层2720无覆盖数组，此布置提供了附加的掺杂予源极线178，且也掺杂了位线区域174(如图29A)。
光阻层2720移除，且另一光阻层2820(图28)形成于晶圆。光阻层2820图案化，以覆盖NMOS周边的晶体管区域1512N及数组区域。进行一P型布置(P-)，以为PMOS源/汲极区域2730P，形成轻掺杂汲极的延长部分，且掺杂周边的PMOS晶体管的闸极。
光阻层2820移除，一薄二氧化硅层2904(图29A，X-X’剖面；以及图29B，周边区域)利用任何合适的技术沉积于此结构(例如，乙氧基硅烷处理(TEOS)、高温氧化处理(HTO)、快速热氧化处理(RTO))。一二氧化硅层2904的示范性厚度，于半导体基板120与多晶硅层170的硅表面为200～300。若二氧化硅层2904热沉积(例如以快速热氧化处理，RTO)，则于氮化硅层表面的二氧化硅层将变得更薄。
一氮化硅薄层2910沉积，且无使用屏蔽进行异向性的蚀刻，以于周边晶体管的闸极上形成侧壁间隙壁。间隙壁2910同时形成于存储数组。二氧化硅层2904做为一蚀刻终止层，其作用为保护半导体基板120与周边多晶硅闸极170的顶端表面。此晶圆以一光阻层2920(图29B)涂布。此光阻层图案化，以覆盖PMOS的周边区域1512P，但暴露出NMOS的周边区域1512N及内存数组。进行一N+布植，以为周边的NMOS晶体管，创造低掺杂汲极结构，提高在周边的NMOS晶体管闸极与源极线区域178的掺杂浓度，且掺杂位线区域174。图29C为所得内存数组结构的俯视图。浮置闸、控制闸与选择闸，与覆盖于其上的氮化硅层屏蔽此布置，因此于此数组区域不需附加的屏蔽。
光阻层2920移除，此晶圆以一光阻层3020涂布(图30)，此光阻层图案化以覆盖NMOS周边区域1512N及内存数组，但暴露出PMOS周边区域1512P。进行一P+布置，以为PMOS晶体管形成低掺杂结构，且于PMOS晶体管闸极增加掺杂的浓度。
此内存的制造可利用已知的技术完成。在图31的实施例中，层间介电层3104(inter-level dielectric)沉积于晶圆上，接触窗开口蚀刻于介电层3104、2904、150，以使位线区域174暴露出。一导电层3110沉积，且图案化以形成位线。此位线接触位线区域174。若介电层3104、2904、150是由氧化硅形成，则定义接触窗开口的屏蔽(无图标)的对准，并非为决定性的，此是由于选择闸140被氮化硅层2910、1030保护住了。
图32为一数组实施例的电路图，此为一或非数组(NOR array)，为上述美国专利第6,355,524号的类型。每一位线3110由两栏的存储单元3210分享。一存储单元3210，可利用热电子注入法，自存储单元的信道区域(存储单元的浮置闸与选择闸下方的半导体基板120的P型区域)至浮置闸160来设定程序。此存储单元可利用富尔诺罕电子穿隧(Fowler-Nordheim tunneling of electrons)，由浮置闸160至源极线区域178或信道区域抹除。
本发明不限制于此抹除或程序技术，或该或非存储数组(NOR array)。本发明不限制于上述的数组建构。例如，源极线可形成自一层，此层覆盖于半导体基板120，且接触源极线基板区域178；源极线不需通过隔离沟渠。同时，基板隔离区域220也不需横越整个数组。如图32，基板隔离区域在源极线178被阻断，介电层220不需在源极线掺杂前，于沟渠外进行蚀刻。浅沟渠隔离法，可以局部氧化制程(LOCOS)或其它隔离方法取代，此方法可为已知的或将发明的。本发明可应用于多层(multi-level)单元内存(于内存中的单元可储存多层信息位)。本发明不限制于任何特别的制造过程、步骤、材料或叙述于上的其它特别点。本发明不限制于轻掺杂汲极或其它周边结构。
凡精于此项技术人员可依据本发明的上述实施例说明而作其它种种的改良及变化。然而这些依据本发明实施例所作的种种改良及变化，均应属于本发明的精神及所界定的专利范围内。

Claims (33)

1.一种制造集成电路的方法，该集成电路包括一非挥发性内存，该内存包含一个数组的非挥发性存储单元，而该集成电路包含一含有此数组的数组区域，该数组的每一存储单元具有一导电浮置闸及一第一导电闸使彼此绝缘，其中该方法包括步骤：
(a)于一半导体基板形成一个或多个基板隔离区域在该半导体基板的主动区域之间，每一个该基板隔离区域为一突起于该半导体基板上的介电区域；
(b)形成一个或多个导电线G1，每一导电线G1覆盖于至少一主动区域，其中每一第一导电闸包含一导电线G1的一部分；
(c)形成一导电层在该第一导电线及该基板隔离区域，其中每一浮置闸包含该导电层的一个部分；以及
(d)部分移除该导电层，以使该基板隔离区域暴露出，且至少由每一导电线G1的一部分移除导电层。
2.如权利要求1所述的方法，其中该步骤(d)的终止与检测出该基板隔离区域暴露的时间相关。
3.如权利要求1所述的方法，其中每一基板隔离区域穿越该内存数组，且每一导电线G1通过多个基板隔离区域。
4.如权利要求1所述的方法，其中每一导电线G1的顶端表面是平坦的，但在基板隔离区的每一导电线G1的底部表面是上下起伏的。
5.如权利要求1所述的方法，该方法还包括步骤：在形成该导电层前，先形成一介电层在每一导电线G1的侧壁上，以绝缘该导电线G1与该浮置闸。
6.如权利要求5所述的方法，其中每一存储单元还包含一第二导电闸，其与该第一导电闸及该浮置闸绝缘，且该方法还包含步骤：
(e)在该步骤(d)之后，形成一介电层D1于该导电层；
(f)形成一层G2于该介电层D1上，其中每一第二导电闸包含该层G2的一部分；
(g)部分移除该G2层与该FG层，以形成该浮置闸，且自该层G2为第二导电闸形成一或多个导电线，其中每一第二导电闸包含一导电线的一部分，其自该层G2形成。
7.如权利要求6所述的方法，其中该步骤(f)中，该层G2形成，以使一部分P1突起于每一导电线G1；且
该步骤(g)包含：
(g1)形成一层L1于该层G2，以使该层G2的突起部分P1暴露出，且不完全被该层L1覆盖；
(g2)以对该层L1具选择性地移除部分该层G2，以形成凹洞于突起部分P1的位置；
(g3)形成至少一层L2于该凹洞；以及
(g4)以对该层L2具选择性地移除至少部分的该层L1与该层G2。
8.如权利要求7所述的方法，其中该步骤(g1)包含：
形成该层L1于整个该层G2；以及
平坦化该层L1以暴露出该突起部分P1。
9.如权利要求7所述的方法，其中该步骤(g3)包含步骤：
形成该层L2于整个该层L1；以及
部分移除该层L2，以暴露出该层L1，但保留该层L2于该凹洞中。
10.如权利要求7所述的方法，其中每一线G1穿越该数组区域，且通过一或多个基板隔离区域，且该方法还包含步骤：
(h)在步骤(g4)进行之前，形成一屏蔽于该层L2，且通过该屏蔽的一或多个开口移除该层L2，以便移除该层L2于每一线G1的一边，但不于另一边，其中该另一边即每一线G1的相反侧，则该层L2沿着该线G1延伸于该线G1的相反侧，穿过该数组区域。
11.如权利要求10所述的方法，其中：
在步骤(f)中，该层G2形成于一集成电路的周边区域，于周边的晶体管闸极的位置上，每一周边的晶体管闸极包含该层G2的一部分，且该层G2包含半导体材料；
在步骤(g1)中，该层L1形成于该层G2上于该周边区域；
在步骤(g3)中，该层L2形成于该层G2上于该周边区域；
在一或多个该步骤(g1)、(g3)、(g4)及(h)，该层L1与该层L2自该周边晶体管闸的位置上移除；以及
该方法还包含步骤；
(i)导入一掺杂至至少一周边晶体管的一区域，以同时掺杂该晶体管的闸极与该晶体管的源/汲极区域。
12.如权利要求11所述的方法，其中该步骤(i)包含步骤：
导入一N型掺杂至至少一周边的NMOS晶体管的一个区域，以同时掺杂该NMOS晶体管的闸极与该NMOS晶体管的源/汲极区域；以及
导入一P型掺杂至至少一周边的PMOS晶体管的一个区域，以同时地掺杂该P MOS晶体管的闸极与该PMOS晶体管的源/汲极区域。
13.一种制造一集成电路的方法，该集成电路包含一非挥发性内存，该内存包含一数组的非挥发性存储单元，该集成电路包含一含有该数组的数组区域，该数组中的每一存储单元具有一第一导电闸，该方法包含步骤：
(i)形成一或多个导电线G1，其中每一第一导电闸包含一线G1的一部分；
(ii)形成一层于该第一导电线上，每一存储单元具有至少一导电闸，该导电闸包含该层的一部分，该层形成于此步骤(ii)，形成于此步骤(ii)的该层，具有一部分P1突起于每一导电线G1上；
(iii)形成一层L1于形成于该步骤(ii)的该层，以使该步骤(ii)中的该层的突起部分P1暴露出来，且不被该层L1完全覆盖；
(iv)对该层L1具选择性地移除部分该步骤(ii)所形成的该层，以于该突起部分P1的位置上形成凹洞；
(v)形成至少一层L2于该凹洞；以及
(vi)以对该层L2具选择性地移除至少部分的该层L1及形成于该步骤(ii)的该层。
14.如权利要求13所述的方法，其中该步骤(ii)中的该导电闸为一控制闸。
15.如权利要求13所述的方法，其中该步骤(iii)包含步骤：
形成该层L1在整个形成于该步骤(ii)的该层；以及
平坦化该层L1，以使该突起部分P1暴露出。
16.如权利要求13所述的方法，其中该步骤(v)包含：
形成该层L2于整个该层L1；以及
部分移除该层L2以暴露出该层L1，但保留该凹洞中的该层L2。
17.如权利要求13所述的方法，其中每一线G1穿越该数组，且该方法还包含步骤：
(vii)于该步骤(vi)前，形成一屏蔽于该层L2上，且通过该屏蔽上的一或多个开口，移除该层L2，以便移除该层L2于每一线G1的一边，但不于另一边，其中该另一边为每一线G1的相反侧，该层L2沿着该线G1延伸于该线G1的该相反侧，穿越该数组区域。
18.如权利要求17所述的方法，其中：
于该步骤(ii)中的该层，形成于该集成电路的周边区域，周边晶体管闸的位置上，每一该周边晶体管闸包含该步骤(ii)中的该层的一部分，以及该步骤(ii)中的该层包含半导体材料；
该步骤(iii)中，该层L1形成于该周边区域的该步骤(ii)中的该层上；
该步骤(v)中，该层L2形成于该周边区域的该步骤(ii)中的该层上；
在一个或多个该步骤(iii)、(v)、(vi)与(vii)，该层L1与该层L2自该周边晶体管闸的位置上移除；以及
该方法还包括步骤：
(viii)导入一掺杂至至少一个周边晶体管的一个区域，以同时地掺杂该晶体管的闸及该晶体管的源/汲极区域。
19.如权利要求18所述的方法，其中该步骤(viii)包含：
导入一N型掺杂至至少一周边的NMOS晶体管的一个区域，以同时地掺杂该NMOS晶体管的闸及该NMOS晶体管的源/汲极区域；以及
导入一P型掺杂至至少一周边的PMOS晶体管的一个区域，以同时地掺杂该PMOS晶体管的闸及该PMOS晶体管的源/汲极区域。
20.一种集成电路，该集成电路包含一非挥发性存储单元，该集成电路包含：
一半导体基板；
一第一介电区域在该半导体基板上；
一第一导电闸在该第一介电区域上，该第一导电闸为该存储单元的一部分；
一第二介电区域于该半导体基板上；
一导电浮置闸在该第二介电区域上，该浮置闸为该存储单元的一部分；
一介电层，该介电层包含一连续图案，此图案覆盖于该浮置闸，且也覆盖于该第一导电闸；以及
一第二导电闸，覆盖于该介电层的该连续图案，且也覆盖于该浮置闸，但不覆盖于该第一导电闸，其中该介电层的该连续图案，呈现于该浮置闸与该第二导电闸之间，该第二导电闸成为该存储单元的一部分，该第二导电闸与该第一导电闸绝缘。
21.如权利要求20所述的集成电路，其中该介电层的该连续图案，使该第二导电闸与该浮置闸及该第一导电闸绝缘。
22.如权利要求20所述的集成电路，其中该浮置闸并无覆盖于第一导电闸上。
23.如权利要求20所述的集成电路，其中该存储单元还包含该半导体基板的一第一导电型的二个源/汲极区域，及该半导体基板的一第二导电型的一信道区域，该信道区域延伸于该第一导电闸与介于两个源极汲极区域的该浮置闸的下方。
24.如权利要求20所述的集成电路，其中该介电层的连续图案覆盖于整个浮置闸及该第一导电闸的一部分，但非整个第一导电闸。
25.如权利要求20所述的集成电路，其中该介电层包含一氮化硅层。
26.如权利要求20所述的集成电路，其中该介电层包含一氧化硅层与一在该氧化硅层上的氮化硅层，该氮化硅层与该氧化硅层均覆盖于该浮置闸与至少一部分的该第一导电闸。
27.如权利要求20所述的集成电路，其中该介电层为ONO层。
28.如权利要求20所述的集成电路，其中该存储单元为多个存储单元之一；
其中该半导体基板包含介于该半导体基板主动区域间的多个基板隔离区域，每一基板隔离区域为一突出于该半导体基板上的介电区域；
其中每一存储单元包含一第一介电区域，该第一介电区域位于半导体基板的主动区域；
其中该第一导电闸为一导电线G1的一部分，该导电线G1通过多个基板隔离区域及第一介电区域，且提供第一导电闸予每一存储单元；
其中每个存储单元包含了一位于该半导体基板上的一第二介电区域，以及一位于该第二介电区域的一导电浮置闸；
其中该介电层的连续图案覆盖于该存储单元的该浮置闸与该第一导电闸上；
其中该第二导电闸为一导电线G2的一部分，该导电线G2提供第二导电闸予该存储单元，其中该线G2穿越多个基板隔离区域，且覆盖于该浮置闸但不覆盖于该线G1，其中该介电层的该连续图案呈现于每一浮置闸及该线G2之间，该线G2与该线G1绝缘。
29.如权利要求28所述的集成电路，其中该浮置闸并无覆盖于该线G1上。
30.如权利要求28所述的集成电路，其中该多个存储单元为在一存储数组的一列存储单元，该存储数组具有多个列的非挥发性存储单元；
其中每一存储单元包含一位于该半导体基板主动区域的一第一介电区域；
其中该线G1为多个导电线G1之一，每一导电线G1通过多个基板隔离区域及至少一列的存储单元的该第一介电区域，且提供第一导电闸予至少一列的存储单元的每一存储单元。
其中每一存储单元包含该半导体基板上的一第二介电区域，以及一位于该第二介电区域上的浮置闸；
其中该介电层的该连续图案为该介电层的多个连续图案之一，其中每一连续图案覆盖于至少一列的存储单元的该浮置闸与该第一导电闸；
其中该导电线G2为多个导电线G2之一，每一线G2提供第二导电闸予至少一列的存储单元，其中每一线G2穿过多个基板隔离区域，且覆盖于至少一列的存储单元的该浮置闸，但不覆盖于该存储单元的对应列的该线G1之上，其中为每一线G2，一介电层的对应的连续图案呈现于该线G2与该浮置闸，该浮置闸被该线G2覆盖于其上，该线G2与对应线G1绝缘。
31.如申权利要求30所述的集成电路，其中该浮置闸无覆盖于该线G1上。
32.一集成电路，该集成电路包含一非挥发性内存，该非挥发性内存包含：
一半导体基板；
多个半导体基板隔离区域，该隔离区域位于该半导体基板上，且介于该半导体基板的主动区域之间，每一基板隔离区域为一介电层，该介电层突起于该半导体基板上；
多个导电线G1，每一导电线G1至少覆盖于一主动区域，每一第一导电闸包含一线G1的一部分，每一线G1与该半导体基板绝缘，其中该线G1的顶端表面为平坦的，但该基板隔离区域的该线G1的底部为高低起伏的；
一介电层于该线G1的侧壁上；
多个导电浮置闸相连该介电层于该线G1的侧壁上，该浮置闸与该线G1及该半导体基板绝缘，每一浮置闸延伸于相连的基板隔区域之间；以及
多个导电线G2，每一导电线G2至少覆盖于一对应线G1的侧壁，且沿该侧壁延伸于多个浮置闸，每一线G2与对应线G1及下方的浮置闸绝缘。
33.如权利要求32所述的集成电路，其中该内存包含一数组区域，该数组区域包含一数组的该浮置闸，且每一基板隔离区域穿越整个数组区域。
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