CN1767205A - 包括高k－介质材料的半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件包括，半导体衬底上的第一导电层，第一导电层上的包括高K－介质材料的介质层，介质层上的包括掺有P型杂质的多晶硅的第二导电层，以及第二导电层上的包括金属的第三导电层。在某些器件中，在主单元区中形成第一栅极结构，第一栅极结构包括隧道氧化物层、浮栅、第一高K－介质层和控制栅。控制栅包括掺有P型杂质的多晶硅层和金属层。在主单元区外面形成第二栅极结构，第二栅极结构包括隧道氧化物层、导电层和金属层。在外围单元区中形成第三栅极结构，第三栅极结构包括隧道氧化物、导电层和具有比导电层更窄宽度的高K－介质层。也公开了方法实施例。

Description

包括高K-介质材料的半导体器件及其形成方法 与相关申请的交叉引用
本申请根据35 USC§119要求2004年9月16日申请的韩国专利申请号2004-74074的优先权，在此将其公开内容全部引入作为参考。
技术领域
本发明涉及半导体器件及形成半导体器件的方法。具体，本发明涉及具有介质层的半导体器件及其形成方法。
背景技术
闪存器件通常包括单元晶体管，单元晶体管具有隧道氧化物层图形、用作浮栅的第一栅图形、介质层图形以及用作控制栅的第二栅图形。当电压施加到控制栅时，电子可以被注入浮栅中，以在其中存储电荷，表示闪存器件中的数据。通过减小施加到浮栅的电压损耗可以改进闪存器件。通过，例如增加器件的电容耦合比，可以减小施加到浮栅的电压损耗。
随着半导体器件的特征尺寸不断地减小，闪存器件的介质层图形可能占据越来越小的面积。当介质层图形具有小的面积时，闪存器件的电容耦合比也可能减小。因此，为了保持闪存器件的电容耦合比，形成具有减小厚度的介质层可能是符合需要的。
但是，随着介质层图形的厚度减小，浮栅和控制栅之间的漏电流可能增加，这可能减小闪存器件的电容耦合比。这种漏电流也可能损害闪存器件的电性能。
为了减小漏电流和增加电容耦合比，已采用高K-介质材料作为闪存器件的介质层。例如，在授予Halliyal等人的美国专利号6,642,573中和/或授予Wang等人的美国专利号6,617,639中公开了使用高K-介质材料形成介质层的方法，在此将其公开内容全部引入作为参考。
当包括高K-介质材料的介质层与掺有N型杂质的多晶硅的控制栅一起采用时，控制栅的功函数(work function)可能太低，以致可能增加介质层和控制栅之间的隧道电流。因此，对于控制栅可以采用具有高功函数的金属，代替掺有N型杂质杂的多晶硅，以便减小隧道电流。但是，当使用具有高功函数的金属形成控制栅时，可能导致某些问题，如下所述。
图1是说明形成半导体器件的常规方法的示意性剖面图。如其中所示，在包括单元区11和外围电路区13的半导体衬底10上顺序地形成隧道氧化物层12和多晶硅层14。多晶硅层14被构图，以形成浮栅(未示出)。
在多晶硅层14上连续地形成高K-介质材料层和金属层之后，金属层和高k-材料层被构图，以在多晶硅层14上形成初步控制栅18和介质层图形16。由于介质层16仅仅形成在单元区中，因此使用硬掩模(未示出)形成介质层16是符合需要的。如果使用氮化硅或氧化硅形成硬掩模，那么硬掩模可以与介质层图形16起化学反应，这可能损害介质层图形16的电性能。因此，通常可以使用金属形成硬掩模。
但是，在用于除去光刻胶图形(可以用作例如用于形成初步控制栅18的刻蚀掩模)的灰化工序过程中由金属形成的硬掩模层可能被氧化。如上所述，当由金属制成的硬掩模被氧化时，介质层16和初步控制栅18之间的界面电阻可能增加。此外，初步控制栅18和/或硬掩模可以脱离介质层16。而且，在形成介质层16之后，在外围电路区13中形成附加的金属层可以是符合需要的，因为在用于形成介质层16的刻蚀工序中，在外围电路区13中可以除去初步控制栅18。因此，用于形成介质层16和初步控制栅18的工序可能被变得复杂，因为在单元区11和外围电路13中形成控制栅18可能需要两次金属化。
发明内容
根据本发明的某些实施例的半导体器件包括半导体衬底上的第一导电层、第一导电层上的介质层、介质层上的第二导电层、以及第二导电层上的第三导电层，介质层包括高K-介质材料，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属。
第一导电层可以包括掺有N型杂质的多晶硅。
高K-介质材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
介质层可以包括ONO结构，ONO结构包括至少一个氧化硅薄膜和至少一个氮化硅膜，以及第三导电层可以包括金属氮化物膜和/或金属膜。具体，第三导电层可以包括金属氮化物膜和金属膜，以及金属膜可以包括钨、钛和/或钽，以及金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
根据本发明的再一实施例的半导体器件包括，半导体衬底的单元区中的隧道氧化物层，半导体衬底包括至少主单元区和外围单元的、隧道氧化物层上的浮栅，浮栅包括第一导电层、浮栅上的介质层，介质层包括高k-材料、以及介质层上的控制栅。控制栅可以包括第二导电层和第三导电层，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属。
第一导电层可以包括掺有N型杂质的多晶硅，高k-材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
介质层还可以包括ONO结构，ONO结构包括氧化硅膜和氮化硅膜。
第三导电层可以包括金属氮化物膜和/或金属膜。具体，第三导电层可以包括金属氮化物膜和金属膜。金属膜可以包括钨、钛和/或钽，以及金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
隧道氧化物层、浮栅和第三导电层可以在主单元区外面的外围单元区中形成器件结构。
器件结构的介质层和第二导电层可以具有基本上小于器件结构的浮栅宽度的宽度。
根据本发明的附加实施例的半导体器件包括半导体衬底和外围电路区，半导体衬底包括具有主单元区和外围单元区的单元区，外围电路区在单元区外面。第一栅极结构形成在主单元区中。第一栅极结构包括第一隧道氧化物层、第一隧道氧化物层上包括第一导电层的浮栅、浮栅上包括第一高K-介质材料的第一介质层以及第一介质层上的控制栅。控制栅包括掺有P型杂质的第二导电层和包括金属的第三导电层。第二栅极结构形成在主单元区外面。第二栅极结构包括第二隧道氧化物层、第二隧道氧化物层上的第四导电层，以及第四导电层上包括金属的第五导电层。
第一导电层和/或第四导电层可以包括掺有N型杂质的多晶硅。
第一高K-介质材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
第一介质层还可以包括氧化硅膜和氮化硅膜。
第三导电层和/或第五导电层可以包括金属氮化物膜和金属膜。具体，金属膜可以包括钨、钛和/或钽，以及金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
该器件还可以包括第三栅极结构，第三栅极结构包括外围单元区中形成的第三隧道氧化物层、第三隧道氧化物层上的第六导电层、第六导电层上的第二介质层。第二介质层可以包括第二高K-介质材料，以及可以具有比第六导电层的宽度更窄的宽度。包括掺有P型杂质的多晶硅的第七导电层可以是第二介质层，以及包括金属的第八导电层可以在第七导电层上。
第二高K-介质材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。。
第二介质层还可以包括氧化硅膜和氮化硅膜。
根据本发明的实施例形成半导体器件的方法，包括，在半导体衬底上形成第一导电层、在第一导电层上形成包括高K-介质材料的介质层、在介质层上形成包括掺有P型杂质的多晶硅的第二导电层、以及在第二导电层上形成包括金属的第三导电层。
第一导电层可以包括掺有N型杂质的多晶硅。介质层可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
形成第二导电层可以包括，在介质层上形成多晶硅层以及用P型杂质掺杂多晶硅层。
形成介质层可以包括，在第一导电层上形成氧化硅膜、在氧化硅膜上形成氮化硅膜、以及在氮化硅膜上形成高K-介质材料。
形成第三导电层可以包括，在第二导电层上形成金属氮化物膜，以及在金属氮化物膜上形成金属膜。金属膜可以包括钨、钛和/或钽，以及金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
根据本发明的再一实施例形成半导体器件的方法，包括在半导体衬底的单元区的主单元区中形成隧道氧化物层、在隧道氧化物层上形成包括第一导电层的浮栅、在浮栅上形成包括高K-介质材料的介质层、以及在介质层上形成控制栅，控制栅包括第二导电层和第三导电层，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属。
浮栅可以包括掺有N型杂质的多晶硅。介质层可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
形成第二导电层可以包括，在介质层上形成多晶硅层，以及用P型杂质掺杂多晶硅层。
形成介质层可以包括，在浮栅上形成氧化硅膜，在氧化硅膜上形成氮化硅膜，以及在氮化硅膜上形成高K-介质膜。
形成第三导电层可以包括，在第二导电层上形成金属氮化物膜，以及在金属氮化物膜上形成金属膜。金属膜可以包括钨、钛和/或钽，以及金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
根据本发明的某些实施例形成半导体器件的方法还可以包括，在单元区的外围单元区中形成第二隧道氧化物层，在第二隧道氧化物层上形成第四导电层，在第四导电层上形成包括高K-介质材料的第二介质层，以及在第二介质层上形成多晶硅层。第二介质层和多晶硅层可以具有基本上小于第四导电层宽度的宽度。
此外，根据本发明的某些实施例的方法还可以包括，在多晶硅层上和第四导电层上形成包括金属的第五导电层。多晶硅层可以掺有P型杂质。
根据本发明的实施例形成半导体器件的又一方法，包括提供包括单元区和外围电路区的半导体衬底，单元区包括主单元区和外围单元区，以及在主单元区中形成第一栅极结构。第一栅极结构包括第一隧道氧化物层、第一隧道氧化物层上包括第一导电层的浮栅、浮栅上包括第一高K-介质材料的第一介质层、以及第一介质层上的控制栅，控制栅包括第二导电层和第三导电层，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属。第二栅极结构形成在主单元区外面。第二栅极结构包括第二隧道氧化物层、第二隧道氧化物层上的第四导电层以及第四导电层上的第五导电层。
第一导电层和/或第四导电层可以包括掺有N型杂质的多晶硅。第一高K-介质材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
形成第二导电层可以包括，在第一介质层上形成多晶硅层，以及用P型杂质掺杂多晶硅层。
形成第一介质层可以包括，在浮栅上形成氧化硅膜，在氧化硅膜上形成氮化硅膜，以及在氮化硅膜上形成高K-介质膜。
第三导电层可以包括金属氮化物膜和金属膜。具体地，金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛，以及金属膜可以包括钨、钛和/或钽。
根据本发明的某些实施例的方法还可以包括，在外围单元区中形成第三栅极结构。第三栅极结构包括第三隧道氧化物层、第三隧道氧化物层上的第六导电层、第六导电层上包括第二高K-介质材料的第二介质层、第二介质层上的第七导电层以及第七导电层上的第八导电层。第二介质层和第七导电层可以具有基本上比第六导电层的宽度更窄的宽度。
第二高K-介质材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO，以及第二介质层可以包括在第六导电层上的氧化硅膜、氧化硅膜上的氮化硅膜以及氮化硅膜上的高K-介质材料。
根据本发明的再一实施例形成半导体器件的方法包括，提供具有单元区和外围电路区的半导体衬底，单元区包括主单元区和外围单元区。在半导体衬底上形成初步隧道氧化物层，以及在初步隧道氧化物层上形成初步第一导电层。使用高K-介质材料在初步第一导电层上形成初步介质层，以及使用掺有P型杂质的多晶硅在初步介质层上形成初步第二导电层。通过有选择地刻蚀初步第二导电层和初步介质层，在至少主单元区和外围单元区中形成初步第二导电层图形和初步介质层图形。
在初步第二导电层图形和初步第一导电层上形成包括金属的初步第三导电层，以及在主单元区中形成第一栅极结构。第一栅极结构包括通过构图初步隧道氧化物层形成的第一隧道氧化物层、通过构图初步第一导电层形成的浮栅、通过构图初步介质层形成的第一介质层以及控制栅，控制栅包括通过构图初步第二导电层图形形成的第二导电层和通过构图初步第三导电层形成的第三导电层。第二栅极结构形成在主单元区外面，以包括通过构图初步隧道氧化物层形成的第二隧道氧化物层、通过构图初步第一导电层形成的第四导电层以及通过构图初步第三导电层形成的第五导电层。
初步第一导电层可以包括掺有N型杂质的多晶硅。
高K-介质材料可以包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
形成初步介质层可以包括，在初步第一导电层上形成氧化硅膜，在氧化硅膜上形成氮化硅膜，以及在氮化硅膜上形成高K-介质层。
形成初步第二导电层可以包括，在初步介质层上形成多晶硅层，以及用P型杂质掺杂多晶硅层。
形成初步第三导电层可以包括在初步第二导电层上形成金属氮化物膜，以及在金属氮化物膜上形成金属膜。金属氮化物膜可以包括氮化钨、氮化钛、氮化钽和/或氮化铝钛，以及金属膜可以包括钨、钛和/或钽。
附图说明
被包括的附图提供本发明的进一步理解以及被引入并构成本申请的一部分，说明本发明的某些实施例。在图中：
图1是说明形成常规半导体器件的方法的剖面图；
图2说明根据本发明的某些实施例的半导体器件的剖面图；
图3说明根据本发明的某些实施例的介质层的剖面图；
图4说明根据本发明的某些实施例的第三导电层的剖面图；
图5A至5C说明根据本发明的某些实施例形成半导体器件的方法的剖面图；
图6说明根据本发明的某些实施例的半导体器件的剖面图；以及
图7A至7D是说明根据本发明的再一实施例形成半导体器件的方法的剖面图。
具体实施方式
现在将参考附图，更完全地描述本发明的实施例，图中示出了本发明的实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在整篇中，相同的数字指相同的元件。
应当理解尽管在此可以使用术语第一、第二等来描述各个元件，但是这些元件不应该受这些术语限制。这些术语仅仅用来将一个元件与另一个元件相区分。例如，在不脱离本发明的范围的条件下，下面论述的第一元件可以称为第二元件，同样，第二元件可以称为第一元件。在此使用的术语“和/或”包括相关列项的一种或多种的任意和所有组合。
应当理解当一个元件例如层、区域或衬底称为在另一元件“上”或在另一个元件“上”延伸时，它可以直接在另一元件上或直接在元件上延伸，或也可以存在插入元件。相反，当一个元件称为直接在另一个元件“上”或直接在另一个元件“上”延伸时，不存在插入元件。应当理解当一个元件称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件或可以存在插入元件。相反，当一个元件称为“直接连接”或“直接耦接”到另一个元件时，不存在插入元件。用来描述元件之间关系的其他词应该用同样的方式解释(即，“在...之间”与“直接在...之间”，“相邻”与“直接相邻”等)。
在此可以使用相对术语如“在...下面”或“在...上面”或“上”或“下”或“水平”或“垂直”来描述一个元件、层或区域与图中所示的另一元件、层或区域的关系。应当理解这些术语希望包括除图中描绘的取向之外的器件的不同取向。
在此参考剖面图描述了本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意图。为了清楚可以放大附图中层和区域的厚度。此外，应当预想由于例如制造工艺和/或容差图例形状的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括所得的形状例如由制造导致的偏差。例如，图示为矩形的注入区典型地将具有圆滑的或弯曲的特点，和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的不连续变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间的区域中发生某些注入。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件的区域的实际形状以及不打算限制本发明的范围。
在此使用的专业词汇是仅仅用于描述具体实施例而不是限制本发明。如在此使用，单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，在此使用术语“includes”和/或“including”说明陈述的部件、整体、步骤、操作、元件、和/或成分的存在，但是不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、成分和/或其组。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与属于本发明的技术领域的普通技术人员通常理解相同的意思。还应当理解在此使用的术语应该解释为具有符合本说明书和相关技术的环境中的意思，且不以理想化解释或过度地形式感知，除非在此清楚地限定。
图2说明根据本发明的某些实施例的半导体器件的剖面图。图3是说明根据本发明的某些实施例的介质层的剖面图。图4是说明根据本发明的某些实施例的导电层的剖面图。
参考图2，在半导体衬底20上形成第一导电层22。半导体衬底20可以包括，例如，硅晶片和/或绝缘体上的硅(SOI)衬底。可以使用导电材料，如掺有N型杂质的多晶硅形成第一导电层22。另外地或附加地，第一导电层22可以包括金属和/或导电金属氮化物。
在第一导电层22上形成介质层24。介质层24可以具有足够低的厚度，以提供较高电容耦合比。亦即，可以使用高K-介质材料形成介质层24，以便具有较小的等效氧化物厚度(EOT)以及也减小通过介质层24的漏电流。介质层24可以用金属氧化物来形成。例如，介质层24可以使用HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO，等来形成，可以单独使用或使用其混合物。
在本发明的某些实施例中，介质层24可以具有多层结构，包括如图3所示顺序地形成的氧化膜24a、氮化物膜24b和金属氧化物膜24c。氧化物膜24a可以使用例如氧化硅来形成，以及氮化物膜24b可以使用例如氮化硅来形成。金属氧化物膜24c可以使用高k-材料如上面描述的一种或多种高k-材料来形成。
在本发明的某些实施例中，介质层24可以包括在第一导电层22上形成的至少一层氧化物膜、至少一层氮化物膜以及至少一层高k-材料膜。
在介质层24上可以形成第二导电层26a。第二导电层26a可以使用导电材料，如掺有P型杂质的多晶硅来形成。另外，第二导电层26a可以使用导电的金属氮化物和/或金属来形成。
在第二导电层26a上可以形成第三导电层26b。在本发明的某些实施例中，第三导电层26b可以包括金属膜。金属膜可以包括，例如，钨、钛、钽、铝、铜等，可以单独使用或使用其混合物。
在本发明的其他实施例中，第三导电层26b可以包括导电的金属氮化物膜。导电的金属氮化物膜可以包括，例如，氮化钨、氮化铝、氮化钛、氮化钽、氮化铝、氮化钛铝等。这些可以单独使用或使用其混合物。
在本发明的再一实施例中，第三导电层26b可以包括金属和导电的金属氮化物。例如，可以使用金属如钨(W)、钛(Ti)、钽(Ta)、铝(Al)和/或铜(Cu)等以及金属氮化物如氮化钨(WN)、氮化铝(AlN)、氮化钛(TiN)、氮化钽(TaN)和/或氮化钛铝(TiAlN)等来形成第三导电层26b。
在本发明的再一实施例中，第三导电层26b可以具有多层结构，包括在第二导电层26a上顺序地形成的金属氮化物膜26b1和金属膜26b2。
第二导电层26a可以用作构图介质层24的硬掩模。此外，第二导电层26a可以有效地减小当第三导电层26b仅仅包括金属膜26b2时在第三导电层26b中另外产生的缺陷。由于第二导电层26a可以包括掺有P型杂质的多晶硅，因此第二导电层26a可以具有比包括掺有N型杂质的多晶硅的第一导电层22更高的功函数。第二导电层26a可以有利地使用用P型杂质重掺杂的多晶硅来形成。
在本发明的某些实施例中，半导体器件可以包括第一导电层22、包括高K-介质材料的介质层24、包括掺有P型杂质的多晶硅的第二导电层26a以及包括金属的第三导电层26b。因此，半导体器件如存储晶体管，可以具有增加的电容耦合比和/或减小的漏电流。
图5A至5C说明根据本发明的实施例形成半导体器件的某些方法的剖面图。
参考图5A的实施例，在半导体衬底20，如硅晶片上形成第一导电层22。第一导电层22可以使用例如掺有N型杂质的多晶硅来形成。第一导电层22可以通过两个步骤形成。在第一步骤中，在半导体衬底20上形成多晶硅层。在第二步骤中，N型杂质可以被掺入多晶硅层中，以完成第一导电层22。第一步骤可以在熔炉中执行。例如，可以在热分解工序中使用硅烷(SiH4)气体进行第一步骤。硅烷气体可以包括纯的硅烷气体，和/或用约20至约30重量百分数的氮稀释的硅烷气体等。如果第一步骤在小于约500℃的温度下执行，那么多晶硅层的淀积速率可能过低。如果第一步骤在大于约650℃的温度下执行，那么硅烷气体可能被过早地排出，以致可能降低多晶硅层的均匀性。因此，在某些实施例中，形成多晶硅层的第一步骤可以在约500℃至约650℃的温度下进行。此外，多晶硅层可以在约25Pa至约150Pa的压力下形成。
可以通过扩散工艺、离子注入工艺和/或就地掺杂工艺执行用于将N型杂质掺入多晶硅层中的第二步骤。
参考图5B的实施例，可以在第一导电层22上形成介质层24。可以使用例如，高K-介质材料如金属氧化物来形成介质层24。例如，可以使用HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO，等形成介质层24，可以单独使用或使用其混合物。
在本发明的某些实施例中，介质层24可以包括在第一导电层22上形成的、包括Al2O3的高k-材料膜。此外，介质层24可以包括在第一导电层22和高k-材料膜之间顺序地形成的氧化硅膜和/或氮化硅膜。具体，可以通过例如化学气相淀积(CVD)工艺在第一导电层22上连续地形成氧化硅膜和/或氮化硅膜。可以通过溅射工艺、CVD工艺和/或原子层淀积(ALD)工艺等在氮化硅膜上形成高k-材料膜。
在用于形成高k-材料膜的ALD工艺中，其上包括氧化硅膜和氮化硅膜的衬底20可以被装载到室中。室中的温度和压力被适当地调整。
如果室中的温度太低，那么用于形成高k-材料膜的反应剂的反应性可能是低的。但是，如果室的温度过高，那么高k-材料膜中的原料的结晶速率可能稍快，以致高k-材料膜可以具有由CVD工艺形成的材料性能，代替ALD工艺。因此，在某些实施例中，室可以具有约150℃至约400℃的温度。室可以优选具有约300℃的温度，因为在这种温度下形成的高k-材料可以具有优异的性能。
在衬底20上可以提供铝源材料作为第一反应剂。铝源材料可以包括例如三甲基铝(Al(CH3)3；TMA)。第一反应剂可以被引入室中约两秒。铝源材料的第一部分可以被化学地吸附(即，化学吸附)到衬底20上的氮化硅膜中，而铝源材料的第二部分可以被物理地吸附(即，物理吸附)到衬底20上的氮化硅膜中。
在铝源材料的第一部分被化学地吸附到氮化硅膜之后，可以将净化气体如，氩(Ar)气体引入室中，作为第一净化气体，以从室除去铝源材料的物理吸附的第二部分。第一净化气体可以被引入室中约三秒。
在室中装载的衬底20上可以提供氧化剂约三秒。氧化剂可以包括O3、H2O、H2O2、CH3OH、C2H5OH、等，单独使用或使用其混合物。氧化剂优选可以包括O3。当氧化剂被引入室中时，铝源材料的化学吸附的第一部分可以被氧化剂氧化，由此在氮化硅膜上形成包括氧化铝的高k-材料膜。
第二净化气体如氩(Ar)可以被引入室中作为第二净化气体，以从室除去未反应的氧化剂。第二净化气体可以被引入约三秒。
通过重复地提供铝源材料、引入第一净化气体、提供氧化剂和引入第二净化气体，可以在氮化硅膜形成具有希望厚度的高k-材料膜。当在氮化硅膜上形成高k-材料时，在第一导电层22上完成包括氧化硅膜24a、氮化硅膜24b和高k-材料膜24c的介质膜24。根据本发明的某些实施例包括氧化铝的高k-材料可以具有小的等效氧化物厚度(EOT)和/或可以有效地减小通过其的漏电流。因此，包括高k-材料膜的介质膜24可以具有小的厚度和/或增加的电性能。
参考图5C的实施例，在介质膜24上可以形成第二导电层26a。第二导电层26a可以包括掺有P型杂质的多晶硅。可以通过类似于形成第一导电层22的工艺来形成第二导电层26a，掺杂除外。可以通过在介质膜24上形成多晶硅层和将P型杂质掺入多晶硅层中，形成第二导电层26a。
在第二导电层26a上可以形成第三导电层26b。第三导电层26b可以包括导电的金属氮化物和/或金属。第三导电层26b可以具有多层结构，包括在第二导电层26a上顺序地形成的金属氮化物膜和金属膜。例如，第三导电层26b可以包括氮化钨膜和钨膜。
在第三导电层26b的形成中，可以通过第一溅射工序在第二导电层26a上形成氮化钨膜。第一溅射工序可以通过施加约200W至约800W的功率、在约120℃至约200℃温度、约10mTorr至约20mTorr的压力下进行。在第一溅射工序中，氮(N2)气的流速可以在约30sccm至50sccm的范围内。另外，可以通过CVD工艺和/或ALD工艺在第二导电层上形成氮化钨膜。
可以通过第二溅射工序在氮化钨膜上形成钨膜。第二溅射工序可以通过施加约1.8至2.2kW的功率、在约120℃至200℃的温度、约10mTorr至约20mTorr的压力下执行。另外，可以通过CVD工序和/或ALD工序在氮化钨膜上形成钨膜。可以执行第一和第二溅射工序作为在相似的真空压力下使用一个室的就地工序。
可以通过上述工序在第二导电层26a上形成包括金属氮化物膜和金属膜的第三导电层26b。
根据本发明的某些实施例中，半导体器件如存储晶体管，包括具有高k-材料膜的介质膜24、包括掺有P型杂质的多晶硅的第二导电层26a以及包括金属的第三导电层26b。这种器件可以具有增加的电容耦合比和/或减小的漏电流。
图6是说明根据本发明的某些实施例的半导体结构的剖面图。
参考图6的实施例，在半导体衬底70的单元区11中可以形成第一栅极结构81a。第一栅极结构81a可以用作闪存器件的存储晶体管。具体，第一栅极结构81a位于半导体衬底70的主单元区15中。第一栅极结构81a可以包括在衬底70上顺序地形成的第一隧道氧化物层图形82a、第一浮栅84a、第一介质层图形86a和第一控制栅88a。第一隧道氧化物层图形82a、第一浮栅84a、第一介质层图形86a和第一控制栅88a可以具有彼此相似的宽度。
第一栅极结构81a的第一隧道氧化物层图形82a可以包括氧化硅。第一栅极结构81a的第一浮栅84a可以类似于参考图2描述的第一导电层22。因此，第一栅极结构81a的第一浮栅84a可以包括掺有N型杂质的多晶硅。第一栅极结构81a的第一介质层图形86a可以包括高K-介质材料的第一薄膜图形。第一薄膜图形可以包括类似于参考图3描述的高K-介质材料。介质层图形86a还可以包括氧化硅膜图形和氮化硅膜图形。亦即，第一介质层图形86a可以包括在第一浮栅84a上顺序地形成的氧化硅膜图形、氮化硅膜图形以及高K-介质材料的第一薄膜图形。
第一栅极结构81a的第一控制栅88a可以包括第二导电层图形88a1和第三导电层图形88a2。第二导电层图形88a1可以类似于参考图2描述的第二导电层图形26a，以及第三导电层图形88a2可以对应于参考图2描述的第三导电层26b。因此，第一栅极结构81a的第一控制栅88a可以具有包括掺有P型杂质的多晶硅的第二导电层图形88a1、包括金属氮化物膜图形和金属膜图形的第三导电层图形88a2。
在本发明的某些实施例中，位于主单元区15中的存储晶体管的第一栅极结构81a可以具有增加的电容耦合比和/或减小的漏电流，因为第一介质层图形84a可以包括高K-介质材料的第一薄膜图形和第一控制栅88a可以包括掺有P型杂质并具有高功函数的第二导电层图形88a1和第三导电层图形88a2。
第二栅极结构81c可以至少部分地形成在半导体衬底70的外围电路区13内。第二栅极结构81c可以用作闪存器件的开关晶体管、放大器和/或传感器。第二栅极结构81c可以包括第二隧道氧化物层图形82c、第四导电层图形84c和第五导电层图形88c。第二隧道氧化物层图形82c、第四导电层图形84c和第五导电层图形88c可以具有彼此基本上相似的宽度。
第二栅极结构81c的第二隧道氧化物层图形82c可以类似于第一栅极结构81a的第一隧道氧化物层图形82a。第二栅极结构81c的第四导电层图形84c可以类似于第一栅极结构81a的第一浮栅84a。因此，第二栅极结构81c的第四导电层图形84c可以包括掺有N型杂质的多晶硅。第二栅极结构81c的第五导电层图形88c可以对应于第一栅极结构81a的第一控制栅88a的第三导电层图形88a2。结果，第二栅极结构81c可以包括氧化硅的第二隧道氧化物层图形82c、掺有N型杂质的多晶硅的第四导电层图形84c以及包括金属氮化物膜图形和/或金属膜图形的第五导电层图形88c。
与主单元区15中的第一栅极结构81a相比，外围电路区中的第二栅极结构81c可以具有简化的结构。因此，必要时根据本发明的某些实施例的闪存器件可以包括具有不同功能的各种栅极结构。
第二栅极结构81c可以至少部分地形成在主单元区外面的衬底70的外围单元区17中。外围单元区17可以包围主单元区。外围单元区可以邻近于外围电路区13和/或其它单元区。由于源选择线(SSL)和/或接地选择线(GSL)可以至少部分地形成在外围单元区17中，因此在外围单元区17中可以形成附加的栅极结构(未示出)。该附加的栅极结构可以具有类似于第二栅极结构81c的结构。
在本发明的某些实施例中，第三栅极结构81b可以至少部分地形成在外围单元区17中，以便在主单元区15中形成第一栅极结构81a的同时，提供希望的工艺余量。
第三栅极结构81b可以具有类似于第一栅极结构81a的结构，除了第三栅极结构81b可以包括第二介质层图形86b和第七导电层图形88b1之外。亦即，第三栅极结构81b可以包括第三隧道氧化物层图形82b和第六导电层图形84b，第三隧道氧化物层图形82b类似于第一栅极结构81a的第一隧道氧化物层图形82a，以及第六导电层图形84b类似于第一栅极结构81a的浮栅84a。此外，第三栅极结构81b可以包括第二介质层图形86b，具有基本上小于第六导电层图形84b宽度的宽度。第三栅极结构81b的第二介质层图形86b可以包括类似于第一栅极结构81a的第一介质层图形86a的材料。第三栅极结构81b还可以包括第七导电层图形88b1，具有类似于第二介质层图形86b的宽度。第三栅极结构81b的第七导电层图形88b1可以包括类似于第一栅极结构81a的第二导电层图形88a1的材料。第三栅极结构81b还可以包括第八导电层图形88b2，具有类似于第一栅极结构81a的第三导电层图形88a2的宽度。此外，第八导电层88b2可以包括基本上类似于第三导电层图形88a2的材料。结果，外围单元区17中的第三栅极结构81b可以包括第三隧道氧化物层图形82b、第六导电层图形84b、具有较窄宽度的第二介质层图形86b、也具有较窄宽度的第七导电层图形88b1以及第八导电层图形88b2。
在本发明的某些实施例中，由于第三栅极结构81b可以形成在外围单元区17中，因此可以获得用于形成闪存器件的工艺的希望工艺余量。因此，该工艺可以有利地用于形成具有微细特征尺寸的其他半导体器件。
图7A至7D是说明根据本发明的某些实施例形成半导体器件的方法的剖面图。
参考图7A的实施例，提供具有单元区11和外围电路区13的半导体衬底70。单元区11可以分为主单元区15和外围单元区17。
在半导体衬底70的单元区11和外围电路区13中形成初步隧道氧化物层72。可以通过例如热氧化工艺和/或原子团氧化工艺使用氧化硅形成初步隧道氧化物层72。初步隧道氧化物层72可以具有约10到约300的厚度。初步隧道氧化物层72优选可以具有约50到约70的厚度。
在初步隧道氧化物层72上形成初步第一导电层74。可以通过类似于参考图2描述的第一导电层22的工艺形成初步第一导电层74。因此，可以使用例如掺有N型杂质的多晶硅形成初步第一导电层74。初步第一导电层74可以具有约300到约1000的厚度。初步第一导电层74可以优选具有约300到约700的厚度。如此形成的初步第一导电层74在其中可以基本上没有诸如空隙或裂缝的缺陷。
在初步第一导电层74上可以形成初步介质膜76。初步介质膜76可以包括高K-介质材料的薄膜。高K-介质材料可以类似于参考图3描述的那些。初步介质膜76还可以包括氧化硅膜和/或氮化硅膜。亦即，初步介质膜76可以例如包括在初步第一导电层74上形成的氧化硅膜、在氧化硅膜上形成的氮化硅膜、以及在氮化硅膜上形成的高K-介质材料的薄膜。可以通过类似于参考图3描述的那些工艺形成氧化硅膜、氮化硅膜和高K-介质材料的薄膜。初步介质膜76可以具有约150到约300的厚度。初步介质膜76优选可以具有约180到约300的厚度。
在初步介质层图形76上可以形成初步第二导电层78。初步第二导电层78可以使用掺有P型杂质的多晶硅来形成。初步第二导电层78可以通过类似于参考图2描述的第二导电层26a的工艺来形成。初步第二导电层78可以具有约300到约1,000的厚度。初步第二导电层78优选可以具有约300到约700的厚度。
参考图7B，在初步第二导电层78上形成光刻胶图形(未示出)之后，可以使用光刻胶图形作为刻蚀掩模有选择地刻蚀初步第二导电层78和初步介质膜76。因此，初步第二导电层图形78a和初步介质层图形76a可以被构图在初步第一导电层74上。初步第二导电层图形78a和初步介质层图形76a可以至少部分地位于主单元区15中。初步第二导电层图形78a和初步介质层图形76a可以至少部分地位于外围单元区17中。但是，初步第二导电层图形78a和初步介质层图形76a可以不必形成在外围电路区13中。
如果初步第二导电层图形78a和初步介质层图形76a不形成在外围单元区17中，那么后续工序获得希望的工艺余量是困难的。因此，初步第二导电层图形78a和初步介质层图形76a可以位于外围单元区17中是为了为后续工序提供希望的工艺余量。
在本发明的某些实施例中，在用于除去光刻胶图形的灰化工序中，初步第二导电层图形78a可能被氧化。
参考图7C的实施例，在初步第二导电层图形78a和初步第一导电层74上可以形成初步第三导电层80。初步第三导电层80可以通过类似于参考图3描述的工艺来形成。因此，初步第三导电层80可以包括金属氮化物膜和/或金属膜。初步第三导电层80可以具有约300到约500的厚度。初步第三导电层80优选可以具有约300到约400的厚度。例如，初步第三导电层80可以包括具有约50厚度的金属氮化物膜以及具有约300厚度的金属膜。根据本发明的某些实施例，用于形成初步第三导电层80的工序可以被仅仅执行一次，以便可以简化用于制造半导体器件的工序。
在形成初步第三导电层80之后，初步第三导电层80的上部可以被平整。对于平整初步第三导电层80，可以采用化学机械抛光(CMP)工艺和/或深腐蚀工艺。在平整初步第三导电层80之后，初步第三导电层80可以具有水平表面。亦即，在平整工序中可以除去由初步第二导电层图形78a和初步介质层图形76a引起的初步第三导电层80的梯状部分。
在本发明的某些实施例中，在平整初步第三导电层80之后，可以在初步第三导电层80上形成硬掩模层(未示出)。硬掩模层可以使用例如氮化物如氮化硅来形成。硬掩模层可以具有约1,000至约1,200的厚度。
参考图7D的实施例，包括初步第三导电层80的所得结构可以被有选择地刻蚀，直到半导体衬底70被露出。可以通过使用例如光刻胶图形作为刻蚀掩模的光刻工艺刻蚀所得结构。在所得结构被刻蚀之后，可以在衬底70上形成第一栅极结构91a、第二栅极结构91c和第三栅极结构91b。第一栅极结构91a可以至少部分地位于主单元区15中，第二栅极结构91c可以至少部分地形成在外围电路区13中。此外，第三栅极结构91b可以至少部分地位于外围单元区中。在外围单元区17中可以形成附加的栅极结构(未示出)。
第一栅极结构91a可以包括第一隧道氧化物层图形92a、第一浮栅94a、第一介质层图形96a和第一控制栅98a。第一控制栅98a可以包括第二导电层图形98a1和/或第三导电层图形98a2。可以通过构图初步隧道氧化物层72形成第一隧道氧化物层图形92a，以及可以通过构图初步第一导电层74形成第一浮栅94a。可以通过构图初步介质层图形76a形成第一介质层图形96a。可以通过构图初步第二导电层图形78a形成第一控制栅98a的第二导电层图形98a1，以及可以通过构图初步第三导电层80形成第一控制栅98a的第三导电层图形98a2。第一栅极结构91a可以用作例如存储晶体管。
第二栅极结构91c可以包括第二隧道氧化物层图形92c、第四导电层图形94c和第五导电层图形98c。可以通过构图初步隧道氧化物层72形成第二隧道氧化物层图形92c，以及可以通过构图初步第二导电层74形成第四导电层图形94c。此外，可以通过构图初步第三导电层80形成第五导电层图形98c。第二栅极结构91c可以用作例如，闪存器件的开关晶体管、放大器和/或传感器。
如果初步介质层图形76a和初步第二导电层图形78a仅仅形成在主单元区中，那么为了保证适当的工艺余量，可以在外围单元区17中形成具有类似于第二栅极结构91c的结构的附加栅极结构。
根据本发明的某些实施例，当在主和外围单元区15和17中形成初步介质层图形76a和初步第二导电层图形78a时，第三栅极结构91b可以至少部分地形成在外围单元区中。第三栅极结构91b可以包括第三隧道氧化物层图形92b、第六导电层图形94b、第二介质层图形96b、第七导电层图形98b1以及第八导电层图形98b2。可以通过构图初步隧道氧化物层72形成第三隧道氧化物层图形92b，以及可以通过构图初步第一导电层74形成第六导电层图形94b。第二介质层图形96b可以具有比第六导电层图形94b的宽度更窄的宽度，以及第七导电层图形98b1可以具有类似于第二介质层图形96b宽度的宽度。可以通过构图初步介质层图形76a形成第二介质层图形96b。可以通过构图初步第二导电层图形78a形成第七导电层图形98b1。可以通过构图初步第三导电层80形成第八导电层图形98b2。第三栅极结构91b或附加的栅极结构(未示出)可以用作例如源选择线(SSL)或接地选择线(GSL)。
根据本发明的某些实施例，可以在衬底上同时形成包括第一、第二和第三栅极结构的几个栅极结构。在用于除去光刻胶图形的灰化工序中可以不必露出包括金属的栅极结构的导电层图形。因此，包括金属的导电层图形不可能被氧化，以及可以简化用于形成栅极结构的工序。此外，由于栅极结构的介质层图形可以包括具有高功函数的高K-介质材料，因此引入介质层图形的闪存器件可以具有增加的电容耦合比和/或增加的电性能。
此外，由于控制栅的第二导电层图形可以包括掺有P型杂质的多晶硅，因此对于闪存器件可以不需要用于形成电阻器的附加工序。具体，由于常规控制栅可以包括金属导电层图形，因此可以典型地进行用于形成其它导电层图形的附加工序，以形成电阻器。但是，根据本发明的某些实施例，控制栅可以包括具有掺有P型杂质的多晶硅的第二导电层图形，以致第二导电层图形可以有利地用作电阻器。
根据本发明的某些实施例，半导体器件如闪存器件器件，可以具有增加的电容耦合比和/或减小的漏电流。此外，可以通过简化的制造工艺容易地制造半导体器件。因此，可以增加半导体器件的可靠性，因而可以减小制造半导体器件需要的时间和/或成本。
在附图和说明书中，已公开了本发明的典型实施例，尽管采用了专用术语，但是它们仅仅被常规使用和描述，而不是限制，在下列权利要求中阐述的本发明的范围。

Claims (56)

1.一种半导体器件，包括：
半导体衬底上的第一导电层；
第一导电层上包括高K-介质材料的介质层；
介质层上包括掺有P型杂质的多晶硅的第二导电层；以及
第二导电层上包括金属的第三导电层。
2.根据权利要求1的半导体器件，其中第一导电层包括掺有N型杂质的多晶硅。
3.根据权利要求1的半导体器件，其中高K-介质材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
4.根据权利要求1的半导体器件，其中介质层包括ONO结构，ONO结构包括至少一个氧化硅膜和至少一个氮化硅膜。
5.根据权利要求1的半导体器件，其中第三导电层包括金属氮化物膜和/或金属膜。
6.根据权利要求5的半导体器件，其中第三导电层包括金属氮化物膜和金属膜，其中金属膜包括钨、钛和/或钽，以及金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
7.一种半导体器件，包括：
在半导体衬底的单元区中形成的隧道氧化物层，单元区至少包括主单元区和外围单元区；
隧道氧化物层上的浮栅，浮栅包括第一导电层；
浮栅上的介质层，介质层包括高k-材料；以及
介质层上的控制栅，控制栅包括第二导电层和第三导电层，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属。
8.根据权利要求7的半导体器件，其中第一导电层包括掺有N型杂质的多晶硅。
9.根据权利要求7的半导体器件，其中高K材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
10.根据权利要求7的半导体器件，其中介质层还包括ONO结构，ONO结构包括氧化硅膜和氮化硅膜。
11.根据权利要求7的半导体器件，其中第三导电层包括金属氮化物膜和/或金属膜。
12.根据权利要求11的半导体器件，其中第三导电层包括金属氮化物膜和金属膜，以及其中金属膜包括钨、钛和/或钽，以及金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
13.根据权利要求7的半导体器件，其中隧道氧化物层、浮栅和第三导电层在主单元区外面的外围单元区中形成器件结构。
14.根据权利要求13的半导体器件，其中器件结构的介质层和第二导电层具有基本上小于器件结构的浮栅宽度的宽度。
15.一种半导体器件，包括：
包括具有主单元区和外围单元区的单元区以及单元区外面的外围电路区的半导体衬底；
在主单元区中形成的第一栅极结构，第一栅极结构包括第一隧道氧化物层、第一隧道氧化物层上包括第一导电层的浮栅、浮栅上包括第一高K-介质材料的第一介质层、以及第一介质层上包括第二导电层和第三导电层的控制栅，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属；以及
在主单元区外面形成的第二栅极结构，第二栅极结构包括第二隧道氧化物层、第二隧道氧化物层上的第四导电层以及第四导电层上包括金属的第五导电层。
16.根据权利要求15的半导体器件，其中第一导电层和/或第四导电层包括掺有N型杂质的多晶硅。
17.根据权利要求15的半导体器件，其中第一高K-介质材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
18.根据权利要求15的半导体器件，其中第一介质层还还包括氧化硅膜和氮化硅膜。
19.根据权利要求15的半导体器件，其中第三导电层和/或第五导电层包括金属氮化物膜和金属膜。
20.根据权利要求19的半导体器件，其中金属膜包括钨、钛和/或钽，以及金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
21.根据权利要求15的半导体器件，还包括第三栅极结构，第三栅极结构包括：
在外围单元区中形成的第三隧道氧化物层；
第三隧道氧化物层上的第六导电层；
第六导电层上的第二介质层，第二介质层包括第二高K-介质材料以及具有比第六导电层的宽度更窄的宽度；
第二介质层上包括掺有P型杂质的多晶硅的第七导电层；以及
第七导电层上包括金属的第八导电层。
22.根据权利要求21的半导体器件，其中第二高K-介质材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
23.根据权利要求21的半导体器件，其中第二介质层还包括氧化硅膜和氮化硅膜。
24.一种形成半导体器件的方法，包括：
在半导体衬底上形成第一导电层；
在第一导电层上形成包括高K-介质材料的介质层；
在介质层上形成包括掺有P型杂质的多晶硅的第二导电层；以及
在第二导电层上形成包括金属的第三导电层。
25.根据权利要求24的方法，其中第一导电层包括掺有N型杂质的多晶硅。
26.根据权利要求24的方法，其中介质层包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
27.根据权利要求24的方法，其中形成第二导电层，包括：
在介质层上形成多晶硅层；以及
用P型杂质掺杂多晶硅层。
28.根据权利要求24的方法，其中形成介质层，包括：
在第一导电层上形成氧化硅膜；
在氧化硅膜上形成氮化硅膜；以及
在氮化硅膜上形成高K-介质材料。
29.根据权利要求24的方法，其中形成第三导电层，包括：
在第二导电层上形成金属氮化物膜；以及
在金属氮化物膜上形成金属膜。
30.根据权利要求29的方法，其中金属膜包括钨、钛和/或钽，以及金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
31.一种形成半导体器件的方法，包括：
在半导体衬底的单元区的主单元区中形成隧道氧化物层；
在隧道氧化物层上形成包括第一导电层的浮栅；
在浮栅上形成包括高K-介质材料的介质层；以及
在介质层上形成控制栅，控制栅包括第二导电层和第三导电层，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属。
32.根据权利要求31的方法，其中浮栅包括掺有N型杂质的多晶硅。
33.根据权利要求31的方法，其中介质层包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
34.根据权利要求31的方法，其中形成第二导电层，包括：
在介质层上形成多晶硅层；以及
用P型杂质掺杂多晶硅层。
35.根据权利要求31的方法，其中形成介质层，包括：
在浮栅上形成氧化硅膜；
在氧化硅膜上形成氮化硅膜；以及
在氮化硅膜上形成高K-介质膜。
36.根据权利要求31的方法，其中形成第三导电层，包括：
在第二导电层上形成金属氮化物膜；以及
在金属氮化物膜上形成金属膜。
37.根据权利要求36的方法，其中金属膜包括钨、钛和/或钽，以及金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛。
38.根据权利要求31的方法，还包括：
在单元区的外围单元区中形成第二隧道氧化物层；
在第二隧道氧化物层上形成第四导电层；
在第四导电层上形成包括高K-介质材料的第二介质层；以及
在第二介质层上形成多晶硅层；
其中第二介质层和多晶硅层具有基本上小于第四导电层宽度的宽度。
39.根据权利要求38的方法，还包括在多晶硅层和第四导电层上形成包括金属的第五导电层，以及其中多晶硅层用P型杂质掺杂。
40.一种形成半导体器件的方法，包括：
提供包括单元区和外围电路区的半导体衬底，单元区包括主单元区和外围单元区；
在主单元区中形成第一栅极结构，第一栅极结构包括第一隧道氧化物层、第一隧道氧化物层上包括第一导电层的浮栅、浮栅上包括第一高K-介质材料的第一介质层、以及第一介质层上包括第二导电层和第三导电层的控制栅，第二导电层包括掺有P型杂质的多晶硅，第三导电层包括金属；以及
在主单元区外面形成第二栅极结构，第二栅极结构包括第二隧道氧化物层、第二隧道氧化物层上的第四导电层以及第四导电层上的第五导电层。
41.根据权利要求40的方法，其中第一导电层和/或第四导电层包括掺有N型杂质的多晶硅。
42.根据权利要求40的方法，其中第一高K-介质材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
43.根据权利要求40的方法，其中形成第二导电层，包括：
在第一介质层上形成多晶硅层；以及
用P型杂质掺杂多晶硅层。
44.根据权利要求40的方法，其中形成第一介质层，包括：
在浮栅上形成氧化硅膜；
在氧化硅膜上形成氮化硅膜；以及
在氮化硅膜上形成高K-介质膜。
45.根据权利要求43的方法，其中第三导电层包括金属氮化物膜和金属膜。
46.根据权利要求45的方法，其中金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛，以及金属膜包括钨、钛和/或钽。
47.根据权利要求45的方法，还包括：
在外围单元区中形成第三栅极结构，第三栅极结构包括第三隧道氧化物层、第三隧道氧化物层上的第六导电层、第六导电层上包括第二高K-介质材料的第二介质层、第二介质层上的第七导电层以及第七导电层上的第八导电层，其中第二介质层和第七导电层具有基本上比第六导电层的宽度更窄的宽度。
48.根据权利要求47的方法，其中第二高K-介质材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
49.根据权利要求47的方法，其中第二介质层包括第六导电层上的氧化硅膜、氧化硅膜上的氮化硅膜以及氮化硅膜上的高K-介质材料。
50.一种形成半导体器件的方法，包括：
提供具有单元区和外围电路区的半导体衬底，单元区具有主单元区和外围单元区；
在半导体衬底上形成初步隧道氧化物层；
在初步隧道氧化物层上形成初步第一导电层；
使用高K-介质材料在初步第一导电层上形成初步介质层；
使用掺有P型杂质的多晶硅在初步介质层上形成初步第二导电层；
通过有选择地刻蚀初步第二导电层和初步介质层，在至少主单元区和外围单元区中形成初步第二导电层图形和初步介质层图形；
在初步第二导电层图形和初步第一导电层上形成初步第三导电层，初步第三导电层图形包括金属；
在主单元区中形成第一栅极结构，第一栅极结构包括通过构图初步隧道氧化物层形成的第一隧道氧化物层、通过构图初步第一导电层形成的浮栅、通过构图初步介质层形成的第一介质层、以及包括第二导电层和第三导电层的控制栅，第二导电层通过构图初步第二导电层图形形成，第三导电层通过构图初步第三导电层形成；以及
在主单元区外面形成第二栅极结构，第二栅极结构包括通过构图初步隧道氧化物层形成的第二隧道氧化物层、通过构图初步第一导电层形成的第四导电层、以及通过构图初步第三导电层形成的第五导电层。
51.根据权利要求50的方法，其中初步第一导电层包括掺有N型杂质的多晶硅。
52.根据权利要求50的方法，其中高K-介质材料包括HfO2、ZrO2、Ta2O5、Y2O3、Nb2O5、Al2O3、TiO2、CeO2、In2O3、RuO2、MgO、SrO、B2O3、SnO2、PbO、PbO2、Pb3O4、V2O3、La2O3、Pr2O3、Sb2O3、Sb2O5和/或CaO。
53.根据权利要求50的方法，其中形成初步介质层，包括：
在初步第一导电层上形成氧化硅膜；
在氧化硅膜上形成氮化硅膜；以及
在氮化硅膜上形成高K-介质层。
54.根据权利要求50的方法，其中形成初步第二导电层，包括：
在初步介质层上形成多晶硅层；以及
用P型杂质掺杂多晶硅层。
55.根据权利要求50的方法，其中形成初步第三导电层，包括：
在初步第二导电层上形成金属氮化物膜；以及
在金属氮化物膜上形成金属膜。
56.根据权利要求55的方法，其中金属氮化物膜包括氮化钨、氮化钛、氮化钽和/或氮化铝钛，以及金属膜包括钨、钛和/或钽。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4744885B2 (ja) * 2005-01-18 2011-08-10 株式会社東芝 半導体装置の製造方法
JP5032145B2 (ja) * 2006-04-14 2012-09-26 株式会社東芝 半導体装置
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
KR100800379B1 (ko) * 2006-08-29 2008-02-01 삼성전자주식회사 비휘발성 메모리 소자의 게이트 제조방법
KR100971430B1 (ko) * 2006-09-28 2010-07-21 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 제조 방법
KR100757323B1 (ko) * 2006-09-29 2007-09-11 삼성전자주식회사 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법
KR100762260B1 (ko) * 2006-10-20 2007-10-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP4564511B2 (ja) * 2007-04-16 2010-10-20 株式会社東芝 半導体装置及びその製造方法
US8120091B2 (en) 2007-05-29 2012-02-21 Samsung Electronics Co., Ltd. Non-volatile memory devices including a floating gate and methods of manufacturing the same
KR100871545B1 (ko) * 2007-06-25 2008-12-01 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
JP2009283827A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体記憶装置およびその製造方法
US8008707B2 (en) 2007-12-14 2011-08-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP2010199320A (ja) * 2009-02-25 2010-09-09 Tdk Corp シリコンスピン伝導素子の製造方法及びシリコンスピン伝導素子
KR101627509B1 (ko) * 2010-03-04 2016-06-08 삼성전자주식회사 식각액, 식각액을 사용한 게이트 절연막의 형성 방법 및 식각액을 사용한 반도체 소자의 제조 방법
US8546214B2 (en) 2010-04-22 2013-10-01 Sandisk Technologies Inc. P-type control gate in non-volatile storage and methods for forming same
US8846485B2 (en) * 2010-07-15 2014-09-30 Powerchip Technology Corporation Method for fabricating bottom electrode of capacitors of DRAM
US8940388B2 (en) 2011-03-02 2015-01-27 Micron Technology, Inc. Insulative elements
WO2019084883A1 (zh) * 2017-11-02 2019-05-09 成都锐成芯微科技股份有限公司 非挥发性存储器的制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831534B2 (ja) * 1989-11-24 1996-03-27 シャープ株式会社 半導体記憶装置及びその製造方法
JPH03177065A (ja) * 1989-12-06 1991-08-01 Kawasaki Steel Corp 半導体装置およびその製造方法
JP2828739B2 (ja) 1990-06-08 1998-11-25 三菱農機株式会社 施肥機
US5341014A (en) * 1992-01-07 1994-08-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device and a method of fabricating the same
JPH05206475A (ja) * 1992-01-24 1993-08-13 Sony Corp 不揮発性半導体記憶装置
JP3141492B2 (ja) * 1992-03-03 2001-03-05 ソニー株式会社 不揮発性記憶素子の製造方法
DE69329376T2 (de) * 1992-12-30 2001-01-04 Samsung Electronics Co Ltd Verfahren zur Herstellung einer SOI-Transistor-DRAM
KR19980032692A (ko) * 1996-10-10 1998-07-25 알.제이.보토스 플로팅 게이트 메모리 장치 및 그 메모리 장치 제조 공정
KR19980053432A (ko) 1996-12-26 1998-09-25 김주용 플래쉬 메모리 소자 및 그 동작방법
JPH10256400A (ja) 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH10289957A (ja) * 1997-04-15 1998-10-27 Seiko Epson Corp 半導体装置およびその製造方法
JP3602691B2 (ja) * 1997-06-27 2004-12-15 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US5858831A (en) * 1998-02-27 1999-01-12 Vanguard International Semiconductor Corporation Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip
US6616639B2 (en) * 1998-04-17 2003-09-09 Becton, Dickinson And Company Safety shield system for syringes
JP2000223596A (ja) * 1999-02-03 2000-08-11 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US6204159B1 (en) * 1999-07-09 2001-03-20 Advanced Micro Devices, Inc. Method of forming select gate to improve reliability and performance for NAND type flash memory devices
US6248627B1 (en) * 1999-08-18 2001-06-19 Advanced Micro Devices, Inc. Method for protecting gate edges from charge gain/loss in semiconductor device
KR100358070B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법
JP3961211B2 (ja) * 2000-10-31 2007-08-22 株式会社東芝 半導体装置の製造方法
JP3770811B2 (ja) * 2001-06-18 2006-04-26 シャープ株式会社 不揮発性記憶装置及びその製造方法
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
US6894341B2 (en) 2001-12-25 2005-05-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
KR100462175B1 (ko) * 2002-02-08 2004-12-16 삼성전자주식회사 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법
US6642573B1 (en) * 2002-03-13 2003-11-04 Advanced Micro Devices, Inc. Use of high-K dielectric material in modified ONO structure for semiconductor devices
JP2003318287A (ja) 2002-04-19 2003-11-07 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6617639B1 (en) 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
KR100467019B1 (ko) * 2002-07-05 2005-01-24 삼성전자주식회사 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법
US6960796B2 (en) * 2002-11-26 2005-11-01 Micron Technology, Inc. CMOS imager pixel designs with storage capacitor
JP3914142B2 (ja) * 2002-11-29 2007-05-16 株式会社東芝 不揮発性半導体記憶装置及びその製造方法

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