CN1713389A - 非易失性半导体存储器件及其制造方法 - Google Patents

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Abstract

提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：选择性地在第一导电类型的主面上形成使得在其间叠置第一栅绝缘膜的浮栅电极、在浮栅电极上形成使得在其间叠置第二栅绝缘膜的控制栅电极、和与各栅电极对应在衬底的主面中形成的第二导电类型的源/漏区。第一栅电极具有在氧化硅膜之间保持氮化硅膜的三层结构，且该氮化硅膜包含三配位氮键。

Description

非易失性半导体存储器件及其制造方法
(对相关申请的交叉引用)
本申请基于在2004年6月23日提交的在先的日本专利申请No.2004-185497，并要求其作为优先权，在此引用其全部内容作为参考。
技术领域
本发明涉及一种具有通过在半导体衬底上层叠浮栅电极和控制栅电极形成的层叠栅结构的非易失性半导体存储器件及其制造方法。具体而言，本发明涉及一种用于改进浮栅电极和衬底之间的隧道绝缘膜的非易失性半导体存储器件及其制造方法。
背景技术
最近，在电可编程可擦除非易失性半导体存储器件(EEPROM)中，器件的小型化已迅速得到促进。在EEPROM中，采用了这样一种方法，即，通过将高电压施加到控制栅电极上，通过隧道氧化物膜将电子从衬底注入浮栅电极(写入)，或者，从其中吸取浮栅电极中的电子(擦除)。
在这种操作中，需要较高的电压，以将电子注入浮栅电极或从浮栅电极吸取电子，并且对隧道氧化物膜施加较大的应力。由此，在隧道氧化物膜中产生称为“阱(trap)”的缺陷，并且，泄漏电流增加，数据保持性能等受到防碍。由应力施加导致的泄漏电流强烈依赖于隧道氧化物膜的膜厚。隧道氧化物膜越薄，则泄漏电流流动的可能性越大。这种现象是妨碍隧道氧化物膜的厚度减小的重要因素。
为了解决这个问题，采用了这样一种方法，即，将氮引入隧道氧化物膜中，由此，其介电常数随隧道绝缘膜的厚度增加而增加，并且增加膜的物理膜厚以减小泄漏电流。在这种方法中，通过用氨(NH3)气、一氧化氮(NO)气或一氧化二氮(N2O)对氧化硅膜进行退火，将氮引入隧道绝缘膜中。但是，在使用NH3气等进行的处理过程中，大量的氮被引入隧道绝缘膜中，因此需要高温下的后续热处理，以保证器件的可靠性。并且，在使用NO或N2O的处理过程中存在问题，诸如在应力施加中空穴阱(hole trap)增加，这会使可靠性降低(日本专利申请公开公报No.1-307272)。
同时，为了增加控制栅电极与浮栅电极之间的耦合比，提出了使用介电常数比常规的氧化硅膜和氧氮化硅膜高的绝缘膜作为电极间绝缘膜。但是，如果使用诸如金属氧化物的高介电常数绝缘膜作为电极间绝缘膜，金属会通过浮栅电极扩散进入隧道绝缘膜中，并大大降低器件的可靠性。
如上所述，作为EEPROM的隧道绝缘膜，需要一种不容易由于高电压应力施加形成阱并具有较小的泄漏电流的绝缘膜。但是，在现有技术中，很难满足这种规格(specs)。并且，使用诸如金属氧化物的高介电常数绝缘膜作为电极间绝缘膜导致产生金属通过浮栅电极扩散进入隧道绝缘膜的问题，并降低隧道绝缘膜的可靠性。
发明内容
根据本发明的一个方面，非易失性半导体存储器件包括：第一导电类型的半导体衬底；栅元件，该栅元件在半导体衬底上形成并包含：选择性地在半导体衬底的主面上形成的第一栅绝缘膜，该第一栅绝缘膜形成包含氮化硅膜和其间夹有氮化硅膜的氧化硅膜的三层结构，该氮化硅膜包含三配位氮键(triple coordinate nitrogen bond)；在第一栅绝缘膜上形成的浮栅电极；在浮栅电极上形成的第二栅绝缘膜；和在第二栅绝缘膜上形成的控制栅电极；和第二导电类型的源区和漏区，该源区和漏区在衬底的主面中形成，使得在源区和漏区之间配置栅元件。
根据本发明的另一方面，非易失性半导体存储器件包括：第一导电类型的半导体衬底；栅元件，该栅元件在半导体衬底上形成并包含：选择性地在半导体衬底的主面上形成的第一栅绝缘膜，该第一栅绝缘膜形成包含氮化硅膜和其间夹有氮化硅膜的氧化硅膜的三层结构，该氮化硅膜包含三配位氮键；在第一栅绝缘膜的一部分上形成的浮栅电极；在浮栅电极上形成的第二栅绝缘膜，该第二栅绝缘膜形成包含氮化硅膜和其间夹有氮化硅膜的氧化硅膜的三层结构，该氮化硅膜包含三配位氮键；和在第二栅绝缘膜上形成的控制栅电极；和第二导电类型的源区和漏区，该源区和漏区在衬底的主面中形成，使得在源区和漏区之间配置栅元件。
根据本发明的另一方面，非易失性半导体存储器件的制造方法包括以下步骤：通过直接氮化第一导电类型的硅衬底的主面形成氮化硅膜，然后在氧化气氛中加热衬底，以形成多个氧化硅膜，一个在氮化硅膜和衬底之间的界面中，另一个在氮化硅膜上，这些氧化硅膜和氮化硅膜形成第一栅绝缘膜；在第一栅绝缘膜上形成浮栅电极；在浮栅电极上形成第二栅绝缘膜；在第二栅绝缘膜上形成控制栅电极；以及在衬底的主面中形成第二导电类型的源区和漏区，使得在源区和漏区之间配置第一栅绝缘膜。
根据本发明的另一方面，非易失性半导体存储器件的制造方法包括以下步骤：通过直接氮化第一导电类型的硅衬底的主面形成氮化硅膜，然后在氮化硅膜上形成硅膜，然后在氧化气氛中加热衬底，以氧化硅膜并形成第一氧化硅膜，并在氮化硅膜和衬底之间的界面中形成第二氧化硅膜，该氮化硅膜、第一氧化硅膜和第二氧化硅膜形成第一栅绝缘膜；在第一栅绝缘膜上形成浮栅电极；在浮栅电极上形成第二栅绝缘膜；在第二栅绝缘膜上形成控制栅电极；以及在衬底的主面中形成第二导电类型的源区和漏区，使得在源区和漏区之间配置第一栅电极膜。
根据本发明的另一方面，非易失性半导体存储器件的制造方法包括以下步骤：通过直接氮化第一导电类型的硅衬底的主面形成第一氮化硅膜，然后在氧化气氛中加热衬底，以形成多个第一氧化硅膜，一个位于第一氮化硅膜和衬底之间的界面中，另一个位于第一氮化硅膜上，该第一氮化硅膜和第一氧化硅膜形成第一栅绝缘膜；在第一栅绝缘膜上形成由多晶硅膜形成的浮栅电极；通过直接氮化浮栅电极的表面形成第二氮化硅膜，然后在氧化气氛中加热衬底，以形成多个第二氧化硅膜，一个位于第二氮化硅膜和浮栅电极之间的界面中，另一个位于第二氮化硅膜上，第二氮化硅膜和第二氧化硅膜形成第二栅绝缘膜；在第二栅绝缘膜上形成控制栅电极；以及在衬底的主面中形成第二导电类型的源区和漏区，使得在源区和漏区之间配置第一氮化硅膜。
附图说明
图1是表示根据本发明的第一实施例的非易失性半导体存储器件的示意结构的断面图。
图2A和图2B表示图1的非易失性半导体存储器件的等效电路和使用该等效电路的NAND单元(cell unit)。
图3是表示在第一实施例中使用的隧道绝缘膜的结构的断面图。
图4是用于解释第一实施例的效果的示意图，示出氮的键合状态(bond state)。
图5A-5C是用于解释第一实施例的效果的示意图，示出现有技术中的形成氮化硅膜的步骤和氮的键合状态。
图6是用于解释第一实施例的效果的特性图，示出根据现有技术和第一实施例的隧道绝缘膜中的应力引起泄漏电流之间的比较。
图7A-7D是表示根据第二实施例的非易失性半导体存储器件的制造步骤的断面图。
图8是用于解释第二实施例的效果的特性图，示出加工温度和氮化硅膜的表面的粗糙状态(表面粗糙度)之间的关系。
图9是用于解释第二实施例的效果的特性图，示出氮化硅膜形成温度和键合状态。
图10是用于解释第二实施例的效果的特性图，示出形成氮化硅膜的过程中的温度和压力与氮化硅膜的膜质量之间的关系。
图11是用于解释第二实施例的效果的特性图，示出隧道绝缘膜中的氧密度分布。
图12是用于解释第二实施例的效果的特性图，示出施加到隧道绝缘膜上的电压和电容之间的关系。
图13A-13I是表示根据本发明的第三实施例的非易失性半导体存储器件的制造步骤的断面图。
图14A-14D是表示根据本发明的第四实施例的非易失性半导体存储器件的制造步骤的断面图。
图15是用于解释第四实施例的效果的断面图，示出隧道绝缘膜的特定结构。
图16是表示根据本发明的第五实施例的非易失性半导体存储器件的示意结构的断面图。
图17A-17D是表示根据第六实施例的非易失性半导体存储器件的制造步骤的断面图。
图18A-18E是表示根据第七实施例的非易失性半导体存储器件的制造步骤的断面图。
图19是用于解释根据第七实施例的非易失性半导体存储器件的变更方式的断面图，示出使用粒子效果的半导体存储器件的例子。
具体实施方式
以下，参照附图中所示的实施例解释本发明的细节。
(第一实施例)
图1是表示根据本发明的第一实施例的非易失性半导体存储器件的示意结构的断面图。
用于器件隔离(isolation)的氧化硅膜12被嵌入p型(第一导电类型)硅衬底11中，以包围硅衬底11的主面中的器件区。在硅衬底11的主面上，形成浮栅电极14，使得在其间叠置隧道绝缘膜(第一栅绝缘膜)13。在浮栅电极14上形成控制栅电极16，使得在其间叠置电极间绝缘膜(第二栅绝缘膜)15。电极间绝缘膜15是由氧化硅膜、CVD氮化硅膜和CVD氧化硅膜形成且厚度为7nm的ONO膜。浮栅电极14和控制栅电极16分别由多晶硅膜形成。
在包含隧道绝缘膜13、浮栅电极14、电极间绝缘膜15和控制栅电极16的栅电极部分的侧面上形成氧化硅膜17。在衬底11的主面中，以栅电极部分作为掩模，通过磷离子注入形成n型源/漏扩散层18。
图1的非易失性半导体存储器件的等效电路与图2(a)所示的普通EEPROM单元类似。如图2(b)所示，通过串联连接多个等效电路，形成NAND单元。在图2(b)中，M1-M4是存储单元，S1和S2是选择性的晶体管。
上述的本发明的基本结构与常规器件相同。但在本实施例中，隧道绝缘膜13的结构与常规器件不同。特别地，如图3所示，本实施例的隧道绝缘膜13具有氮化硅膜13a夹在氧化硅膜13b和13c之间的层叠结构。氮化硅膜13a是通过直接氮化硅衬底11得到的。如图4所示，通过在高温下进行氮化，将氮的键合状态设置为三配位(coordinate)(即，氮具有与硅连接的三个键)。
图4表示束缚能(bound energy)和由XPS(X射线光电子光谱)得到的归一化信号密度之间的关系。如图4中的实线所示，在950℃退火使较高的束缚能成分即低密度氮键降低，并且氮的键合状态变为三配位。
同时，在常规的氧氮化硅膜中，如图5A所示，通过氧化硅衬底11形成氧化硅膜23a，然后，如图5B所示，通过将膜暴露于例如氨(NH3)气气氛在膜中注入氮原子(N)。如上所述注入膜中的氮使氧化硅膜23a中的硅和氧之间的键断裂，并且氮取代氧与硅键合。但是，它不能形成三配位，而是形成双配位氮键。因此，如图5C所示，最终得到的氮化硅膜23具有双配位氮键。
由于氮的各个键与硅形成双键，因此表面上双配位氮键不产生任何不饱和键。但是，这种键是不稳定的，并容易捕获空穴。这是因为形成了在接触的硅的价带附近的能级。特别地，这是由于来自硅侧的空穴由于施加电压而受到捕获，与硅形成双键的各个氮的一个键断裂，并且，在硅侧容易地形成正的固定电荷，在氮侧形成不饱和键和缺陷。
与此相反，根据本实施例的隧道绝缘膜13中的氮化硅膜13a具有三配位氮键，由此氮键得到稳定化，且不容易由于电应力施加而断裂。
图6是比较现有技术和本实施例的隧道绝缘膜的特性图。在图6中，将电应力施加到各隧道绝缘膜上，并比较它们的由应力增加的泄漏电流(应力引起(induced)泄漏电流：SILC)。应力泄漏电流是由于电应力(stress)施加而流过在绝缘膜中形成的缺陷的泄漏电流。膜中形成的缺陷越多，则泄漏电流增加的越多。
图6表示，根据本实施例的隧道绝缘膜中的泄漏电流几乎不增加，而现有技术的隧道绝缘膜中的泄漏电流随着应力施加时间的增加而单调增加。特别地，该图表示，本发明的实施例抑制膜中的缺陷的形成，根据本实施例的隧道绝缘膜是高质量的。并且，本实施例具有这样一种结构，即，在该结构中，具有分别具有稳定结构的三配位键的氮化硅膜位于隧道绝缘膜的中心部分并夹在在其上和其下设置的氧化硅膜之间。这种结构可以抑制在最有利于应力引起泄漏电流的膜的中心或中心周围形成缺陷。并且，虽然没有示出，但由于在硅衬底侧的界面中形成氧化硅膜，因此本实施例还有效防止公知的由于氮引入导致的界面性能和可靠性的降低。
如上所述，本实施例的非易失性半导体存储器件具有隧道绝缘膜13，该隧道绝缘膜具有在氧化硅膜13b和13c之间保持介电常数是氧化硅膜的二倍的氮化硅膜13a的三层结构，且氮化硅膜13a具有三配位氮键。因此，即使在电膜厚度(氧化物膜换算膜厚，EOT)与现有技术相同的膜中，也可以减小泄漏电流。特别地，抑制了由于应力施加(即，在用高电场进行的写入和擦除中)导致的缺陷的形成，并抑制了应力引起泄漏电流。
并且，由于氮化硅膜13a具有凸出部分和凹进部分，因此电场集中于凹进部分中，并且本实施例也有效降低写电压。并且，由氧化硅膜13b和13c和氮化硅膜13a形成的层叠结构抑制由于高电压应力施加导致的缺陷从衬底11侧到浮栅14的连接，并抑制击穿的出现。由此，器件的寿命得到延长，且器件具有较高的可靠性。特别地，可以得到由应力施加产生的缺陷较少的高质量和高可靠性的隧道绝缘膜13，并改善由精细元件形成的非易失性半导体存储器件的可靠性。
(第二实施例)
图7A-7D是表示根据本发明的第二实施例的非易失性半导体存储器件的制造步骤的断面图。
在如图7A中所示的本实施例中，当形成隧道绝缘膜(第一栅绝缘膜)时，使用氮等离子等直接氮化硅衬底11的表面，并形成厚度例如为4nm的氮化硅膜13a。然后，如图7B所示，使用氧化物气体等氧化氮化硅膜13a的底面和顶面，以形成氧化硅膜13b和13c。本发明的特征在于，在本步骤中氮化硅膜13a形成为具有三配位，并且氮化硅膜13a的表面具有图7A所示的凸出部分和凹进部分。
假如三配位的氮化硅膜是平整的，那么，由于膜是稳定的，因此，通过表面引入的氧气或由氧气产生的氧原子不能充分在三配位氮化硅膜中扩散。因此，氧气或氧原子不能到达氮化硅膜的底侧的界面，并且不能在氮化硅膜下面形成氧化硅膜。因此，仅在氮化硅膜的表面上形成较薄的氧化物膜。
与此相比，在第二实施例中，由于三配位氮化硅膜是稳定且内聚的(cohered)，因此具有膜厚变化，并用作具有如图7A所示的具有凸出部分(projection)和凹进部分(depression)的氮化硅膜13a。由此，如图7B所示，氧分子或氧原子在氮化硅膜13a的粘着部分之间穿过。因此，氮化硅膜的表面受到氧化并形成氧化硅膜13c，同时在氮化硅膜的底侧的界面上形成氧化硅膜13b。通过以上各步骤，如图7C所示形成隧道绝缘膜13，并然后如图7D所示形成浮栅电极14。
如图8和图9所示，形成粘着并具有凸出部分和凹进部分的三配位氮化硅膜13a需要在800℃或更高的高温下氮化。图8示出氮化硅膜形成温度和所形成的氮化硅膜的表面粗糙度(凸出部分和凹进部分之间的高度差)的估算结果。图9示出氮化硅膜形成温度和键合状态之间的关系。
如图8所示，在700℃以下的低温中，粗糙度的增加很小，即使在700℃也仅为约0.07。并且，在这种低温中，如图9所示，不能形成三配位氮，并且氮化物膜的表面是平整的。
在700～800℃，粗糙度迅速增加，并且800℃时的粗糙度超过0.14。在超过800℃的温度下，粗糙度几乎不增加，900℃时的粗糙度为约0.15。特别地，通过将氮化硅膜形成温度设置为800℃或更高的高温，可以将粗糙度设置为0.14nm或更大，并可以形成具有所需的粗糙度的三配位氮化硅膜13a。
氮化过程中的压力也对粗糙度有影响。即使在高温下，如果在低压中进行氮化，那么也如图8所示形成平整的三配位氮化硅膜13f。
图10是表示氮化硅膜的形成过程中的膜形成温度和膜形成压力以及温度和压力对膜质量的影响的特性图。当膜形成温度低于600℃时，不能形成三配位氮化硅膜，而图10的A所示形成双配位氮化硅膜23。虽然600℃或更高的高温下的氮化可使得形成三配位氮化硅膜，但是，当采用低于800℃的膜形成温度时，如图10的B所示形成平整的膜13f。即使采用800℃或更高的膜形成温度，如果压力低于10Torr(13Pa)，也形成平整的膜13f。
与此相比，在本实施例中，在至少800℃的温度和至少10Torr(13Pa)的膜形成压力下进行氮化，由此形成如图10的C所示的具有凸出部分和凹进部分的内聚的氮化硅膜13a。这是因为高压增加了到达硅衬底的表面的氮的量，并促进氮化。
出于以上考虑，在形成第二实施例中使用的隧道绝缘膜的过程中，需要在至少800℃的高温和至少10Torr(13Pa)的压力下形成隧道绝缘膜的氮化硅膜。
图11表示通过氧化具有凸出部分和凹进部分的上述三配位氮化硅膜形成的隧道绝缘膜中的氧浓度的剖面图。由三配位氮形成的氮化硅膜不容易通过氧的引入而受到氧化。因此，在如图11的A所示的平整的氮化硅膜13f中，氧不能到达上述的硅衬底和氮化硅膜之间的界面。
同时，在具有不稳定双配位氮键的氮化硅膜23中，如图11的C所示氧容易进入氮化硅膜中。因此，即使在平整的膜中，氮化硅膜也随着氧到达硅衬底和氮化硅膜之间的界面而受到破坏，并形成氮氧化合物膜。当施加高电场应力时，该膜容易产生缺陷。
与此相比，如果如图11的B所示使用由根据第二实施例的内聚的三配位氮键形成的氮化硅膜13a，由于氮化硅膜13a的结构具有三配位，因此不容易通过氧的引入而受到破坏。并且，通过内聚的氮化硅膜13a的凹进部分引入氧，并由此在硅衬底和氮化硅膜之间的界面中形成氧化硅膜13b。结果，如图2所示形成包含夹在氧化硅膜13b和13c之间的氮化硅膜13a的隧道绝缘膜13。
图12是包含保持在氧化硅膜之间的连续的氮化硅膜或不连续的氮化硅膜的MOS结构的特性图。横轴表示栅电压，纵轴表示由当将4MV/cm的电压施加到绝缘膜上时的电容(Cox)限定的电容值。包含保持在氧化硅膜之间的连续或不连续的氮化硅膜的结构是公知的MONOS存储器或点存储器(dot memory)。在这些公知的例子中，将氮化硅膜本身用作捕获电荷以得到存储性能的位置。
作为例子，将实施例A与点状氮化硅膜(颗粒氮化硅膜13g)B相比。由于MONOS存储器和点存储器利用氮化硅膜的阱形成(trapformation)，因此待使用的氮化硅膜包含双配位氮。由此，通过施加高电场在氮化硅膜中捕获电荷，并且其电压/电容特性随捕获的电荷的极性和数量变化。图12中的B的例子表示通过氮化硅膜点13g捕获电子的情况。
与此相比，在第二实施例中，由于隧道绝缘膜13包含氮化硅膜13a，该氮化硅膜13a包含如图12的例子A那样抑制阱产生的三配位氮键，因此在施加高电场应力后，电压/电容特性不发生变化。
(第三实施例)
图13A-13I是表示根据本发明的第三实施例的非易失性半导体存储器件的制造步骤的断面图。分别由相同的附图标记表示与图1相同的构件，并省略对其进行详细解释。
首先，如图13A所示，制备具有例如表面取向为(100)、电阻为10-20Ωcm的p型硅衬底11。在p型硅衬底11的表面中形成多个槽，并在其中嵌入CVD氧化物膜。由此，形成厚度分别为约0.6μm的器件隔离绝缘膜12。
然后，如图13B所示，通过在900℃的温度和50Torr(67Pa)的压力下使用等离子氮化，在衬底11的主面上形成厚度为4nm的氮化硅膜13a。然后，如图13C所示，将氮化硅膜13a暴露于氧气气氛中，以引入氧原子。由此，如图13D所示，形成包含保持在氮化硅膜13b和13c之间的氮化硅膜13a的隧道绝缘膜(第一栅绝缘膜)13。然后，如图13E所示，在隧道绝缘膜13上淀积厚度为200nm的磷掺杂n型多晶硅膜作为浮栅电极14。
然后，如图13F所示，在用作浮栅电极14的多晶硅膜上形成例如厚度为7nm的ONO膜15作为电极间绝缘膜(第二栅绝缘膜)。然后，如图13G所示，在ONO膜15上淀积厚度为200nm的磷掺杂n型多晶硅膜作为控制栅电极16。
然后，如图13H所示，形成抗蚀剂掩模21，并然后通过反应离子蚀刻蚀刻多晶硅膜16、14、隧道绝缘膜13和ONO膜15，以形成栅部分。然后，在去除抗蚀剂掩模21后，为了从加工损伤中恢复，在氧化气氛中对结构进行热处理，并形成约3nm的后氧化物膜17。为了下述的导线形成，去除控制栅电极16和源/漏区上的部分氧化硅膜17。
然后，例如，将3×1015cm-2的磷离子注入整个表面中，并在1000℃的温度下对结构进行热处理，时间为20秒，以扩散和激活硅衬底11中的磷。由此，形成用作源/漏区的扩散层18。通过以上各步骤，得到图13I中所示的结构。
对于以上步骤的后续步骤不进行特别说明。例如，通过CVD在整个表面上淀积厚度为300nm的氧化硅膜，然后，通过各向异性干蚀刻，在氧化硅膜中设置接触孔。然后，形成厚度为800nm且包含例如0.5％的硅和0.5％的铜的铝膜，并通过对铝膜进行构图形成电极。然后，在450℃的温度下在包含10％的氢的氮气氛中对结构进行热处理，时间为15分钟。
所上所述，根据第三实施例，形成隧道绝缘膜13的氮化硅膜包含三配位键，并由此可形成具有高质量和高可靠性的隧道绝缘膜13的非易失性半导体存储器件。并且，通过将形成隧道绝缘膜13的氮化硅膜的厚度设置为4nm，并将各氧化硅膜的厚度设置为2nm，使得隧道绝缘膜13的物理厚度为8nm，氧化物膜换算厚度(EOT)为6nm。特别地，隧道绝缘膜本身得到减薄。这有助于降低电源电压，同时改善器件的性能和可靠性。
虽然作为形成包含三配位氮键的氮化硅膜的方法的例子解释了使用氮等离子直接氮化的方法，但本发明不限于此。例如，通过使用氨(NH3)气或氮原子团进行氮化，得到相同的效果。在使用氨气的情况下，氢被引入氮化硅膜中。因此，在形成氮化硅膜后，可以通过在比氮化硅膜形成温度高的温度下、在真空或氮气或惰性气体中进行热处理，去除膜中的氢。
在形成氮化硅膜后，如果在比氮化温度高的温度下、在真空或氮气或惰性气体中进行热处理，可以促进氮化硅膜的结构的松驰，并可以得到具有更稳定的结构的三配位氮化硅膜。这不仅对于通过氨气形成氮化硅膜的情况适用，而且对于通过其它方法形成氮化硅膜的情况适用。
并且，虽然作为形成氮化硅膜后进行氧化的例子(图13C)解释了使用氧气(O2)进行氧化的情况，但本发明不限于此。例如，通过使用臭氧(O3)气、包含水蒸汽(H2O)的气体、氧原子团或一氧化二氮(N2O)气的氧化得到相同的效果。但是，如果使用氧化氮(NO)气进行氧化，则在在氮化硅膜和硅衬底之间的界面中形成的氧化硅膜中引入氮。氮易于形成双配位氮键，由此可导致界面性能的劣化和阱的增加。
因此，不应使用NO气。并且，优选在900℃或更高的温度下进行氧化，以改善待形成的氧化硅膜的质量。
(第四实施例)
图14A-14D是表示根据本发明的第四实施例的非易失性半导体存储器件的制造步骤的断面图。分别由相同的附图标记表示与图1相同的构件，并省略进行其进行详细解释。
形成用作浮栅电极14的多晶硅膜的以前的步骤与图13A-13E中所示的各步骤相同。
然后，如图14A所示，在用作浮栅电极14的多晶硅膜上通过CVD淀积厚度为诸如15nm的氧化铝膜25作为电极间绝缘膜(第二栅绝缘膜)。然后，如图14B所示，在氧化铝膜25上淀积厚度为200nn的磷掺杂n型多晶硅膜作为控制栅电极16。
然后，如图14C所示，形成抗蚀剂掩模21，并然后通过反应离子蚀刻蚀刻多晶硅膜16和14、隧道绝缘膜13和氧化铝膜25，以形成栅电极部分。然后，在去除抗蚀剂掩模21后，为了从加工损伤中恢复，在氧化气氛中对结构进行热处理，并形成约3nm的后氧化物膜17。
然后，例如，将3×1015cm-2的磷离子注入整个表面中，并在1000℃的温度下对结构进行热处理，时间为20秒，以扩散和激活硅衬底11中的磷。由此，形成用作源/漏区的扩散层18。通过以上各步骤，得到图14D中所示的结构。
对于以上步骤的后续步骤不进行特别说明。以与第三实施例相同的方式，通过CVD淀积氧化硅膜，并然后在氧化硅膜中设置接触孔。然后，形成铝膜，并通过对铝膜进行构图形成电极。然后，在氮气氛中对结构进行热处理。
根据第四实施例，浮栅电极14和控制栅电极16之间的绝缘膜由作为高介电膜的氧化铝膜25形成。因此，可以增加与隧道绝缘膜13的耦合比。因此可以制成具有简单的平面层叠结构的栅电极部分，并解决由于器件的小型化而产生的单元之间相互干扰的问题。
如果在浮栅电极14和控制栅电极16之间设置由金属氧化物等形成的高介电膜25，那么，如图15所示，金属杂质22通过浮栅电极14的多晶硅膜中的粒子边界扩散，并被引入隧道绝缘膜13中。在常规的隧道绝缘膜中，由于金属杂质22易于被引入膜中，因此阱得以形成并大大劣化对于压力的抗力。
与此相比，在使用第四实施例的隧道绝缘膜13的情况下，具有稳定结构的氮化硅膜13a防止金属杂质22的扩散。同时，包含氧化硅膜13b和13c和氮化硅膜13a的隧道绝缘膜13的层叠结构防止由于金属杂质的存在而在应力施加过程中形成的缺陷从浮栅电极14到硅衬底界面相连。因此，可以抑制对于击穿的抗力的劣化。
在上述实施例中，虽然采用氧化硅(Al2O3)膜作为位于浮栅电极14和控制栅电极16之间的高介电膜25的例子，但本发明不限于此。例如，通过使用具有高介电常数的金属氧化物、铝酸盐膜(MAlOx，M：金属元素，x：氧含量)，硅酸盐膜(MSiOx，M：金属元素，x：氧含量)，诸如HfO2、ZrO2和CeO2的过渡元素的氧化物和诸如Ln2O3的金属氧化物，可以得到相同的效果。并且，如果电极间介电膜由氧化铝和氧化铪的层叠层形成，那么在低温下由氧原子解决氧化铝膜中的诸如氧亏缺的缺陷，并由此得到具有较低的漏电流的结构。
(第五实施例)
图16是表示根据本发明的第五实施例的非易失性半导体存储器件的示意结构的断面图。
在第五实施例中，在p型硅衬底11上形成用于器件隔离的氧化硅膜12。在硅衬底11的表面上，通过磷离子注入形成n型源/漏扩散层18。在硅衬底11的表面上，形成具有由保持在氧化硅膜13b和13c之间的氮化硅膜13a形成的层叠结构的隧道绝缘膜(第一栅绝缘膜)13。在隧道绝缘膜13上形成用作浮栅电极14的多晶硅膜。
在浮栅电极14上，形成用作第二栅绝缘膜的电极间绝缘膜35。电极间绝缘膜35具有由保持在氧化硅膜35b和35c之间的氮化硅膜35a形成的层叠结构。在电极间绝缘膜35上形成用作控制栅电极16的多晶硅膜。并且，在栅电极14和16的侧壁上形成氧化硅膜17。
特别地，电极间绝缘膜以与隧道绝缘膜13相同的方式具有在氧化硅膜35b和35c之间保持氮化硅膜35a的结构。存储器件的其它部分与图1中的器件的结构相同。通过直接氮化浮栅电极14，得到氮化硅膜35a。通过在高温下进行氮化，使氮包含三配位键。
根据以上结构，保持在浮栅电极14和控制栅电极16之间的电极间绝缘膜35也具有如图3所示的绝缘膜结构。该结构进一步改善器件的可靠性，同时降低器件的驱动电压。
(第六实施例)
图17A-17D是表示根据本发明的第六实施例的非易失性半导体存储器件的制造步骤的断面图。分别由相同的附图标记表示与图1相同的构件，并省略进行其进行详细解释。
形成用作浮栅电极14的多晶硅膜之前的步骤与图13A-13E中所示的各步骤相同。
然后，如图17A所示，通过在900℃的温度和50Torr(67Pa)的压力下使用等离子氮化等，在用作浮栅电极14的多晶硅膜上形成厚度为4nm的氮化硅膜35a。然后，将氮化硅膜35a暴露于例如氧气气氛，以将氧原子引入膜中。由此，如图17B所示，形成由保持在氧化硅膜35b和35c之间的氮化硅膜35a形成的电极间绝缘膜(第二栅绝缘膜)35。
然后，如图17C所示，在电极间绝缘膜35上淀积厚度为200nm的磷掺杂n型多晶硅膜作为控制栅电极16。
然后，虽然未在实施例中示出，但用所使用的抗蚀剂掩模进行构图，然后通过反应离子蚀刻蚀刻多晶硅膜16和14、隧道绝缘膜13和层间绝缘膜35，以形成栅电极部分。然后，在去除抗蚀剂掩模后，为了从加工损伤中恢复，在氧化气氛中对结构进行热处理，并形成约3nm的后氧化物膜17。
然后，例如，将3×1015cm-2的磷离子注入整个表面中，并在1000℃的温度下对结构进行热处理，时间为20秒，以扩散和激活硅衬底11中的磷。由此，形成用作源/漏区的扩散层18。通过以上各步骤，得到图17D中所示的结构。
对于以上步骤的后续步骤不进行特别说明。以与第三实施例相同的方式，通过CVD淀积氧化硅膜，并然后在氧化硅膜中设置接触孔。然后，形成铝膜，并通过对铝膜进行构图形成电极。然后，在氮气氛中对结构进行热处理。
在形成保持在浮栅电极14和控制栅电极16之间的电极间绝缘膜35的步骤中，作为形成包含三配位氮键的氮化硅膜的方法的例子，解释了使用氮等离子进行直接氮化的方法。但是，本实施例不限于此，如第三实施例中解释的那样，可以使用各种变更方式。
并且，作为形成氮化硅膜后进行氧化的例子，解释了使用氧气(O2)进行氧化的情况。但是，本实施例不限于此，如第三实施例中解释的那样，可以使用各种变更方式。并且，优选在900℃或更高的温度下进行氧化，以改善待形成的氧化硅膜的质量。
(第七实施例)
图18A-18E是表示根据本发明的第七实施例的非易失性半导体存储器件的制造步骤的断面图。分别由相同的附图标记表示与图1相同的构件，并省略进行其进行详细解释。
在图7A-7D中，在形成氮化硅膜后，将结构暴露于诸如氧气的氧化气体中，并由此形成氧化硅膜，以在其间保持氮化硅膜。但是，由于氮化硅膜具有三配位键，因此氮化硅膜的表面具有较低的氧化速度。
为了解决这个问题，在第七实施例中，在如图18A中所示形成氮化硅膜13a后，如图18B所示在其上淀积硅膜13d。然后，如图18C所示，将结构暴露于诸如氧气的氧化气体中，由此氧化氧化硅膜13d，并形成氧化硅膜13c。同时，氧化剂穿过氮化硅膜13a，并且，在在衬底11和氮化硅膜13a之间保持的区域中形成氧化硅膜13b。由此，形成具有在氧化硅膜13b和13c之间保持氮化硅膜13a的结构的隧道绝缘膜(第一栅绝缘膜)13。然后，在其上淀积多晶硅膜，以形成浮栅电极14。
通过采用以上过程，可以通过待淀积的硅膜13d的厚度控制氮化硅膜13a上的氧化硅膜13c的厚度。在氮化硅膜13a上形成的硅膜13d可以为非晶硅膜、多晶硅膜和单晶硅膜中的任意一种。为了在氮化硅膜的表面上进行均匀淀积，优选非晶硅膜。
虽然硅膜13d可以为多晶硅膜，但是，其硅晶粒具有不同的表面取向。因此，如果氧化的量不充分，那么存在如图19所示的硅粒子24保留在氧化硅膜13c中的情况。虽然一般不希望硅粒子24保留，但可以正面地利用这种现象，并形成诸如存储硅粒子24中的电荷的利用这些粒子的效果的半导体存储器件。
并且，如果通过使用例如硅烷(SiH4)气体和二氯硅烷(SiH2Cl2)气体在700℃的高温下淀积硅膜，那么淀积的硅膜是单晶硅膜。由于单晶硅膜得到均匀氧化，因此，可以形成高质量的氧化硅膜13c。
(变更方式)
本发明不限于上述各实施例。虽然在各实施例中使用硅作为衬底，但可以使用其它半导体的衬底。并且，如果使用单层膜作为第二栅绝缘膜，那么优选使用介电常数比氧化硅膜高的绝缘体，以提高与控制栅电极和浮栅电极的耦合比。例如，优选使用金属氧化物、金属硅酸盐膜或金属铝酸盐膜作为绝缘体。
并且，在第一栅绝缘膜的形成过程中在衬底上形成氮化硅膜的方法不必限于等离子氮化。可以使用任何可通过直接氮化衬底形成氮化硅膜的方法。虽然可以根据需要改变氮化温度和氮化压力，但优选将它们设置为至少800℃的温度和至少13Pa的压力，以得到三配位氮键，并为膜的表面提供凸出部分和凹进部分。并且，在氮化硅膜形成后的氧化物膜的形成温度优选为900℃或更高，以得到高质量的氧化硅膜。
并且，浮栅电极和控制栅电极的材料不必限于多晶硅，可以使用其它导电材料。但是，如果以与第五和第六实施例中的第一栅绝缘膜相同的方式构造第二栅绝缘膜，那么要求浮栅电极由硅形成。
本领域技术人员很容易想到其它优点和变更方式。因此，更宽方面的本发明不限于这里给出和说明的特定细节和典型的实施例。因此，在不背离由所附的权利要求书和它们的等同物规定的一般发明概念的精神或范围的情况下，可以进行各种修改。

Claims (21)

1.一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
第一导电类型的半导体衬底；
栅元件，该栅元件在所述半导体衬底上形成并包含：
选择性地在所述半导体衬底的主面上形成的第一栅绝缘膜，所述第一栅绝缘膜形成包含氮化硅膜和氧化硅膜的三层结构，所述氮化硅膜夹在所述氧化硅膜之间，所述氮化硅膜包含三配位氮键；
在所述第一栅绝缘膜上形成的浮栅电极；
在所述浮栅电极上形成的第二栅绝缘膜；和
在所述第二栅绝缘膜上形成的控制栅电极；和
第二导电类型的源区和漏区，所述源区和漏区在所述衬底的所述主面中形成，所述栅元件被设置在所述源区和漏区之间。
2.根据权利要求1的非易失性半导体存储器件，其中，所述半导体衬底是硅衬底。
3.根据权利要求1的非易失性半导体存储器件，其中，所述第一栅绝缘膜中的所述氮化硅膜在其表面上具有凸出部分和凹进部分并沿面内方向连续形成，且所述凸出部分和所述凹进部分之间的差的平均值被设为0.14nm或更大。
4.根据权利要求1的非易失性半导体存储器件，其中，所述第二栅绝缘膜由介电常数比所述氧化硅膜大的绝缘膜形成。
5.根据权利要求4的非易失性半导体存储器件，其中，所述第二栅绝缘膜由金属氧化物膜、金属硅酸盐膜和金属铝酸盐膜中的一种形成。
6.一种非易失性半导体存储器件，该非易失性半导体存储器件包括：
第一导电类型的半导体衬底；
栅元件，该栅元件在所述半导体衬底上形成并包含：
选择性地所述半导体衬底的主面上形成的第一栅绝缘膜，所述第一栅绝缘膜形成包含氮化硅膜和氧化硅膜的三层结构，所述氮化硅膜夹在所述氧化硅膜之间，所述氮化硅膜包含三配位氮键；
在所述第一栅绝缘膜的一部分上形成的浮栅电极；
在所述浮栅电极上形成的第二栅绝缘膜，所述第二栅绝缘膜形成包含氮化硅膜和氧化硅膜的三层结构，所述氮化硅膜夹在所述氧化硅膜之间，所述氮化硅膜包含三配位氮键；和
在所述第二栅绝缘膜上形成的控制栅电极；和
第二导电类型的源区和漏区，该源区和漏区在所述衬底的所述主面中形成，所述栅元件被设置在所述源区和漏区之间。
7.根据权利要求6的非易失性半导体存储器件，其中，所述半导体衬底是硅衬底。
8.根据权利要求6的非易失性半导体存储器件，其中，所述第一栅绝缘膜中的所述氮化硅膜在其表面上具有凸出部分和凹进部分并沿面内方向连续形成，且所述凸出部分和所述凹进部分之间的差的平均值被设为0.14nm或更大。
9.根据权利要求6的非易失性半导体存储器件，其中，所述第二栅绝缘膜由介电常数比所述氧化硅膜大的绝缘膜形成。
10.根据权利要求9的非易失性半导体存储器件，其中，所述第二栅绝缘膜由金属氧化物膜、金属硅酸盐膜和金属铝酸盐膜中的一种形成。
11.一种非易失性半导体存储器件的制造方法，包括以下步骤：
通过直接氮化第一导电类型的硅衬底的主面形成氮化硅膜，然后在氧化气氛中加热所述衬底，以形成多个氧化硅膜，一个位于所述氮化硅膜和所述衬底之间的界面中，另一个位于所述氮化硅膜上，所述多个氧化硅膜和所述氮化硅膜形成第一栅绝缘膜；
在所述第一栅绝缘膜上形成浮栅电极；
在所述浮栅电极上形成第二栅绝缘膜；
在所述第二栅绝缘膜上形成控制栅电极；以及
在所述衬底的所述主面中形成第二导电类型的源区和漏区，在所述源区和漏区之间设置所述第一栅绝缘膜。
12.根据权利要求11的方法，其中，形成氮化硅膜的步骤包含通过等离子氮化直接氮化所述衬底的所述主面。
13.根据权利要求12的方法，其中，形成所述氮化硅膜的步骤包含将在通过等离子氮化氮化所述衬底时加热所述衬底的温度设置为800℃或更高。
14.根据权利要求12的方法，其中，形成所述氮化硅膜的步骤包含将通过等离子氮化氮化所述衬底的气压设置为13Pa或更高。
15.根据权利要求11的方法，其中，形成所述氮化硅膜的步骤包含将在氧化所述氮化硅膜时加热所述衬底的温度设置为900℃或更高。
16.一种非易失性半导体存储器件的制造方法，包括以下步骤：
通过直接氮化第一导电类型的硅衬底的主面形成氮化硅膜，然后在所述氮化硅膜上形成硅膜，然后在氧化气氛中加热所述衬底，以氧化所述硅膜并形成第一氧化硅膜，并在所述氮化硅膜和所述衬底之间的界面中形成第二氧化硅膜，所述氮化硅膜、所述第一氧化硅膜和所述第二氧化硅膜形成第一栅绝缘膜；
在所述第一栅绝缘膜上形成浮栅电极；
在所述浮栅电极上形成第二栅绝缘膜；
在所述第二栅绝缘膜上形成控制栅电极；以及
在所述衬底的所述主面中形成第二导电类型的源区和漏区，在所述源区和漏区之间设置所述第一栅绝缘膜。
17.根据权利要求16的方法，其中，形成氮化硅膜的步骤包含通过等离子氮化直接氮化所述衬底的所述主面。
18.根据权利要求17的方法，其中，形成所述氮化硅膜的步骤包含将在通过等离子氮化氮化所述衬底时加热所述衬底的温度设置为800℃或更高。
19.根据权利要求17的方法，其中，形成所述氮化硅膜的步骤包含将通过等离子氮化氮化硅所述衬底的气压设置为13Pa或更高。
20.根据权利要求16的方法，其中，形成所述氮化硅膜的步骤包含将在氧化所述氮化硅膜时加热所述衬底的温度设置为900℃或更高。
21.一种非易失性半导体存储器件的制造方法，包括以下步骤：
通过直接氮化第一导电类型的硅衬底的主面形成第一氮化硅膜，然后在氧化气氛中加热所述衬底，以形成多个第一氧化硅膜，一个位于所述第一氮化硅膜和所述衬底之间的界面中，另一个位于所述第一氮化硅膜上，所述第一氮化硅膜和所述多个第一氧化硅膜形成第一栅绝缘膜；
在所述第一栅绝缘膜上形成由多晶硅膜形成的浮栅电极；
通过直接氮化所述浮栅电极的表面形成第二氮化硅膜，然后在氧化气氛中加热所述衬底，以形成多个第二氧化硅膜，一个位于所述第二氮化硅膜和所述浮栅电极之间的界面中，另一个位于所述第二氮化硅膜上，所述第二氮化硅膜和所述多个第二氧化硅膜形成第二栅绝缘膜；
在所述第二栅绝缘膜上形成控制栅电极；以及
在所述衬底的所述主面上形成第二导电类型的源区和漏区，在所述源区和漏区之间设置所述第一氮化硅膜。
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