JPH0536991A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0536991A JPH0536991A JP3214451A JP21445191A JPH0536991A JP H0536991 A JPH0536991 A JP H0536991A JP 3214451 A JP3214451 A JP 3214451A JP 21445191 A JP21445191 A JP 21445191A JP H0536991 A JPH0536991 A JP H0536991A
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- Japan
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- floating gate
- dielectric film
- silicon dioxide
- silicon
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Abstract
(57)【要約】
【目的】 浮遊ゲート型メモリトランジスタからなるメ
モリセルを有するＥＥＰＲＯＭ等の不揮発性の半導体記
憶装置において、半導体基板と浮遊ゲートとの間に大き
な容量性結合を与えることを可能としてメモリセルの電
気的特性を向上させるとともに、高集積化に伴う製造歩
留の低下も防止する。 【構成】 シリコン基板１０と浮遊ゲート２５との間の
第１誘電体膜２３を、二酸化シリコン膜１１、窒化シリ
コン膜１２及び二酸化シリコン膜１３をこの順番でシリ
コン基板１０上に積層した三層構造の複合誘電体膜で構
成する。
モリセルを有するＥＥＰＲＯＭ等の不揮発性の半導体記
憶装置において、半導体基板と浮遊ゲートとの間に大き
な容量性結合を与えることを可能としてメモリセルの電
気的特性を向上させるとともに、高集積化に伴う製造歩
留の低下も防止する。 【構成】 シリコン基板１０と浮遊ゲート２５との間の
第１誘電体膜２３を、二酸化シリコン膜１１、窒化シリ
コン膜１２及び二酸化シリコン膜１３をこの順番でシリ
コン基板１０上に積層した三層構造の複合誘電体膜で構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、浮遊ゲートと制御ゲートを有する浮遊ゲート型メ
モリトランジスタから構成されるメモリセルを有してい
て、電気的に書き込みが可能な不揮発性の半導体記憶装
置に関する。
特に、浮遊ゲートと制御ゲートを有する浮遊ゲート型メ
モリトランジスタから構成されるメモリセルを有してい
て、電気的に書き込みが可能な不揮発性の半導体記憶装
置に関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置は、記憶
情報の書き換えや読出しが高速であることから、従来の
磁気記憶装置に代わる不揮発性記憶媒体として急激な発
展を遂げようとしている。特に、電気的に書込み可能な
ＥＰＲＯＭや一括消去可能ないわゆるフラッシュ型ＥＥ
ＰＲＯＭは、大容量化が可能なことや、データ保持特性
が優れていること等から、次世代の不揮発性記憶装置と
して特に期待されている。フラッシュ型ＥＥＰＲＯＭに
ついては、例えば、"Digest of Technical PaperSymp.
VLSI Technology" 1988、PP31〜32において述べられて
いる。
情報の書き換えや読出しが高速であることから、従来の
磁気記憶装置に代わる不揮発性記憶媒体として急激な発
展を遂げようとしている。特に、電気的に書込み可能な
ＥＰＲＯＭや一括消去可能ないわゆるフラッシュ型ＥＥ
ＰＲＯＭは、大容量化が可能なことや、データ保持特性
が優れていること等から、次世代の不揮発性記憶装置と
して特に期待されている。フラッシュ型ＥＥＰＲＯＭに
ついては、例えば、"Digest of Technical PaperSymp.
VLSI Technology" 1988、PP31〜32において述べられて
いる。
【０００３】フラッシュ型ＥＥＰＲＯＭのメモリセル
は、１セルあたり、主として１つの浮遊ゲート型メモリ
トランジスタから構成され、通常、第１導電型の半導体
基板上に第１誘電体膜を介して浮遊ゲートが設けられ、
この浮遊ゲートの上に第２の誘電体膜を介して制御ゲー
トが設けられている。また、半導体基板の表面領域に
は、浮遊ゲート及び制御ゲートにより離間される形で、
第２導電型のソース／ドレイン拡散層がそれぞれ形成さ
れている。この浮遊ゲート型メモリトランジスタへの情
報の書込み、消去及び読出し動作は、ソース／ドレイン
拡散層及び制御ゲートへの所定の電圧印加により行われ
る。
は、１セルあたり、主として１つの浮遊ゲート型メモリ
トランジスタから構成され、通常、第１導電型の半導体
基板上に第１誘電体膜を介して浮遊ゲートが設けられ、
この浮遊ゲートの上に第２の誘電体膜を介して制御ゲー
トが設けられている。また、半導体基板の表面領域に
は、浮遊ゲート及び制御ゲートにより離間される形で、
第２導電型のソース／ドレイン拡散層がそれぞれ形成さ
れている。この浮遊ゲート型メモリトランジスタへの情
報の書込み、消去及び読出し動作は、ソース／ドレイン
拡散層及び制御ゲートへの所定の電圧印加により行われ
る。
【０００４】上述した浮遊ゲート型メモリトランジスタ
の電気的特性、例えば、書き込み時の電荷注入効率や読
み出し時のデータ遅延時間は、通常の半導体集積回路装
置で用いられるＭＯＳ型電界効果トランジスタと同様、
各部のスケーリング、すなわち、チャネル長の縮小やゲ
ート誘電体膜の薄膜化又はそれと同様の効果をもたらす
ゲート誘電体膜の高誘電率化によって、向上が期待でき
る。
の電気的特性、例えば、書き込み時の電荷注入効率や読
み出し時のデータ遅延時間は、通常の半導体集積回路装
置で用いられるＭＯＳ型電界効果トランジスタと同様、
各部のスケーリング、すなわち、チャネル長の縮小やゲ
ート誘電体膜の薄膜化又はそれと同様の効果をもたらす
ゲート誘電体膜の高誘電率化によって、向上が期待でき
る。
【０００５】ところで、浮遊ゲート型メモリトランジス
タの上述した第１及び第２誘電膜には、従来、一般的
に、二酸化シリコン膜が用いられてきたが、例えば上述
した電気的特性を損なうことなく、微細化による大容量
化を図っていくためには、誘電体膜として、二酸化シリ
コンよりも誘電率が高く、しかも、膜質が緻密であるこ
とからゲート間短絡による製造歩留の低下を防止するこ
とが可能となる窒化シリコンを含んだ膜を用いることが
望ましい。この改善された浮遊ゲート型メモリトランジ
スタとしては、例えば、"Technical Digest" 1987、IE
DM、pp 556〜559において、上述した第２誘電体膜に、
二酸化シリコン−窒化シリコン−二酸化シリコンの三層
膜を用いた例が報告されている。
タの上述した第１及び第２誘電膜には、従来、一般的
に、二酸化シリコン膜が用いられてきたが、例えば上述
した電気的特性を損なうことなく、微細化による大容量
化を図っていくためには、誘電体膜として、二酸化シリ
コンよりも誘電率が高く、しかも、膜質が緻密であるこ
とからゲート間短絡による製造歩留の低下を防止するこ
とが可能となる窒化シリコンを含んだ膜を用いることが
望ましい。この改善された浮遊ゲート型メモリトランジ
スタとしては、例えば、"Technical Digest" 1987、IE
DM、pp 556〜559において、上述した第２誘電体膜に、
二酸化シリコン−窒化シリコン−二酸化シリコンの三層
膜を用いた例が報告されている。
【０００６】また、浮遊ゲートを持たないＭＯＳ型電界
効果トランジスタにおいては、例えば、"Digest of Tec
hnical Paper Symp. VLSI Technology" 1990、 pp131〜
132に、ゲート誘電体膜として、二酸化シリコン−窒化
シリコン−二酸化シリコンの三層膜を用い、Ｎチャンネ
ルＭＯＳ型電界効果トランジスタのチャネル移動度を向
上した例が報告されている。
効果トランジスタにおいては、例えば、"Digest of Tec
hnical Paper Symp. VLSI Technology" 1990、 pp131〜
132に、ゲート誘電体膜として、二酸化シリコン−窒化
シリコン−二酸化シリコンの三層膜を用い、Ｎチャンネ
ルＭＯＳ型電界効果トランジスタのチャネル移動度を向
上した例が報告されている。
【０００７】
【発明が解決しようとする課題】ところが、浮遊ゲート
型メモリトランジスタにおける上述した第１誘電体膜に
ついては、その部分における電気的特性の向上や、高集
積化による歩留低下を防止することが必要であるにもか
かわらず、依然として、従来通りの二酸化シリコン膜が
用いられていた。
型メモリトランジスタにおける上述した第１誘電体膜に
ついては、その部分における電気的特性の向上や、高集
積化による歩留低下を防止することが必要であるにもか
かわらず、依然として、従来通りの二酸化シリコン膜が
用いられていた。
【０００８】このため、書き込み時や消去時の低電圧化
及び高速化の要望から、この第１誘電体膜を２００Å以
下にまで薄膜化するには、欠陥率増大による歩留の著し
い低下があり、高集積・高性能化を図っていくうえで大
きな障害となっていた。
及び高速化の要望から、この第１誘電体膜を２００Å以
下にまで薄膜化するには、欠陥率増大による歩留の著し
い低下があり、高集積・高性能化を図っていくうえで大
きな障害となっていた。
【０００９】そこで、本発明の目的は、浮遊ゲート型メ
モリトランジスタ等の微細化に伴う上述した問題点を解
決し、高集積・高性能な不揮発性の半導体記憶装置を提
供することである。
モリトランジスタ等の微細化に伴う上述した問題点を解
決し、高集積・高性能な不揮発性の半導体記憶装置を提
供することである。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体基板上に形成された第１の
誘電体膜と、この第１の誘電体膜の上に形成された浮遊
ゲートと、この浮遊ゲートの上に形成された第２の誘電
体膜と、この第２の誘電体膜の上に形成された制御ゲー
トとを有する半導体記憶装置において、前記第１の誘電
体膜が、窒化シリコン膜と二酸化シリコン膜を含む複合
誘電体膜で構成している。
ために、本発明では、半導体基板上に形成された第１の
誘電体膜と、この第１の誘電体膜の上に形成された浮遊
ゲートと、この浮遊ゲートの上に形成された第２の誘電
体膜と、この第２の誘電体膜の上に形成された制御ゲー
トとを有する半導体記憶装置において、前記第１の誘電
体膜が、窒化シリコン膜と二酸化シリコン膜を含む複合
誘電体膜で構成している。
【００１１】その場合、前記第１の誘電体膜は、前記半
導体基板の上に形成された第１の二酸化シリコン膜と、
この第１の二酸化シリコン膜の上に形成された窒化シリ
コン膜と、この窒化シリコン膜の上に形成された第２の
二酸化シリコン膜とからなるのが好ましい。
導体基板の上に形成された第１の二酸化シリコン膜と、
この第１の二酸化シリコン膜の上に形成された窒化シリ
コン膜と、この窒化シリコン膜の上に形成された第２の
二酸化シリコン膜とからなるのが好ましい。
【００１２】
【作用】本発明においては、浮遊ゲート型メモリトラン
ジスタ等の浮遊ゲートと半導体基板間に、二酸化シリコ
ン膜と窒化シリコン膜の複合膜を用いているので、二酸
化シリコンの単一膜を用いた場合と比較して、この第１
の誘電体膜の膜厚を薄くした場合でも、その欠陥率を著
しく低下させることができる。このため、浮遊ゲートと
半導体基板間に、従来よりも大きな容量性結合を与える
ことが可能となり、その結果として、メモリセルの書き
込み時や読み出し時における電気的特性の向上と製造歩
留りの向上とを同時に実現することが可能となる。
ジスタ等の浮遊ゲートと半導体基板間に、二酸化シリコ
ン膜と窒化シリコン膜の複合膜を用いているので、二酸
化シリコンの単一膜を用いた場合と比較して、この第１
の誘電体膜の膜厚を薄くした場合でも、その欠陥率を著
しく低下させることができる。このため、浮遊ゲートと
半導体基板間に、従来よりも大きな容量性結合を与える
ことが可能となり、その結果として、メモリセルの書き
込み時や読み出し時における電気的特性の向上と製造歩
留りの向上とを同時に実現することが可能となる。
【００１３】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１４】まず、図２に不揮発性メモリセルに用いら
れる本発明の一実施例による浮遊ゲート型メモリトラン
ジスタの構成を示す。
れる本発明の一実施例による浮遊ゲート型メモリトラン
ジスタの構成を示す。
【００１５】同図に示すように、本実施例による浮遊ゲ
ート型メモリトランジスタにおいては、ｐ型Ｓｉ基板１
０の表面に、二酸化シリコン（ＳｉＯ2 ）膜で構成され
るフィールド絶縁膜２４が選択的に形成され、これによ
り素子間分離が行われている。そして、このフィールド
絶縁膜２４で囲まれた活性領域の表面に、第１誘電体膜
２３が形成されている。この第１誘電体膜２３の組成及
び構成については、後に図１を参照して詳細に説明す
る。
ート型メモリトランジスタにおいては、ｐ型Ｓｉ基板１
０の表面に、二酸化シリコン（ＳｉＯ2 ）膜で構成され
るフィールド絶縁膜２４が選択的に形成され、これによ
り素子間分離が行われている。そして、このフィールド
絶縁膜２４で囲まれた活性領域の表面に、第１誘電体膜
２３が形成されている。この第１誘電体膜２３の組成及
び構成については、後に図１を参照して詳細に説明す
る。
【００１６】この第１誘電体膜２３の上には、不揮発性
メモリセルの電荷蓄積部分となる浮遊ゲート２５が形成
されている。この浮遊ゲート２５は、例えばリン（Ｐ）
のような不純物がドープされた導電性の多結晶シリコン
から構成される。そして、この浮遊ゲート２５の上に、
第２誘電体膜２６が形成されさらに、その上に、制御ゲ
ート２７が形成されている。これらの第２誘電体膜２６
及び制御ゲート２７は、通常、それぞれ、複数の膜で構
成されているが、その構成については、後に図１を参照
して説明する。
メモリセルの電荷蓄積部分となる浮遊ゲート２５が形成
されている。この浮遊ゲート２５は、例えばリン（Ｐ）
のような不純物がドープされた導電性の多結晶シリコン
から構成される。そして、この浮遊ゲート２５の上に、
第２誘電体膜２６が形成されさらに、その上に、制御ゲ
ート２７が形成されている。これらの第２誘電体膜２６
及び制御ゲート２７は、通常、それぞれ、複数の膜で構
成されているが、その構成については、後に図１を参照
して説明する。
【００１７】また、ｐ型Ｓｉ基板１０の表面領域には、
浮遊ゲート２５及び制御ゲート２７により離間される形
で、例えば高濃度にヒ素（Ａｓ）をドープしたソース／
ドレイン拡散層２１、２２がそれぞれ形成されている。
浮遊ゲート２５及び制御ゲート２７により離間される形
で、例えば高濃度にヒ素（Ａｓ）をドープしたソース／
ドレイン拡散層２１、２２がそれぞれ形成されている。
【００１８】図１は、図２に示した浮遊ゲート型メモリ
トランジスタのゲート電極部の構成を示す要部拡大断面
図である。
トランジスタのゲート電極部の構成を示す要部拡大断面
図である。
【００１９】同図に示すように、本実施例による第１誘
電体膜２３は、以下に示す３種の誘電体膜から構成され
た複合誘電体膜である。すなわち、ｐ型Ｓｉ基板１０の
真上に、例えば８００〜１０００°Ｃの熱酸化により、
例えば１０〜４０Å程度に成長させた二酸化シリコン膜
１１を形成し、その上に、例えば減圧ＣＶＤ法により５
０〜１５０Å程度堆積させた窒化シリコン膜１２を、さ
らに、その上に、例えば８００〜１１００°Ｃの熱酸化
により１０〜４０Å程度に成長させた二酸化シリコン膜
１３を形成したものである。
電体膜２３は、以下に示す３種の誘電体膜から構成され
た複合誘電体膜である。すなわち、ｐ型Ｓｉ基板１０の
真上に、例えば８００〜１０００°Ｃの熱酸化により、
例えば１０〜４０Å程度に成長させた二酸化シリコン膜
１１を形成し、その上に、例えば減圧ＣＶＤ法により５
０〜１５０Å程度堆積させた窒化シリコン膜１２を、さ
らに、その上に、例えば８００〜１１００°Ｃの熱酸化
により１０〜４０Å程度に成長させた二酸化シリコン膜
１３を形成したものである。
【００２０】そして、この第１誘電体膜２３の上に、１
０００〜３０００Å程度の多結晶シリコンからなる浮遊
ゲート２５が形成されている。また、この浮遊ゲート２
５の上には、上述した第１誘電体膜２３と同様の構成
で、かつ、各誘電体膜１５、１６、１７の膜厚が、上述
した第１誘電体膜２３の各誘電体膜１１、１２、１３の
それぞれ２倍程度である第２誘電体膜２６が形成されて
いる。さらに、この第２誘電体膜２６の上に、図２では
簡単のために一層構造として示したが、実際には、例え
ばリン（Ｐ）をドープした１０００〜３０００Åの多結
晶シリコン膜１８と１０００〜３０００Åのタングステ
ンシリサイド膜１９との二層構造で構成される制御ゲー
ト２７が形成されている。
０００〜３０００Å程度の多結晶シリコンからなる浮遊
ゲート２５が形成されている。また、この浮遊ゲート２
５の上には、上述した第１誘電体膜２３と同様の構成
で、かつ、各誘電体膜１５、１６、１７の膜厚が、上述
した第１誘電体膜２３の各誘電体膜１１、１２、１３の
それぞれ２倍程度である第２誘電体膜２６が形成されて
いる。さらに、この第２誘電体膜２６の上に、図２では
簡単のために一層構造として示したが、実際には、例え
ばリン（Ｐ）をドープした１０００〜３０００Åの多結
晶シリコン膜１８と１０００〜３０００Åのタングステ
ンシリサイド膜１９との二層構造で構成される制御ゲー
ト２７が形成されている。
【００２１】以上のように構成した本実施例の浮遊ゲー
ト型メモリトランジスタによれば、浮遊ゲート２５とｐ
型Ｓｉ基板１０との間の第１誘電体膜２３に、窒化シリ
コン膜１２のような誘電率が高くかつ緻密な膜を含む複
合誘電体膜を用いているため、浮遊ゲート型メモリトラ
ンジスタの電気的特性、例えば、書き込み時の電荷注入
効率や読み出し時のデータ遅延時間等を大幅に改善する
ことが可能となり、同時に、高集積化に伴う薄膜化等の
際の製造歩留の低下を防止することも可能となる。
ト型メモリトランジスタによれば、浮遊ゲート２５とｐ
型Ｓｉ基板１０との間の第１誘電体膜２３に、窒化シリ
コン膜１２のような誘電率が高くかつ緻密な膜を含む複
合誘電体膜を用いているため、浮遊ゲート型メモリトラ
ンジスタの電気的特性、例えば、書き込み時の電荷注入
効率や読み出し時のデータ遅延時間等を大幅に改善する
ことが可能となり、同時に、高集積化に伴う薄膜化等の
際の製造歩留の低下を防止することも可能となる。
【００２２】以上、本発明を一実施例につき説明した
が、本発明は、上述の実施例に限定されるものではな
い。
が、本発明は、上述の実施例に限定されるものではな
い。
【００２３】例えば、上述の実施例においては、第１誘
電体膜２３として、二酸化シリコン膜１１、窒化シリコ
ン膜１２及び二酸化シリコン膜１３からなる三層構造の
複合誘電体膜を用いたが、この第１誘電体膜２３は必ず
しも三層構造である必要はなく、例えば、窒化シリコン
膜と二酸化シリコン膜からなる二層構造であっても良
い。
電体膜２３として、二酸化シリコン膜１１、窒化シリコ
ン膜１２及び二酸化シリコン膜１３からなる三層構造の
複合誘電体膜を用いたが、この第１誘電体膜２３は必ず
しも三層構造である必要はなく、例えば、窒化シリコン
膜と二酸化シリコン膜からなる二層構造であっても良
い。
【００２４】また、上述の実施例においては、第２誘電
体膜としても、二酸化シリコン膜１５、窒化シリコン膜
１６及び二酸化シリコン膜１７からなる三層構造の複合
誘電体膜２６を用いたが、この第２誘電体膜２６として
は、種々の構造のものを用いることができ、例えば、や
はり、二酸化シリコン膜と窒化シリコン膜の二層構造の
ものを用いることもできる。
体膜としても、二酸化シリコン膜１５、窒化シリコン膜
１６及び二酸化シリコン膜１７からなる三層構造の複合
誘電体膜２６を用いたが、この第２誘電体膜２６として
は、種々の構造のものを用いることができ、例えば、や
はり、二酸化シリコン膜と窒化シリコン膜の二層構造の
ものを用いることもできる。
【００２５】さらに、上述の実施例においては、浮遊ゲ
ート型メモリトランジスタとして、浮遊ゲート２５と制
御ゲート２７とが互いに自己整合的な位置に形成された
構造を用いているが、これら浮遊ゲート２５と制御ゲー
ト２７は必ずしもこのような位置関係に配置される必要
はなく、例えば、制御ゲート２７が、浮遊ゲート２５の
側部をも含めてオーバーラップする形の構造を用いるこ
とも可能である。
ート型メモリトランジスタとして、浮遊ゲート２５と制
御ゲート２７とが互いに自己整合的な位置に形成された
構造を用いているが、これら浮遊ゲート２５と制御ゲー
ト２７は必ずしもこのような位置関係に配置される必要
はなく、例えば、制御ゲート２７が、浮遊ゲート２５の
側部をも含めてオーバーラップする形の構造を用いるこ
とも可能である。
【００２６】
【発明の効果】本発明によれば、浮遊ゲート型メモリト
ランジスタ等の不揮発性の半導体記憶装置において、浮
遊ゲートと半導体基板間に、従来よりも大きな容量性結
合を与えることが可能となり、その結果として、メモリ
セルの書き込み、読出し時等における電気的特性を向上
できるばかりでなく、高集積化に伴う製造歩留の低下を
防止することが可能となる。
ランジスタ等の不揮発性の半導体記憶装置において、浮
遊ゲートと半導体基板間に、従来よりも大きな容量性結
合を与えることが可能となり、その結果として、メモリ
セルの書き込み、読出し時等における電気的特性を向上
できるばかりでなく、高集積化に伴う製造歩留の低下を
防止することが可能となる。
【図１】本発明の一実施例により構成された浮遊ゲート
型メモリトランジスタのゲート電極部分の要部拡大断面
図である。
型メモリトランジスタのゲート電極部分の要部拡大断面
図である。
【図２】本発明の一実施例により構成された浮遊ゲート
型メモリトランジスタの断面図である。
型メモリトランジスタの断面図である。
１０ シリコン基板
１１ 二酸化シリコン膜
１２ 窒化シリコン膜
１３ 二酸化シリコン膜
１５ 二酸化シリコン膜
１６ 窒化シリコン膜
１７ 二酸化シリコン膜
１８ 多結晶シリコン膜
１９ タングステンシリサイド膜
２１、２２ ソース／ドレイン拡散層
２３ 第１誘電体膜
２４ フィールド酸化膜
２５ 浮遊ゲート
２６ 第２誘電体膜
２７ 制御ゲート
Claims (2)
- 【請求項１】 半導体基板上に形成された第１の誘電体
膜と、この第１の誘電体膜の上に形成された浮遊ゲート
と、この浮遊ゲートの上に形成された第２の誘電体膜
と、この第２の誘電体膜の上に形成された制御ゲートと
を有する半導体記憶装置において、 前記第１の誘電体膜が、窒化シリコン膜と二酸化シリコ
ン膜を含む複合誘電体膜であることを特徴とする半導体
記憶装置。 - 【請求項２】 前記第１の誘電体膜が、前記半導体基板
の上に形成された第１の二酸化シリコン膜と、この第１
の二酸化シリコン膜の上に形成された窒化シリコン膜
と、この窒化シリコン膜の上に形成された第２の二酸化
シリコン膜とからなることを特徴とする請求項１に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214451A JPH0536991A (ja) | 1991-07-31 | 1991-07-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214451A JPH0536991A (ja) | 1991-07-31 | 1991-07-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536991A true JPH0536991A (ja) | 1993-02-12 |
Family
ID=16655980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214451A Withdrawn JPH0536991A (ja) | 1991-07-31 | 1991-07-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536991A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1276148A2 (en) * | 2001-06-26 | 2003-01-15 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2004134796A (ja) * | 2002-10-14 | 2004-04-30 | Samsung Electronics Co Ltd | 非揮発性ｓｏｎｓｎｏｓメモリ |
| JP2004259986A (ja) * | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
| JP2006216215A (ja) * | 2005-01-27 | 2006-08-17 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
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