JP2776599B2 - Ｍｏｓ型ｄｒａｍ装置 - Google Patents
Ｍｏｓ型ｄｒａｍ装置Info
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- JP2776599B2 JP2776599B2 JP2016840A JP1684090A JP2776599B2 JP 2776599 B2 JP2776599 B2 JP 2776599B2 JP 2016840 A JP2016840 A JP 2016840A JP 1684090 A JP1684090 A JP 1684090A JP 2776599 B2 JP2776599 B2 JP 2776599B2
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- Japan
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- insulating film
- memory cell
- word line
- mos
- access transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSトランジスタを使用したダイナミック
半導体記憶装置（MOS型DRAM装置）に関する。
半導体記憶装置（MOS型DRAM装置）に関する。
従来のMOS型DRAM装置は、メモリセルのアクセストラ
ンジスタと、メモリ装置の周辺回路を形成するMOSトラ
ンジスタは、同一の工程で形成され、ゲート酸化膜厚も
同じになっていた。また、ワード線をメモリ装置を動作
させる電源電圧以上に昇圧し、メモリ装置の高速化，電
源電圧マージン幅の拡大をはかる場合は、その電圧に対
し、十分な絶縁強度をもつ比較的厚いゲート酸化膜厚が
選択されていた。
ンジスタと、メモリ装置の周辺回路を形成するMOSトラ
ンジスタは、同一の工程で形成され、ゲート酸化膜厚も
同じになっていた。また、ワード線をメモリ装置を動作
させる電源電圧以上に昇圧し、メモリ装置の高速化，電
源電圧マージン幅の拡大をはかる場合は、その電圧に対
し、十分な絶縁強度をもつ比較的厚いゲート酸化膜厚が
選択されていた。
上述した従来のMOS型DRAM装置は、周辺回路を形成す
るMOSトランジスタのゲート酸化膜厚の薄膜化がむずか
しいため、個別のMOSトランジスタの性能を上げて高速
化することができない。ワード線の電源電圧以上への昇
圧を行わなければ、ゲート酸化膜厚の薄膜化は可能であ
るが、その際、同等のメモリ装置の動作マージンを保障
するためにはメモリセルのキャパシタの容量を大きくす
る必要がありメモリセルの面積増大を伴う。
るMOSトランジスタのゲート酸化膜厚の薄膜化がむずか
しいため、個別のMOSトランジスタの性能を上げて高速
化することができない。ワード線の電源電圧以上への昇
圧を行わなければ、ゲート酸化膜厚の薄膜化は可能であ
るが、その際、同等のメモリ装置の動作マージンを保障
するためにはメモリセルのキャパシタの容量を大きくす
る必要がありメモリセルの面積増大を伴う。
また、製造プロセス中でワード線が形成された後のプ
ロセス、たとえば、高ドーズイオン注入工程、プラズマ
エッチング工程、プラズマCVD工程，プラズマアッシン
グ工程で、ワード線がチャージアップしメモリセルのア
クセストランジスタのゲート酸化膜が損傷を受ける可能
性があるという欠点を有する。
ロセス、たとえば、高ドーズイオン注入工程、プラズマ
エッチング工程、プラズマCVD工程，プラズマアッシン
グ工程で、ワード線がチャージアップしメモリセルのア
クセストランジスタのゲート酸化膜が損傷を受ける可能
性があるという欠点を有する。
さらに、メモリ容量が増大するに従い、薄いゲート酸
化膜厚では、欠陥密度の制御がむずかしく十分な信頼性
の保障ができないという欠点がある。
化膜厚では、欠陥密度の制御がむずかしく十分な信頼性
の保障ができないという欠点がある。
本発明のMOS型DRAMは、記憶情報蓄積用のキャパシタ
とディジット線間に挿入されたアクセス・トランジスタ
を含むメモリセル及び前記メモリセルを駆動する周辺回
路が同一半導体基板に集積されてなるMOS型DRAM装置に
おいて、前記アクセス・トランジスタとゲート絶縁膜は
前記周辺回路を構成するMOSトランジスタのゲート絶縁
膜より厚く、前記アクセス・トランジスタのゲート電極
はワード線に接続され、前記ワード線は素子分離領域に
囲まれ前記半導体基板表面に設けられた基板と反対導電
型の拡散領域上にある前記アクセス・トランジスタのゲ
ート絶縁膜よりも薄い絶縁膜上に形成されることにより
保護用容量を形成し、電源電圧より高い電圧を前記ワー
ド線に印加する手段を有していることを特徴とする。
とディジット線間に挿入されたアクセス・トランジスタ
を含むメモリセル及び前記メモリセルを駆動する周辺回
路が同一半導体基板に集積されてなるMOS型DRAM装置に
おいて、前記アクセス・トランジスタとゲート絶縁膜は
前記周辺回路を構成するMOSトランジスタのゲート絶縁
膜より厚く、前記アクセス・トランジスタのゲート電極
はワード線に接続され、前記ワード線は素子分離領域に
囲まれ前記半導体基板表面に設けられた基板と反対導電
型の拡散領域上にある前記アクセス・トランジスタのゲ
ート絶縁膜よりも薄い絶縁膜上に形成されることにより
保護用容量を形成し、電源電圧より高い電圧を前記ワー
ド線に印加する手段を有していることを特徴とする。
第１図（ａ）は本発明の一実施例のメモリセル部の平
面レイアウト図、第１図（ｂ）及び（ｃ）はそれぞれ第
１図（ａ）のＡ−Ａ線及びＢ−Ｂ線相当部で切断した半
導体チップの断面図である。
面レイアウト図、第１図（ｂ）及び（ｃ）はそれぞれ第
１図（ａ）のＡ−Ａ線及びＢ−Ｂ線相当部で切断した半
導体チップの断面図である。
この実施例は、記憶情報蓄積用のキャパシタ（n+拡散
層4,容量絶縁膜6,容量電極７を有している。）とディジ
ット線14間に挿入されたアクセス・トランジスタ（n+拡
散層16−1,16−2,ゲート酸化膜9,ゲート電極（ワード線
11）を有している。）を含むメモリセル及び前述のメモ
リセルを駆動する周辺回路（図示しない）が同一半導体
基板１に集積されてなるMOS型DRAM装置において、前述
のアクセス・トランジスタのゲート酸化膜９は前述の周
辺回路を構成するMOSトランジスタ（図示しない）のゲ
ート酸化膜より厚く、前述のアクセス・トランジスタの
ゲート電極は素子分離領域３（フィード酸化膜）で囲ま
れた，半導体基板１表面部に設けられた基板と反対導電
型の拡散層（n+拡散層５）上に前述のアクセス・トラン
ジスタのゲート酸化膜９より薄いゲート酸化膜10を介し
て設けられた部分を有するワード線11に接続され、この
ワード線11は電源電圧より高い電圧を供給する外部端子
（図示しない）又はそのような昇圧回路（図示しない）
に接続されているというものである。
層4,容量絶縁膜6,容量電極７を有している。）とディジ
ット線14間に挿入されたアクセス・トランジスタ（n+拡
散層16−1,16−2,ゲート酸化膜9,ゲート電極（ワード線
11）を有している。）を含むメモリセル及び前述のメモ
リセルを駆動する周辺回路（図示しない）が同一半導体
基板１に集積されてなるMOS型DRAM装置において、前述
のアクセス・トランジスタのゲート酸化膜９は前述の周
辺回路を構成するMOSトランジスタ（図示しない）のゲ
ート酸化膜より厚く、前述のアクセス・トランジスタの
ゲート電極は素子分離領域３（フィード酸化膜）で囲ま
れた，半導体基板１表面部に設けられた基板と反対導電
型の拡散層（n+拡散層５）上に前述のアクセス・トラン
ジスタのゲート酸化膜９より薄いゲート酸化膜10を介し
て設けられた部分を有するワード線11に接続され、この
ワード線11は電源電圧より高い電圧を供給する外部端子
（図示しない）又はそのような昇圧回路（図示しない）
に接続されているというものである。
次に、この実施例の製造方法について述べる。
Ｐ型Siからなる半導体基板１の主表面にチャネルスト
ッパ2,素子分離領域３を形成後、メモリセルのチャージ
蓄積領域であるn+拡散層４を形成する。その際、メモリ
セル部から離れ、素子分離領域３に囲まれた領域にもn+
拡散層５が形成されている。容量絶縁膜６を介して容量
電極７が形成され、さらに、第１の層間絶縁膜８を形成
した後、ゲート絶縁膜9,10を介しワード電極11が形成さ
れている。ゲート絶縁膜は、メモリセル部を周辺回路部
より厚くするため、第１のゲート酸化後、アクセストラ
ンジスタ部以外のゲート酸化膜を除去し再び第２のゲー
ト酸化を行うことにより形成した。従って、メモリセル
部のゲート酸化膜９は厚く、それ以外の周辺回路を構成
するMOSトランジスタのゲート部，容量絶縁膜6,n+拡散
層５上の絶縁膜は薄いゲート酸化膜10となっている。
ッパ2,素子分離領域３を形成後、メモリセルのチャージ
蓄積領域であるn+拡散層４を形成する。その際、メモリ
セル部から離れ、素子分離領域３に囲まれた領域にもn+
拡散層５が形成されている。容量絶縁膜６を介して容量
電極７が形成され、さらに、第１の層間絶縁膜８を形成
した後、ゲート絶縁膜9,10を介しワード電極11が形成さ
れている。ゲート絶縁膜は、メモリセル部を周辺回路部
より厚くするため、第１のゲート酸化後、アクセストラ
ンジスタ部以外のゲート酸化膜を除去し再び第２のゲー
ト酸化を行うことにより形成した。従って、メモリセル
部のゲート酸化膜９は厚く、それ以外の周辺回路を構成
するMOSトランジスタのゲート部，容量絶縁膜6,n+拡散
層５上の絶縁膜は薄いゲート酸化膜10となっている。
次に、第２の層間絶縁膜12にコンタクトホール13を開
穴し、アルミニウム配線よりなるディジット線14が形成
されている。
穴し、アルミニウム配線よりなるディジット線14が形成
されている。
ワード電極11は、厚いゲート酸化膜９を持つメモリセ
ルのアクセス・トランジスタのゲート電極を兼ねるとと
もに、メモリセルの外側において素子分離領域に囲まれ
た独立な電位のn+拡散層領域５上に薄いゲート酸化膜10
を介して延在している。
ルのアクセス・トランジスタのゲート電極を兼ねるとと
もに、メモリセルの外側において素子分離領域に囲まれ
た独立な電位のn+拡散層領域５上に薄いゲート酸化膜10
を介して延在している。
また、本メモリセルはワード線に対し、電源電圧より
も高い電圧が印加される。
も高い電圧が印加される。
このように、本実施例は、ワード線に電源電圧以上の
電位を印加し、ゲート酸化膜厚を薄くし、高速化を達成
するにあたり、アクセス・トランジスタのゲート酸化膜
厚を周辺回路を形成するMOSトランジスタに対し、厚く
するというものである。
電位を印加し、ゲート酸化膜厚を薄くし、高速化を達成
するにあたり、アクセス・トランジスタのゲート酸化膜
厚を周辺回路を形成するMOSトランジスタに対し、厚く
するというものである。
周辺回路は比較的薄いゲート酸化膜のMOSトランジス
タを使用して構成できるので高速駆動信号を発生するこ
とが可能となる。又、電源電圧より高い電圧で駆動され
るワード線に接続されるアクセス・トランジスタのゲー
ト酸化膜は比較的厚いので十分な絶縁強度を確保でき
る。又、メモリセルのキャパシタの容量絶縁膜は比較的
薄い酸化膜であるから動作マージンを保障するため面積
を大きくする必要はない。
タを使用して構成できるので高速駆動信号を発生するこ
とが可能となる。又、電源電圧より高い電圧で駆動され
るワード線に接続されるアクセス・トランジスタのゲー
ト酸化膜は比較的厚いので十分な絶縁強度を確保でき
る。又、メモリセルのキャパシタの容量絶縁膜は比較的
薄い酸化膜であるから動作マージンを保障するため面積
を大きくする必要はない。
さらに、アクセス・トランジスタのゲート酸化膜が製
造プロセス中に損傷を受けないよう、ワード線の１部に
薄いゲート酸化膜より成るMOS容量（保護用容量）を接
続しているので歩留上もメリットがある。
造プロセス中に損傷を受けないよう、ワード線の１部に
薄いゲート酸化膜より成るMOS容量（保護用容量）を接
続しているので歩留上もメリットがある。
本実施例はメモリセル部のゲート絶縁膜の信頼性向上
を図ったものであるが、イントリンジック・ゲッタリン
グ処理基板を用いると半導体基板の表面に発生する酸素
析出物に起因する欠陥が減少するため、ゲート絶縁膜の
信頼性は一層向上する。またP-オンP+のエピタキシャル
基板を用いてもよい。
を図ったものであるが、イントリンジック・ゲッタリン
グ処理基板を用いると半導体基板の表面に発生する酸素
析出物に起因する欠陥が減少するため、ゲート絶縁膜の
信頼性は一層向上する。またP-オンP+のエピタキシャル
基板を用いてもよい。
本実施例では、Ｐ型の半導体基板にメモリセルを形成
した場合を示したが、Ｐ型ウェル内に形成してもよく、
さらに、Ｎ型基板又はＮ型ウェル内にＰチャネル型のア
クセス・トランジスタを形成してもよい。
した場合を示したが、Ｐ型ウェル内に形成してもよく、
さらに、Ｎ型基板又はＮ型ウェル内にＰチャネル型のア
クセス・トランジスタを形成してもよい。
以上説明したように本発明は、メモリセル部のアクセ
ス・トランジスタのゲート絶縁膜厚を周辺回路部のMOS
トランジスタのそれより厚くすることにより、ワード線
の電位を電源電圧より昇圧するにもかかわらず、高いゲ
ート破壊耐圧，すなわち高信頼性を保つことができる。
また、周辺回路部は、薄いゲート絶縁膜厚とすることに
より、高性能MOSトランジスタ使うことが可能となり、
高速デバイスの実現が可能となる。
ス・トランジスタのゲート絶縁膜厚を周辺回路部のMOS
トランジスタのそれより厚くすることにより、ワード線
の電位を電源電圧より昇圧するにもかかわらず、高いゲ
ート破壊耐圧，すなわち高信頼性を保つことができる。
また、周辺回路部は、薄いゲート絶縁膜厚とすることに
より、高性能MOSトランジスタ使うことが可能となり、
高速デバイスの実現が可能となる。
さらに、ワード線の一部に薄いゲート絶縁膜よりなる
MOS容量を付加することにより、製造工程中のチャージ
アップが生じても、最悪の場合、そのMOS容量が破壊す
るだけにとどまり、アクセス・トランジスタへの電気的
ストレスをまぬがれることができる効果がある。
MOS容量を付加することにより、製造工程中のチャージ
アップが生じても、最悪の場合、そのMOS容量が破壊す
るだけにとどまり、アクセス・トランジスタへの電気的
ストレスをまぬがれることができる効果がある。
特に、メモリ装置の大容量化に伴い、メモリセル部の
アクセス・トランジスタのトータル面積が増大すると、
薄いゲート絶縁膜の欠陥密度が無視しえなくなるが、上
述の対策をとることにより、高速かつ高品質の大容量MO
S型DRAM装置が実現できるという効果がある。
アクセス・トランジスタのトータル面積が増大すると、
薄いゲート絶縁膜の欠陥密度が無視しえなくなるが、上
述の対策をとることにより、高速かつ高品質の大容量MO
S型DRAM装置が実現できるという効果がある。
第１図（ａ）は本発明の一実施例を示す平面レイアウト
図、第１図（ｂ）及び（ｃ）はそれぞれ第１図（ａ）の
Ａ−Ａ線及びＢ−Ｂ線相当部で切断した半導体チップの
断面図である。 １……半導体基板、２……チャネルストッパ、３……素
子分離領域、４……電荷蓄積用のn+拡散層、５……n+拡
散層、６……容量絶縁膜、７……容量電極、８……第１
の層間絶縁膜、９……厚いゲート酸化膜、10……薄いゲ
ート酸化膜、11……ワード電極、12……第２の層間絶縁
膜、13……コンタクトホール、14……デジット線。
図、第１図（ｂ）及び（ｃ）はそれぞれ第１図（ａ）の
Ａ−Ａ線及びＢ−Ｂ線相当部で切断した半導体チップの
断面図である。 １……半導体基板、２……チャネルストッパ、３……素
子分離領域、４……電荷蓄積用のn+拡散層、５……n+拡
散層、６……容量絶縁膜、７……容量電極、８……第１
の層間絶縁膜、９……厚いゲート酸化膜、10……薄いゲ
ート酸化膜、11……ワード電極、12……第２の層間絶縁
膜、13……コンタクトホール、14……デジット線。
Claims (1)
- 【請求項１】記憶情報蓄積用のキャパシタとディジット
線間に挿入されたアクセス・トランジスタを含むメモリ
セル及び前記メモリセルを駆動する周辺回路が同一半導
体基板に集積されてなるMOS型DRAM装置において、前記
アクセス・トランジスタのゲート絶縁膜は前記周辺回路
を構成するMOSトランジスタのゲート絶縁膜より厚く、
前記アクセス・トランジスタのゲート電極はワード線に
接続され、前記ワード線は素子分離領域に囲まれ前記半
導体基板表面に設けられた基板と反対導電型の拡散領域
上にある前記アクセス・トランジスタのゲート絶縁膜よ
りも薄い絶縁膜上に形成されることにより保護用容量を
形成し、電源電圧より高い電圧を前記ワード線に印加す
る手段を有していることを特徴とするMOS型DRAM装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016840A JP2776599B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型ｄｒａｍ装置 |
| US07/645,837 US5083172A (en) | 1990-01-25 | 1991-01-25 | Dynamic random access memory device fabricated with two kinds of field effect transistor different in thickness of gate oxide films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016840A JP2776599B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型ｄｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220766A JPH03220766A (ja) | 1991-09-27 |
| JP2776599B2 true JP2776599B2 (ja) | 1998-07-16 |
Family
ID=11927405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016840A Expired - Lifetime JP2776599B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型ｄｒａｍ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5083172A (ja) |
| JP (1) | JP2776599B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04165670A (ja) * | 1990-10-30 | 1992-06-11 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JPH04365373A (ja) * | 1991-06-13 | 1992-12-17 | Nec Corp | 半導体集積回路装置 |
| US5890196A (en) * | 1996-03-28 | 1999-03-30 | Motorola, Inc. | Method and apparatus for performing page mode accesses |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US7064376B2 (en) * | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US6020237A (en) * | 1998-02-04 | 2000-02-01 | Alliance Semiconductor Corporation | Method of reducing dielectric damage due to charging in the fabrication of stacked gate structures |
| US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
| US7392075B2 (en) * | 2005-03-03 | 2008-06-24 | Nellcor Puritan Bennett Incorporated | Method for enhancing pulse oximetry calculations in the presence of correlated artifacts |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010660A (ja) * | 1983-06-29 | 1985-01-19 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583380B2 (ja) * | 1977-03-04 | 1983-01-21 | 株式会社日立製作所 | 半導体装置とその製造方法 |
| DE3380582D1 (en) * | 1982-06-30 | 1989-10-19 | Toshiba Kk | Dynamic semiconductor memory and manufacturing method thereof |
| US4543594A (en) * | 1982-09-07 | 1985-09-24 | Intel Corporation | Fusible link employing capacitor structure |
-
1990
- 1990-01-25 JP JP2016840A patent/JP2776599B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-25 US US07/645,837 patent/US5083172A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010660A (ja) * | 1983-06-29 | 1985-01-19 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5083172A (en) | 1992-01-21 |
| JPH03220766A (ja) | 1991-09-27 |
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