JPH03220766A - Ｍｏｓ型ｄｒａｍ装置 - Google Patents
Ｍｏｓ型ｄｒａｍ装置Info
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- JPH03220766A JPH03220766A JP2016840A JP1684090A JPH03220766A JP H03220766 A JPH03220766 A JP H03220766A JP 2016840 A JP2016840 A JP 2016840A JP 1684090 A JP1684090 A JP 1684090A JP H03220766 A JPH03220766 A JP H03220766A
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- access transistor
- insulating film
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- mos
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳトランジスタを使用したダイナミック
半導体記憶装置（ＭＯＳ型ＤＲＡＭ装置）に関する。
半導体記憶装置（ＭＯＳ型ＤＲＡＭ装置）に関する。
従来のＭＯＳ型Ｄ Ｒ，ＡＭ装置は、メモリセルのアク
セストランジスタと、メモリ装置の周辺回路を形成する
ＭＯＳ）ランジスタは、同一の工程で形成され、ゲート
酸化膜厚も同じになっていた。
セストランジスタと、メモリ装置の周辺回路を形成する
ＭＯＳ）ランジスタは、同一の工程で形成され、ゲート
酸化膜厚も同じになっていた。
また、ワード線をメモリ装置を動作させる電源電圧以上
に昇圧し、メモリ装置の高速化、電源電圧マージン幅の
拡大をはかる場合は、その電圧に対し、十分な絶縁強度
をもつ比較的厚いゲート酸化膜厚が選択されていた。
に昇圧し、メモリ装置の高速化、電源電圧マージン幅の
拡大をはかる場合は、その電圧に対し、十分な絶縁強度
をもつ比較的厚いゲート酸化膜厚が選択されていた。
上述した従来のＭＯＳ型ＤＲＡＭ装置は、周辺回路を形
成するＭＯＳ）ランジスタのゲート酸化膜厚の薄膜化が
むずかしいため、個別のＭＯＳＩ−ランジスタの性能を
上げて高速化することができない。ワード線の電源電圧
以上への昇圧を行わなければ、ゲート酸化膜厚の薄膜化
は可能であるが、その際、同等のメモリ装置の動作マー
ジンを保障するためにはメモリセルのキャパシタの容量
を大きくする必要がありメモリセルの面積増大を伴う。
成するＭＯＳ）ランジスタのゲート酸化膜厚の薄膜化が
むずかしいため、個別のＭＯＳＩ−ランジスタの性能を
上げて高速化することができない。ワード線の電源電圧
以上への昇圧を行わなければ、ゲート酸化膜厚の薄膜化
は可能であるが、その際、同等のメモリ装置の動作マー
ジンを保障するためにはメモリセルのキャパシタの容量
を大きくする必要がありメモリセルの面積増大を伴う。
また、製造プロセス中でワード線が形成された後のプロ
セス、たとえば、高ドーズイオン注入工程、プラズマエ
ッチング工程、プラズマＣＶＤ工程、プラズマアッシン
グ工程で、ワード線がチャージアップしメモリセルのア
クセストランジスタのゲート酸化膜が損傷を受ける可能
性があるという欠点を有する。
セス、たとえば、高ドーズイオン注入工程、プラズマエ
ッチング工程、プラズマＣＶＤ工程、プラズマアッシン
グ工程で、ワード線がチャージアップしメモリセルのア
クセストランジスタのゲート酸化膜が損傷を受ける可能
性があるという欠点を有する。
さらに、メモリ容量が増大するに従い、薄いゲート酸化
膜厚では、欠陥密度の制御がむずかしく十分な信頼性の
保障ができないという欠点がある。
膜厚では、欠陥密度の制御がむずかしく十分な信頼性の
保障ができないという欠点がある。
本発明は、記憶情報蓄積用のキャパシタとディジット線
間に挿入されたアクセス・トランジスタを含むメモリセ
ル及び前記メモリセルを駆動する周辺回路が同一半導体
基板に集積されてなるＭＯＳ型ＤＲＡＭ装置において、
前記アクセス・トランジスタのゲート絶縁膜は前記周辺
回路を構成するＭＯＳ）ランジスタのゲー１へ絶縁膜よ
り厚く、前記アクセス・トランジスタのゲート電極は素
子分離領域で囲まれた。前記半導体基板表面部に設けら
れた基板と反対導電型の拡散層上に前記アクセス・トラ
ンジスタのゲート絶縁膜より薄いゲート絶縁膜を介して
設けられた部分を有するワード線に接続され、電源電圧
より高い電圧を前記ワード線に印加する手段を有してい
るというものである。
間に挿入されたアクセス・トランジスタを含むメモリセ
ル及び前記メモリセルを駆動する周辺回路が同一半導体
基板に集積されてなるＭＯＳ型ＤＲＡＭ装置において、
前記アクセス・トランジスタのゲート絶縁膜は前記周辺
回路を構成するＭＯＳ）ランジスタのゲー１へ絶縁膜よ
り厚く、前記アクセス・トランジスタのゲート電極は素
子分離領域で囲まれた。前記半導体基板表面部に設けら
れた基板と反対導電型の拡散層上に前記アクセス・トラ
ンジスタのゲート絶縁膜より薄いゲート絶縁膜を介して
設けられた部分を有するワード線に接続され、電源電圧
より高い電圧を前記ワード線に印加する手段を有してい
るというものである。
第１図（ａ）は本発明の一実施例のメモリセル部の平面
レイアウト図、第１図（ｂ）及び（ｃ）はそれぞれ第１
図（ａ）のＡ−Ａ線及びＢ−Ｂ線相当部で切断した半導
体チップの断面図である。
レイアウト図、第１図（ｂ）及び（ｃ）はそれぞれ第１
図（ａ）のＡ−Ａ線及びＢ−Ｂ線相当部で切断した半導
体チップの断面図である。
この実施例は、記憶情報蓄積用のキャパシタ（ｎ＋拡散
層４．容量絶縁膜６．容量電極７を有している。）とデ
ィジット線１４間に挿入されたアクセス・トランジスタ
（ｎ＋拡散層１６−１゜１６−２．ゲート酸化膜９．ゲ
ート電極（ワード線１１）を有している。）を含むメモ
リセル及び前述のメモリセルを駆動する周辺回路（図示
しない〉が同一半導体基板１に集積されてなるＭＯＳ型
ＤＲＡＭ装置において、前述のアクセス・トランジスタ
のゲート酸化膜９は前述の周辺回路を構成するＭＯＳ）
ランジスタ（図示しない）のゲート酸化膜より厚く、前
述のアクセス・トランジスタのゲート電極は素子分離領
域３（フィールド酸化膜）で囲まれた。半導体基板１表
面部に設けられた基板と反対導電型の拡散層（ｎ＋拡散
層５〉上に前述のアクセス・トランジスタのゲート酸化
膜９より薄いゲート酸化膜１０を介して設けられた部分
を有するワード線１１に接続され、このワード線１１は
電源電圧より高い電圧を供給する外部端子（図示しない
〉又はそのような昇圧回路（図示しない）に接続されて
いるというものである。
層４．容量絶縁膜６．容量電極７を有している。）とデ
ィジット線１４間に挿入されたアクセス・トランジスタ
（ｎ＋拡散層１６−１゜１６−２．ゲート酸化膜９．ゲ
ート電極（ワード線１１）を有している。）を含むメモ
リセル及び前述のメモリセルを駆動する周辺回路（図示
しない〉が同一半導体基板１に集積されてなるＭＯＳ型
ＤＲＡＭ装置において、前述のアクセス・トランジスタ
のゲート酸化膜９は前述の周辺回路を構成するＭＯＳ）
ランジスタ（図示しない）のゲート酸化膜より厚く、前
述のアクセス・トランジスタのゲート電極は素子分離領
域３（フィールド酸化膜）で囲まれた。半導体基板１表
面部に設けられた基板と反対導電型の拡散層（ｎ＋拡散
層５〉上に前述のアクセス・トランジスタのゲート酸化
膜９より薄いゲート酸化膜１０を介して設けられた部分
を有するワード線１１に接続され、このワード線１１は
電源電圧より高い電圧を供給する外部端子（図示しない
〉又はそのような昇圧回路（図示しない）に接続されて
いるというものである。
次に、この実施例の製造方法について述べる。
Ｐ型Ｓｉからなる半導体基板１の主表面にチャネルスト
ッパ２．素子分離領域３を形成後、メモリセルのチャー
ジ蓄積領域であるｎ＋拡散層４を形成する。その際、メ
モリセル部から離れ、素子分離領域３に囲まれた領域に
もｎ＋拡散層５が形成されている。容量絶縁膜６を介し
て容量電極７が形成され、さらに、第１の層間絶縁膜８
を形成した後、ゲート絶縁膜９．１０を介しワード電極
１１が形成されている。ゲート絶縁膜は、メモリセル部
を周辺回路部より厚くするため、第１のゲート酸化後、
アクセストランジスタ部以外のゲート酸化膜を除去し再
び第２のゲート酸化を行うことにより形成した。従って
、メモリセル部のゲート酸化膜９は厚く、それ以外の周
辺回路を構威す６ るＭＯＳトランジスタのケート部、容量絶縁膜６．ｎ＋
拡散層５上の絶縁膜は薄いグー１〜酸化膜１０となって
いる。
ッパ２．素子分離領域３を形成後、メモリセルのチャー
ジ蓄積領域であるｎ＋拡散層４を形成する。その際、メ
モリセル部から離れ、素子分離領域３に囲まれた領域に
もｎ＋拡散層５が形成されている。容量絶縁膜６を介し
て容量電極７が形成され、さらに、第１の層間絶縁膜８
を形成した後、ゲート絶縁膜９．１０を介しワード電極
１１が形成されている。ゲート絶縁膜は、メモリセル部
を周辺回路部より厚くするため、第１のゲート酸化後、
アクセストランジスタ部以外のゲート酸化膜を除去し再
び第２のゲート酸化を行うことにより形成した。従って
、メモリセル部のゲート酸化膜９は厚く、それ以外の周
辺回路を構威す６ るＭＯＳトランジスタのケート部、容量絶縁膜６．ｎ＋
拡散層５上の絶縁膜は薄いグー１〜酸化膜１０となって
いる。
次に、第２の層間絶縁膜１２にコンタクトホール１３を
開穴し、アルミニウム配線よりなるティジット線１４が
形成されている。
開穴し、アルミニウム配線よりなるティジット線１４が
形成されている。
ワード電！１．１は、厚いグーｌ−酸化膜９を持つメモ
リセルのアクセス・トランジスタのゲート電極を兼ねる
とともに、メモリセルの外側において素子分離領域に囲
まれた独立な電位のｎ４拡散層領域５上に薄いゲート酸
化膜１０を介して延在している。
リセルのアクセス・トランジスタのゲート電極を兼ねる
とともに、メモリセルの外側において素子分離領域に囲
まれた独立な電位のｎ４拡散層領域５上に薄いゲート酸
化膜１０を介して延在している。
また、本メモリセルはワード線に対し、電源電圧よりも
高い電圧が印加される。
高い電圧が印加される。
このように、本実施例は、ワード線に電源電圧以上の電
位を印加し、ゲート酸化膜厚を薄くし、高速化を達成す
るにあたり、アクセス・トランジスタのゲート酸化膜厚
を周辺回路を形成するＭＯＳ）ランジスタに対し、厚く
するというものである。
位を印加し、ゲート酸化膜厚を薄くし、高速化を達成す
るにあたり、アクセス・トランジスタのゲート酸化膜厚
を周辺回路を形成するＭＯＳ）ランジスタに対し、厚く
するというものである。
周辺回路は比較的薄いゲート酸化膜のＭｏ５１〜ランジ
スタを使用して構成できるのて高速駆動信号を発生する
ことが可能となる。又、電源電圧より高い電圧で駆動さ
れるワード線に接続されるアクセス・１〜ランジスタの
ゲート酸化膜は比較的厚いので十分な絶縁強度を確保で
きる。又、メモリセルのキャパシタの容量絶縁膜は比較
的薄い酸化膜であるから動作マージンを保障するため面
積を大きくする必要はない。
スタを使用して構成できるのて高速駆動信号を発生する
ことが可能となる。又、電源電圧より高い電圧で駆動さ
れるワード線に接続されるアクセス・１〜ランジスタの
ゲート酸化膜は比較的厚いので十分な絶縁強度を確保で
きる。又、メモリセルのキャパシタの容量絶縁膜は比較
的薄い酸化膜であるから動作マージンを保障するため面
積を大きくする必要はない。
さらに、アクセス・トランジスタのゲート酸化膜が製造
プロセス中に損傷を受けないよう、ワード線の１部に薄
いゲート酸化膜より成るＭＯＳ容量を接続しているので
歩留上もメリッ）・がある。
プロセス中に損傷を受けないよう、ワード線の１部に薄
いゲート酸化膜より成るＭＯＳ容量を接続しているので
歩留上もメリッ）・がある。
本実施例はメモリセル部のゲート絶縁膜の信頼性向上を
図ったものであるが、イン１〜リンシツク・ゲッタリン
グ処理基板を用いると半導体塞板の表面に発生する酸素
析出物に起因する欠陥が減少するため、ゲート絶縁膜の
信頼性は一層向上する。またＰ−オンＰ＋のエピタキシ
ャル基板を用いてもよい。
図ったものであるが、イン１〜リンシツク・ゲッタリン
グ処理基板を用いると半導体塞板の表面に発生する酸素
析出物に起因する欠陥が減少するため、ゲート絶縁膜の
信頼性は一層向上する。またＰ−オンＰ＋のエピタキシ
ャル基板を用いてもよい。
本実施例ては、Ｐ型の半導体基板にメモリセルを形成し
た場合を示したが、Ｐ型ウェル内に形成してもよく、さ
らに、Ｎ型基板又はＮ型ウェル内にＰチャネル型のアク
セス・トランジスタを形成してもよい。
た場合を示したが、Ｐ型ウェル内に形成してもよく、さ
らに、Ｎ型基板又はＮ型ウェル内にＰチャネル型のアク
セス・トランジスタを形成してもよい。
以上説明したように本発明は、メモリセル部のアクセス
・トランジスタのゲート絶縁膜厚を周辺回路部のＭＯＳ
）ランジスタのそれより厚くすることにより、ワード線
の電位を電源電圧より昇圧するにもかかわらず、高いゲ
ート破壊耐圧、すなわち高信頼性を保つことができる。
・トランジスタのゲート絶縁膜厚を周辺回路部のＭＯＳ
）ランジスタのそれより厚くすることにより、ワード線
の電位を電源電圧より昇圧するにもかかわらず、高いゲ
ート破壊耐圧、すなわち高信頼性を保つことができる。
また、周辺回路部は、薄いゲート絶縁膜厚とすることに
より、高性能ＭＯＳ）ランジスタを使うことが可能とな
り、高速デバイスの実現が可能となる。
より、高性能ＭＯＳ）ランジスタを使うことが可能とな
り、高速デバイスの実現が可能となる。
さらに、ワード線の一部に薄いゲート絶縁膜よりなるＭ
ＯＳ容量を付加することにより、製造工程中のチャージ
アップが生じても、最悪の場合、そのＭＯＳ容量が破壊
するだけにとどまり、アクセス・トランジスタへの電気
的ストレスをまぬがれることかできる効果がある。
ＯＳ容量を付加することにより、製造工程中のチャージ
アップが生じても、最悪の場合、そのＭＯＳ容量が破壊
するだけにとどまり、アクセス・トランジスタへの電気
的ストレスをまぬがれることかできる効果がある。
特に、メモリ装置の大容量化に伴い、メモリセル部のア
クセス・トランジスタの１・−タル面積が増大すると、
薄いゲート絶縁膜の欠陥密度が無視しえなくなるが、上
述の対策をとることにより、高速かつ高品質の大容量Ｍ
ＯＳ型Ｄ Ｒ，ＡＭ装置が実現できるという効果がある
。
クセス・トランジスタの１・−タル面積が増大すると、
薄いゲート絶縁膜の欠陥密度が無視しえなくなるが、上
述の対策をとることにより、高速かつ高品質の大容量Ｍ
ＯＳ型Ｄ Ｒ，ＡＭ装置が実現できるという効果がある
。
第１図（ａ＞は本発明の一実施例を示す平面レイアウト
図、第１図（ｂ）及び（ｃ）はそれぞれ第１図（ａ）の
Ａ−Ａ線及びＢ−Ｂ線用当部て切断した半導体チップの
断面図である。 １・・・半導体基板、２・・・チャネルストッパ、３・
・・素子分離領域、４・・・電荷蓄積用のｎ＋拡散層、
５・・・ｎ＋拡散層、６・・・容量絶縁膜、７・・容量
電極、８・・第１の層間絶縁膜、９・・・厚いゲート酸
化膜、１０・・・薄いゲート酸化膜、１１・・・ワード
電極、１２・・・第２の眉間絶縁膜、１３・・コンタク
トホール、１４・・・デジット線。
図、第１図（ｂ）及び（ｃ）はそれぞれ第１図（ａ）の
Ａ−Ａ線及びＢ−Ｂ線用当部て切断した半導体チップの
断面図である。 １・・・半導体基板、２・・・チャネルストッパ、３・
・・素子分離領域、４・・・電荷蓄積用のｎ＋拡散層、
５・・・ｎ＋拡散層、６・・・容量絶縁膜、７・・容量
電極、８・・第１の層間絶縁膜、９・・・厚いゲート酸
化膜、１０・・・薄いゲート酸化膜、１１・・・ワード
電極、１２・・・第２の眉間絶縁膜、１３・・コンタク
トホール、１４・・・デジット線。
Claims (1)
- 【特許請求の範囲】 １、記憶情報蓄積用のキャパシタとディジット線間に挿
入されたアクセス・トランジスタを含むメモリセル及び
前記メモリセルを駆動する周辺回路が同一半導体基板に
集積されてなるＭＯＳ型ＤＲＡＭ装置において、前記ア
クセス・トランジスタのゲート絶縁膜は前記周辺回路を
構成するＭＯＳトランジスタのゲート絶縁膜より厚く、
前記アクセス・トランジスタのゲート電極は素子分離領
域で囲まれた、前記半導体基板表面部に設けられた基板
と反対導電型の拡散層上に前記アクセス・トランジスタ
のゲート絶縁膜より薄いゲート絶縁膜を介して設けられ
た部分を有するワード線に接続され、電源電圧より高い
電圧を前記ワード線に印加する手段を有していることを
特徴とするＭＯＳ型ＤＲＡＭ装置。 ２、アクセス・トランジスタ及び周辺回路のＭＯＳトラ
ンジスタはいずれもｎＭＯＳトランジスタである請求項
１記載のＭＯＳ型ＤＲＡＭ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016840A JP2776599B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型ｄｒａｍ装置 |
| US07/645,837 US5083172A (en) | 1990-01-25 | 1991-01-25 | Dynamic random access memory device fabricated with two kinds of field effect transistor different in thickness of gate oxide films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016840A JP2776599B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型ｄｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220766A true JPH03220766A (ja) | 1991-09-27 |
| JP2776599B2 JP2776599B2 (ja) | 1998-07-16 |
Family
ID=11927405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016840A Expired - Lifetime JP2776599B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型ｄｒａｍ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5083172A (ja) |
| JP (1) | JP2776599B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04165670A (ja) * | 1990-10-30 | 1992-06-11 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JPH04365373A (ja) * | 1991-06-13 | 1992-12-17 | Nec Corp | 半導体集積回路装置 |
| US5890196A (en) * | 1996-03-28 | 1999-03-30 | Motorola, Inc. | Method and apparatus for performing page mode accesses |
| US7064376B2 (en) * | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US6020237A (en) * | 1998-02-04 | 2000-02-01 | Alliance Semiconductor Corporation | Method of reducing dielectric damage due to charging in the fabrication of stacked gate structures |
| US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
| US7392075B2 (en) * | 2005-03-03 | 2008-06-24 | Nellcor Puritan Bennett Incorporated | Method for enhancing pulse oximetry calculations in the presence of correlated artifacts |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010660A (ja) * | 1983-06-29 | 1985-01-19 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583380B2 (ja) * | 1977-03-04 | 1983-01-21 | 株式会社日立製作所 | 半導体装置とその製造方法 |
| EP0102696B1 (en) * | 1982-06-30 | 1989-09-13 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory and manufacturing method thereof |
| US4543594A (en) * | 1982-09-07 | 1985-09-24 | Intel Corporation | Fusible link employing capacitor structure |
-
1990
- 1990-01-25 JP JP2016840A patent/JP2776599B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-25 US US07/645,837 patent/US5083172A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010660A (ja) * | 1983-06-29 | 1985-01-19 | Nec Corp | 絶縁ゲ−ト型電界効果半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776599B2 (ja) | 1998-07-16 |
| US5083172A (en) | 1992-01-21 |
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