KR970063743A - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명에 따른 제조 방법은 포토리소그래피 단계의 수를 증가시키지 않으면서 확실히 형성되는 트렌치 게이트형 트랜지스터 및 평면형 트랜지스터 게이트 전극을 구비하는 반도체 장치를 제공한다. 주변 회로부의 트랜지스터용 게이트 절연막. 폴리실리콘막 및 WSi막이 형성된 후, 최종 구조의 전 표면상에 산화막이 형성된다. 그 후, 트렌치 형성 영역의 산화막이 메모리 셀 어레이부에서 선택적으로 제거되며 게이트 전극 형성 영역 이외의 산화막이 주변 회로부에서 선택적으로 제거된다. 잔여 산화막을 마스크로 사용하여 실리콘 기판이 에칭되어 메모리 셀 어레이부의 트렌치를 형성하며, 폴리실리콘막 및 WSi가 에칭되어 주변 회로부의 게이트 전극을 형성한다. 그 후, 셀 트랜지스터용 게이트 전극 및 게이트 절연막이 메모리 셀 어레이부의 트렌치에 형성된다.

Description

반도체 메모리 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예의 반도체 장치를 도시한 평면도.

Claims (11)

  1. 반도체 기판에 형성되는 트렌치에 매입되는 게이트 전극을 구비하는 트렌치 게이트형 트랜지스터 및 상기 반도체 기판상에 형성되는 게이트 전극을 구비하는 평면형 트랜지스터를 구비하는 반도체 장치를 제조하는 방법에 있어서 : 상기 트렌치 게이트형 트랜지스터의 상기 트렌치를 형성하는 제1포토리소그래피 단계; 및 상기 평면형 트랜지스터의 상기 게이트 전극을 형성하는 제2포토리소그래피 단계를 포함하여 이루어지며; 상기 제1 및 제2단계는 동시에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 반도체 기판에 형성되는 트렌치에 매입되는 게이트 전극을 구비하는 셀 트랜지스터로서 트렌치 게이트형 트랜지스터를 사용하는 메모리 셀 어레이부 및 상기 반도체 기판상에 형성되는 게이트 전극을 구비하는 주변 트랜지스터로서 평면형 트랜지스터를 사용하는 주변 회로부를 구비하는 반도체 장치를 제조하는 방법에 있어서 : 상기 반도체 기판상에 상기 주변 트랜지스터용 게이트 절연막을 순차 형성하고 상기 게이트 절연막상에 게이트 전극 모재를 후속 형성하여 제1최종 구조를 형성하는 단계; 상기 제1최종 구조의 제1전 표면상에 마스크 막을 적충하는 단계; 포토리소그래피 기술을 사용하여, 상기 메모리 셀 어레이부의 상기 트렌치가 형성될 영역내의 상기 마스크 막을 선택적으로 제거하고, 상기 주변 회로부의 상기 주변 트랜지스터의 상기 게이트 전극이 형성될 영역 이외의 영역내의 상기 마스크막을 선택적으로 제거하는 단계; 상기 마스크 막을 마스크로서 사용하여 상기 메모리 셀 어레이부의 반도체 기판을 에칭하여 상기 트렌치를 형성하고, 상기 주변 회로부의 상기 게이트 전극 모재를 에칭하여 상기 주변 트랜지스터의 상기 게이트 전극을 형성하는 단계; 및 게이트 절연막을 순차 형성하며 상기 트렌치에 상기 셀 트랜지스터용 게이트 전극을 후속 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 셀 트랜지스터의 상기 게이트 절연막을 상기 주변 회로부의 상기 게이트 절연막에 비하여 두껍게 형성하는 단게; 상기 주변 트랜지스터의 상기 게이트 전극의 측벽에 대응하는 상기 반도체 기판상에 상기 게이트 절연막을 형성함과 동시에 상기 셀 트랜지스터용 게이트 절연막을 형성하는 단계; 상기 주변 트랜지스터의 상기 게이트 전극의 측벽에 측벽 게이트를 형성하는 단계; 및 상기 측벽 게이트의 바닥부에 상기 게이트 절연막을 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 트렌치내 및 상기 주변 트랜지스터의 상기 게이트 전극 측부의 상기 반도체 기판상에 상기 게이트 절연막을 동시에 형성하여 제2최종 구조를 제공하는 단계; 상기 제2최종 구조의 제2전 표면상에 상기 셀 트랜지스터용 게이트 전극 모재를 형성하는 단계; 및 상기 게이트 전극 모재를 형성하는 단계에 후속하여, 이방성 에칭에 의하여 상기 제2전 표면에 대하여 에칭－백 처리를 수행하여, 상기 셀 트랜지스터의 상기 게이트 전극이 트렌치내에 형성되게 하며, 동시에, 상기 주변 트랜지스터의 상기 게이트 전극의 상기 측벽 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 트렌치형 트랜지스터 및 평면형 트랜지스터를 포함하는 반도체 장치를 제조하는 방법에 있어서; 반도체 기판상에 상기 평면형 트랜지스터용 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 전극 모재를 형성하여 최종 구조를 제공하는 단계; 최종 구조의 전 표면상에 마스크 막을 적충하는 단계; 상기 마스크 막을 선택적으로 제거하여 상기 트렌치형 트랜지스터의 트렌치용 영역을 제공하며 상기 평면형 트랜지스터의 상기 게이트 전극 모재에 인접하는 상기 마스크 막을 제거하는 단계; 상기 마스크를 사용하여 상기 반도체 기판을 에칭하는 단계; 및 상기 트렌치형 트랜지스터의 게이트 절연막을 형성하고, 게이트 전극 모재를 사용하여 상기 게이트 절연막상에 게이트 전극을 후속 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 제5항에 있어서, 상기 마스크 막을 선택적으로 제거하는 단계는 포토리소그래피 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제5항에 있어서, 적어도 하나의 트랜지스터용 게이트 전극을 형성하는 단계는 n－채널 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 제5항에 있어서, 적어도 하나의 트랜지스터용 게이트 전극을 형성하는 단계는 P－채널 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  9. 제5항에 있어서, 상기 트렌치형 트랜지스터에 전기적으로 접속되는 적어도 하나의 셀 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 적어도 하나의 셀 캐패시터를 형성하는 단계는 상기 트랜지스터들을 포함하는 평면 이외의 평면에 상기 셀 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제5항에 있어서, 텅스텐 실리사이드, 폴리실리콘, 텅스텐, 티탄 및 티탄 실리사이드로 구성된 그룹 중 적어도 하나로부터 상기 게이트 극 모재를 선택하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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