KR900001063B1 - 반도체 장치의 소자분리방법 - Google Patents

반도체 장치의 소자분리방법 Download PDF

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Abstract

내용 없음.

Description

반도체 장치의 소자분리방법
제1도는 모오스 트랜지스터의 레이 아웃 평면도.
제2a도는 제1도를 a-a'로 절단한 종래 반도체 장치의 단면도.
제2b도는 제2a도의 등가 회로도.
제3a-c도는 본 발명에 따른 실시예의 제조 공정도.
제4도는 제1도를 a-a'로 절단한 본 발명에 따른 실시예의 단면도.
본 발명은 반도체 장치의 소자분리방법에 관한 것이로 특히 평탄한 소자분리 영역을 형성하는 반도체 장치의 제조방법에 관한 것이다.
종래 반도체 장치의 소자분리방법은 기판상부의 소자분리영역(또는 필드 산화막층)을 형성할 영역을 제외한 나머지 영역에 질화막층을 형성하고 산화공정을 하여 소자분리영역을 형성한후 질화막층을 제거하는 LOCOS (Local Oxidation of Silicon) 방법을 사용하였다.
제1도는 통상의 모오스 트랜지스터의 레이 아웃 평면도로서 영역 D는 트랜지스터의 드레인 영역이고 영역 S는 트랜지스터의 소오스 영역이며 G는 트랜지스터의 게이트 영역이고 나머지 영역은 필드영역 즉 필드산화막층이 형성되는 영역이다.
제2(a)도는 제1도를 a-a'로 절단한 종래 LOCOS방법으로 필드 산화막층이 형성된 모오스 트랜지스터의 단면도이다.
상기와 같은 반도체 장치는 실리콘 기판(1)상에 통상의 사진공정을 이용하여 필드 산화막층이 형성될 영역에 이온 주입을 하여 채널 스토퍼 영역(2)을 형성하고 필드산화막층(3)이 형성될 영역을 제외한 나머지 영역에 질화막층을 형성한 후 통상의 산화공정으로 필드 산화막층(3)을 형성하고 상기 질화막층을 제거하며 통상의 회생산화 처리 공정을 하고 게이트 산화막층(4)을 형성한후 다결정 실리콘층으로 게이트(5)를 형성한다.
상기와 같이 소자분리영역(또는 필드 산화막)을 형성하면 필드 산화막층의 에지(Edge)부분이 심한 스트레스를 받게 된다.
또한 LOCOS방법으로 필드 산화막 형성후 통상적으로 뒤따르는 희생 산화처리 공정 및 기타 공정으로 필드 산하막층이 에지 부분은 에칭이 되어 제2도에 도시한 바와 같이 경사를 갖는 게이트 부분(6)(7)이 형성된다.
상기 경사를 갖는 게이트 부분(6)(7)의 기판 결정면은 전체 기판의 결정면과는 다른 결정방향을 가지게 되며 실리콘 기판의 물질 특성에 의해 각 영역(6)(7)(8)은 서로 다른 드레쉬 홀드 전압(Threshold Voltage)을 갖게 된다.
따라서 상기 제2(a)도의 트랜지스터는 제2(b)도에 도시된 바와 같이 게이트가 서로 접속된 각기 크기와 드레쉬 홀드 전압이 다른 3개의 트랜지스터 T1, T2, T3로 구성된 회로와 등가이다.
트랜지스터 T2가 영역(8) 즉＜100＞결정면에 형성된 큰 트랜지스터이고 트랜지스터 T1과 T3가 영역(6)(7)에 형성된 작은 트랜지스터이다.
한편 트랜지스터 T1이 ＜111＞방향의 결정면에 형성된 N채널 모오스 트랜지스터라면 실리콘 물질 특성상 트랜지스터 T2의 드레쉬 홀드 전압은 1.0V, 트랜지스터 T1의 드레쉬 홀드 전압은 0.3V가량이라 볼 수 있다.
또한 영역(6)(7)은 필드 산화막 형성시 심하게 스트레스를 받은 부분이므로 게이트에 0.3V이상의 전압이 인가되면 쉽게 영역(6)쪽을 통해 전류가 흐르게 된다.
그러므로 소자의 특성이 게이트에 드레쉬 홀드 전압 즉 1.0V 이상된 후에 트랜지스터가 온 상태가 되어 전류가 흘러야 함에도 불구하고 게이트에 0.3V 가량의 낮은 전압이 인가되면서 부터 적은양이지만 계속적인 전류를 흘리게 된다.
상기와 같은 누설 전류의 문제는 1트랜지스터와 1캐패시터로 구성되는 디램(Dynamic Random Access Memory)에서는 특히 심각한 문제점이 된다.
따라서 본 발명의 목적은 제조공정중 에지 부분에서 스트레스를 받지 않고 누설 전류를 방지하는 평탄한 소자분리 영역을 갖는 반도체 장치의 제조방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 실시예를 들어 상세히 설명한다.
제3(a)-(c)도는 본 발명에 따른 N채널 모오스 트랜지스터의 제조공정도로서 제1도를 b-b'로 절단한 단면도를 나타내며 출발물질은 P형 실리콘 반도체 기판이다.
제3(a)도를 참조하면 기판(11)상에 통상의 방법으로 얇은 산화막층(12)을 300-400Å 형성하고 트랜지스터의 채널 스토퍼(Channel Stopper)영역 형성을 위한 프토레지스트 패턴을 형성한 후 2×1013-5×1013ions/㎠의 도우즈로 에너지는 20-40Kev로 하여 붕소(Boron)이온 주입을 하여 채널 스토퍼(13)영역을 형성하고 기판상의 포토레지스터를 제거한후 통상의 습식 열산화 방법(Wet Oxidation)으로 기판 전면에 5000-6000Å의 필드 산화막층(14)을 형성한다.
그다음 제3(b)도와 같이 필드 산화막층(14)상부에 포토레지스터(15)를 도포하고 통상의 사진식각 방법으로 소자가 형성될 액티브 영역(Active Region)의 필드 산화막층(14)를 제거하여 상기 제1도의 드레인 및 소오스가 형성될 영역(16)을 형성한다.
그다음 제3(c)도와 같이 게이트 산화막층(17)을 형성하고 다결정 실리콘 게이트(18)를 형성하며 인 또는 비소 이온주입을 하여 N채널 트랜지스터의 고농도의 N형 드레인 및 소오스 영역(19)을 형성하고 보호막층(20)을 형성한후 소오스, 드레인 및 게이트 전극 형성을 위한 창을 형성하고 상기 창을 통해 접속하는 금속 전극(21)을 형성한다.
제4도는 제1도를 a-a'로 절단한 본 발명에 따른 실시예의 단면도이며 제3도와 동일한 부분에 있어서는 동일한 부호를 사용하였다.
기판(11)상부의 소정 위치에 평탄한 필드 산화막층(14)이 형성되고 필드산화막 하부에 채널 스토퍼 영역(13)이 형성되며 액티브 영역에는 게이트 산화막(17) 상부에 다결정 실리콘 게이트(18)가 형성되어 있다.
제2(a)도와 비교해서 보면 제4도의 반도체 장치는 제조공정중 필드 산화막의 에지부분에 스트레스를 받지 않으며 또한 게이트 하부의 기판이 평탄하여 드레쉬 홀드 전압차로 인한 누설전류를 흘리지 않게 된다.
상술한 바와 같이 본 발명은 기판상의 필드 산화막층이 형성될 영역에 채널스토퍼 영역 형성을 위한 이온주입을 한후 두꺼운 산화막층을 형성하고 액티브 영역 형성을 위해 두꺼운 산화막층을 에칭하여 소자분리 산화막을 형성하게 됨으로써 에지부분이 스트레스를 받지 않는 소자분리 산화막층을 형성할 수 있다.
또한 본 발명은 상기 소자 분리 산화막층을 모오스 트랜지스터에 사용했을때는 종래 LOCOS법으로 형성된 소자분리 산화막이 에지 부분에 스트레스가 심화되고 채널 영역 상부의 게이트의 각 부분이 각기 다른 드레위 홀드 전압을 가져서 누설 전류가 많이 흐르던 것을 게이트 부분의 기판을 평탄하게 함으로써 트랜지스터의 드레쉬 홀드 전압 이하에서 전류가 흐르지 않게 하는 이점이 있다.

Claims (2)

  1. 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체 기판상에 소정의 소자가 형성될 영역을 제외한 나머지 영역에 제1소자 분리 영역을 형성하기 위해 제1도전형의 이온 주입을 하는 제1공정과, 기판 전면에 소자분리용의 두꺼운 산화막층을 형성하는 제2공정과, 상기 제1소자분리영역 상부의 산화막층을 제외한 나머지 영역의 산화막층을 제거하는 제3공정을 구비하여 상기 공정의 연속으로 이루어짐을 특징으로 하는 반도체 장치의 소자분리방법.
  2. 제1항에 있어서, 제1소자 영역이 기판과 동일 도전형의 반도체 영역임을 특징으로 하는 반도체 장치의 소자분리방법.
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