JPH01100969A - ホットキャリア抑制用深接合非自己整合型トランジスタの適用 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 致亙分立 本発明は、半導体集積回路に関するものであって、更に
詳細には、ホットキャリア注入に起因するデバイス劣化
を抑制すると共に長期間の信頼性を約束する深接合ＭＯ
Ｓトランジスタ及びその製造方法に関する。

良来１権 ホットキャリアによって誘起されるデバイス劣化は、個
別的なＭＯＳトランジスタの特徴寸法が小さくなると共
にＭＯ８回路動作の長期間の信頼性にとって一層関心事
となりつつある。

典型的な動作条件の下でソースとドレインとの間に発生
する高電界強度の為に、チャンネル長さの短い（約３．
５ミクロン以下）浅い拡散のＭＯ８装置において、電荷
キャリア速度飽和効果が観察されている。Ｎチャンネル
装置の場合、印加するゲート電圧を増大させると、装置
の表面空乏領域は、電子がチャンネル表面に吸引されて
反転層を形成する表面反転のオンセットになる迄拡大し
続ける。これらの条件下において、電界の状態は。

ソースから高ドレイン電位へ向かって加速する電子は装
置の格子に衝突して、゛電子／正孔対を発生させる様な
ものである。これらの条件下において発生される「ホッ
ト」電子の一部は、ドレインが正電位であるからドレイ
ンに吸収される。正孔は基板へ移動し、基板電流を形成
する。同時に、電子が高ゲート電位によって吸引される
程度に加速され、基板とゲート酸化腹との間に存在する
１１壁に打ち勝つことが可能となりゲート電流を形成す
る。

注入効率機構はＰチャンネル装置の場合よりもＮチャン
ネル装置の場合には略３桁のオーダーで大きいので、ホ
ットキャリア注入に関連する問題はＮＭＯ８装置におい
て著しい。

ホット電子注入の結果、シリコンとシリコン酸化膜との
間の界面において局所的なトラップが発生され、それに
よりトランスコンダクタンスが劣化する。このキャリア
移動度の劣化は、装置のスレッシュホールド電圧を上昇
させることとなる。

長期間動作のストレス条件下において、このデバイス即
ち装置のスレッシュホールドのシフトは早期に装置の機
能障害を発生させることとなる。

高密度化及び高速化に対する要請に基づいて、ＭＯＳト
ランジスタの製造においては、殆ど例外なく自己整合型
浅拡散処理技術が使用されているが、チャンネル長さが
短くなり且つ潜在的には標準の供給電圧を越えることの
ある高電圧を印加する場合にこれらの装置において発生
する装置の劣化の上述した問題は、長期間の信頼性が必
要とされる場合の適用において別の代替物に対する必要
性が台頭してきた。

月−」在 本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ホットキャリアを抑
制しチャンネル長さが短く約３゜５ミクロン以下とする
ことも可能で装置の長期的信頼性を向上させた深接合ト
ランジスタ及びその製造方法を提供することを目的とす
る。

且−双 ディープ即ち深い接合を持ったトランジスタそれ自身は
新規なものではない。然し乍ら、上述した如く、装置の
特徴寸法が小さくなるにつれて、深い接合のトランジス
タを使用することは、より高速でありより高密度の装置
とすることの可能な浅い拡散で自己整合型の構成を使用
することに取って代わられた６本発明は、短チャンネル
ＭＯ８装置において、空乏層を持った接合は浅拡散装置
におけるよりも深接合装置において急激性がより少ない
という事実を利用するものである。従って。

実効チャンネル長さが同じ装置の場合、深接合装置にお
ける電界は、浅拡散自己整合型装置の場合における如く
特定の狭い範囲に制限されるのではなく、より広い範囲
に渡って拡張される。このことは、同等の実効チャンネ
ル長さの浅拡散装置と比較して、ホットキャリアを抑圧
し且つ装置信頼性を向上させることとなる。

ＭＯＳコンデンサを形成することは、該コンデンサの下
側のプレートの形成において深い接合拡散を必要とする
０本発明の好適実施例は、ＭＯＳコンデンサ製造におけ
るこのステップを利用して、同時的に短チヤンネルＭＯ
Ｓトランジスタにおいてホットキャリアを抑圧するのに
有用な深接合ソース及びドレイン拡散を与える。そのよ
うにして形成された深接合装置は非整合型であるが、こ
の様な装置が所望される場合、自己整合型装置の形成の
前に従来処理の流れを拡張すること無しにそれらを製造
することが可能である。

本発明の好適実施例に拠れば、ＭＯＳコンデンサを製造
すると同時に、新規な深接合非整合型ＮＭＯＳトランジ
スタ構成体を製造する方法が提供される。この方法に拠
れば、Ｐ型半導体基板の３つの表面区域内に燐原子をイ
オン注入して、互いに前隅したＮ導電型の第１、第２及
び第３基板領域を形成する。第１Ｎ導電型領域はＭＯＳ
コンデンサの下部プレートとなる。第２及び第３のＮ型
領域は、深接合非自己整合型ＮＭＯＳトランジスタのソ
ース及びドレイン領域となる０次いで、該基板の表面上
にゲート酸化物層を形成する。次いで、好適にはポリシ
リコンである導電物質の層をゲート酸化物層上に形成し
、パターン化して、第１Ｎ型基板領域上方に第１ポリシ
リコン領域を形成し且つ第１及び第２Ｎ型基板領域の間
のチャンネル領域上方に第２ポリシリコン領域を形成す
る。

第１ポリシリコン領域はＭＯＳコンデンサの上部プレー
トとして機能する。第２ポリシリコン領域は、深接合非
自己整合型ＮＭＯＳトランジスタのゲートとして機能す
る。

１五■ 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

本発明の好適実施例によれば、ＭＯＳコンデンサの製造
と同時的に、深接合非自己整合型ＮＭＯ８装置が形成さ
れ、その結果得られる構成体は。

例えば、ＥＦＲＯＭ装置における適用を持っている。

第１図は、基板の表面内に分離された複合領域を画定す
る為に従来技術を使用してフィールド酸化物領域１０を
成長させた後のＰ導電型の半導体基板１２を示している
。フィールド酸化物領域１０の画定後に、基板１２の表
面上に約４００乃至５００人の厚さの二酸化シリコン層
１４乃至は「パッド」酸化物が残存する。

第２図に示した如く１次いで、二酸化シリコン層１４を
ホトレジスト層でマスクし、且つ従来技術に従ってエツ
チングしてＰ型基板１２の表面区域を露出させる。好適
には燐原子であるＮ型ドーパントを該露出した表面区域
を介して基板１２内に注入させて、ＭＯＳコンデンサの
下部プレートとして機能する第１Ｎ＋拡散領域１６を形
成すると共に、深接合非自己整合型ＮＭＯＳ装置のソー
ス領域及びドレイン領域どして機能する第２及び第３Ｎ
＋拡散領域１８及び２０を形成する。燐は、１６０Ｋｅ
Ｖのエネルギで３．５ＸＩＯ”原子数／ｄのドーズで約
２，０００人の初期深さへ注入させる。燐ドーパントは
砒素等のその他のＮ型ドーパントよりも好適であるのは
、その拡散速度が高速であるから所望の深い接合を一層
容易に与えることが可能であるからである。

最初の燐注入に続いて、該パッド酸化物を除去する０次
いで、従来の態様で基板１２の表面上に二酸化シリコン
層２２乃至はゲート酸化膜を成長させる。この例におい
は、基板１２の非注入領域上方のゲート酸化物層２２の
厚さは約４００人である。燐のイオン注入から得られる
基板特性における差異に起因して、Ｎ型領域１６，１８
，２０上方の酸化物層２２の厚さは一層厚く、約５５０
乃至６５０人であ°る。フィールド酸化物領域１０の対
応する厚さは約０．５乃至０．６ミクロンである。

第３図に更に示した如く、ゲート酸化物層２２の形成と
同時に、Ｎ型ドーパントが、ゲート酸化物層２２の下側
表面から測って約０．５乃至１゜４ミクロンの所望の深
接合（ディープジャンクション）深さへ拡散する。ゲー
ト酸化物の形成の間の燐の横方向拡散は、領域１８及び
２０の間の実効チャンネル長さが約３．５ミクロンとな
る。

（理解すべきことであるが、ここに説明する実施例は限
定的なものと理解すべきではない、第１に、砒素又は砒
素と燐との組合せ等のその他のＮ型ドーパントを使用す
ることも可能である。第２に、約４，０００人又はそれ
以上のソース／ドレイン接合深さ及び約３．５ミクロン
以下の実効チャンネル長さを持った深接合装置（ディー
プジャンクションデバイス）を、同様の幾何学的形状を
有する浅い拡散の自己整合型装置と比較して所望のホッ
トキャリア抑制特性を提供する本発明に従って製造する
ことが可能である。） 次いで、従来技術を使用してゲート酸化物層上にポリシ
リコン層を形成し且つ該ポリシリコン層をマスクし且つ
エツチングしてＭＯＳコンデンサの上部プレート２４及
び深接合ＮＭＯ８装置の非自己整合型ゲート２６を画定
する。

次いで、ゲート酸化物層内にビア即ち貫通導体（不図示
）を形成して、ＭＯＳコンデンサの下部プレート１６へ
及び深接合ＮＭＯ８＠ｆｉｌのソース及びドレイン領域
１８及び２０へのコンタクトを与える。該コンデンサの
上部プレート２４へ及びＮＭＯＳトランジスタのゲート
２６へのオーミックコンタクトも形成する。

図面には示していないが、当業者等にとって明らかな如
く、付加的なポリシリコン領域を形成し、自己整合型装
置用のソース及びドレイン領域を露出する為のマスクと
してゲート領域を使用し且つ付加的な浅いＮ十拡散を実
施して自己整合型ＮＭｏ５装置を形成することによって
、深接合装置と同一の複合領域内に自己整合型ＮＭＯ３
装置を形成することが可能である。

上述した如くにして製造した深接合非自己整合型ＮＭＯ
５装置の信頼性を従来の自己整合型ＮＭＯ８装置と比較
する為にテストを実施した。そのテストにおいて使用し
た装置の電気的パラメータ及びテストプロセスの簡単な
要約を第５図に示しである。グループ１内の装置は従来
の自己整合型トランジスタであり、グループ２，３．４
内の装置は本発明に基づく深接合非自己整合型装置であ
る。これらのトランジスタにストレスを与える為にＤＣ
条件を使用した。上述した如く、ＮＭＯＳトランジスタ
に与えるホットエレクトロンの効果は、基板電流と共に
増加する。１０Ｖ動作で最大のホットエレクトロン効果
を得る為に、ストレス条件は基板電流が最大であるＶＤ
＝１０Ｖ及びＶＧに設定した。

このテストにおいて、各グループから７個又は８個の装
置に同時にストレスを印加した。グループ１乃至４の各
々からの１００／６ＮＭＯ５装置に対しての平均スレッ
シュホールド電圧（ＶＴ）のシフトし及びトランスコン
ダクタンス（Ｇ　ｍ　）劣化を夫々第６図及び第７図に
示しである。（ｒｌｏｏ／６Ｊはチャンネル幅／チャン
ネル長さを意味している） テスト結果が示す如く、自己整合型装置のスレッシュホ
ールド電圧は１６９．４時間の後に２７３ｍＶシフトし
ており、深接合装置のスレッシュホールド電圧は同一の
時間に渡って単に５乃至７ｍＶシフトしたに過ぎない。

非自己整合型装置のトランスコンダクタンスは、１６９
．４時間において測定され且つ第７図に示された説明す
ることの不可能なグループ１の場合を除いて、自己整合
型装置の場合よりも高電圧においてより少ない効果を持
っている。

このテスト結果が示す如く、１００／６自己整合型トラ
ンジスタは１０ｖ動作においてホット電子効果の影響を
受けるが、一方探接合非自己整合型トランジスタはその
様な影響は受けない、１００７８トランジスタ用の同様
のデータを第８図及び第９図に示しである。

第１０図乃至第１３図は、長期ストレス（９１４，５時
間）の後の自己整合型装置（両方共１００／６及び１０
０／８）に関するトランスコンダクタンス劣化及びスレ
ッシュホールド電圧シフトの結果を示している。その結
果は、これらの装置に関するホット電子効果を無視する
ことが可能であることを示している。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は基板の表面上に残存する「パッド」酸化物層を
有するＰ型半導体基板を示した概略断面図、第２図は該
基板内にＮ十拡散領域を形成する状態を示した概略断面
図、第３図は該基板の表面上にゲート酸化物層を形成す
る状態を示した概略断面図、第４図は深接合非自己整合
型ＮＭＯＳトランジスタのゲート及びＭＯＳコンデンサ
の上部プレートを画定する為にポリシリコン領域を形成
する状態を示した概略断面図、第５図は本発明のテスト
において使用した装置に対する電気的パラメータ及びプ
ロセスを示した説明図、第６図は高電圧ストレスの後に
１００／６自己整合型及び非自己整合型ＮＭＯＳトラン
ジスタに対するスレッシュホールド電圧のシフトの比較
を示した説明図、第７図は高電圧ストレスの後に１００
／６自己自己型及び非自己整合型ＮＭｏ５トランジスタ
に対するトランスコンダクタンス劣化の比較を示した説
明図、第８図は高電圧ストレスの後に１ｏＯ／８自己整
合型及び非自己整合型ＮＭＯＳトランジスタ珀のスレッ
シュホールド電圧のシフトの比較を示した説明図、第９
図は高電圧ストレスの後に１００／８自己整合型及び非
自己整合型ＮＭＯＳトランジスタ用のトランスコンダク
タンス劣化の比較を示した説明図、第１０図は長期高電
圧ストレスの後に１００／６非自非自己型ＮＭＯＳトラ
ンジスタに対するスレッシュホールド電圧シフトを示し
たグラフ図、第１１図は長期高電圧ストレスの後に１０
０／６非自非自己型ＮＭｏ５トランジスタに対するトラ
ンスコンダクタンスの劣化を示したグラフ図、第１２図
は長期高電圧ストレスの後に１００／８非自己整合型Ｎ
Ｍｏ５トランジスタに対するスレッシュホールド電圧の
シフトを示した説明図、第１３図は長期高電圧ストレス
の後の１００／８非自非自己型トランジスタに対するト
ランスコンダクタンスの劣化を示した説明図。 である。 （符号の説明） １０：フィールド酸化物領域 １２：半導体基板 １４：二酸化シリコン層 １８．２０：拡散領域 ２２：ゲート酸化物層 ２４：ＭＯＳコンデンサ上部プレート ２６：非自己整合型ゲート 特許出願人　　　　ナショナル　セミコンダクタ　コー
ポレーション 〕 ＦＩＧ、　ｆ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、　４ スレ、ンユ爪−ｌレドｔｈシ刀・ ＋ｏｏ／ｂ　　　ト＋ＭＯｓ ＦＩＧ、６ ＦＩＧ、７ スレ、シシ庫−Ｉレト″電ｈ−シフト １０口／％Ｎ稙０Ｓ ＦＩＧ、８ トランスつン７°クタンヌ劣把 口γ、、−）・Ｉ　　　　　＋　”ｎ−１’２　　　　
６　？（−）リ　　　Δ’ｌ−＋ｗ−”）’　４ＦＩＧ
、９ ＦＩＧ、　１０ す′）″九−）・２　　　６）−九一）１　　　Δ）・
藺）ＸＦＩＧ、　Ｉｆ

Claims (1)

1. 【特許請求の範囲】 １、ホットキャリア注入抑制用深接合ＭＯＳトランジス
   タにおいて、 （ａ）第１導電型と反対の導電型の半導体基板内に形成
   されその間にチャンネル領域を画定する第１導電型の互
   いに離隔された第１及び第２領域、尚前記チャンネルの
   実効チャンネル長さは約３．５ミクロン以下であり且つ
   前記第１及び第２領域の接合深さは約４，０００Å以上
   であり、 （ｂ）前記第１及び第２領域と前記チャンネル領域の上
   方で前記基板上に形成した誘電体物質層、（ｃ）前記チ
   ャンネル領域の上方で前記誘電体物質層上に形成した導
   電物質領域、 を有しており、同等の実効チャンネル長さの自己整合型
   ＭＯＳトランジスタと比較して改善された信頼性を有す
   ることを特徴とする深接合ＭＯＳトランジスタ。 ２、特許請求の範囲第１項において、前記第１導電型は
   Ｎ導電型であることを特徴とする深接合ＭＯＳトランジ
   スタ。 ３、特許請求の範囲第２項において、前記実効チャンネ
   ル長さは約３．３ミクロンであることを特徴とする深接
   合ＭＯＳトランジスタ。 ４、特許請求の範囲第３項において、前記接合深さは約
   ０．５乃至１．４ミクロンであることを特徴とする深接
   合ＭＯＳトランジスタ。 ５、特許請求の範囲第４項において、前記ポリシリコン
   領域は非整合型ゲートを形成していることを特徴とする
   深接合ＭＯＳトランジスタ。 ６、ホットキャリア注入抑制用深接合非整合型ＭＯＳト
   ランジスタを製造する方法において、（ａ）第１導電型
   の半導体基板内にドーパント物質を導入して前記基板の
   導電型と反対の導電型の互いに離隔した第１及び第２基
   板領域を形成してそれらの間にチャンネル領域を画定し
   、該チャンネルの実効チャンネル長さは約３．５ミクロ
   ン以下であり且つ前記第１及び第２領域の接合深さは約
   ４，０００Å以上であり、 （ｂ）前記第１及び第２領域及び前記チャンネル領域の
   上方で前記基板上に誘電体物質層を形成し、 （ｃ）前記チャンネル領域の上方で前記誘電体物質層上
   に導電物質領域を形成する、 上記各ステップを有することを特徴とする方法。