KR19990078010A - 절연게이트트랜지스터및그제조방법과반도체집적회로장치 - Google Patents

절연게이트트랜지스터및그제조방법과반도체집적회로장치 Download PDF

Info

Publication number
KR19990078010A
KR19990078010A KR1019990009156A KR19990009156A KR19990078010A KR 19990078010 A KR19990078010 A KR 19990078010A KR 1019990009156 A KR1019990009156 A KR 1019990009156A KR 19990009156 A KR19990009156 A KR 19990009156A KR 19990078010 A KR19990078010 A KR 19990078010A
Authority
KR
South Korea
Prior art keywords
gate electrode
gate
semiconductor substrate
region
semiconductor
Prior art date
Application number
KR1019990009156A
Other languages
English (en)
Inventor
오야나기다카스미
아미시로마사츠구
와타나베아츠오
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰도무, 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가나이 쓰도무
Publication of KR19990078010A publication Critical patent/KR19990078010A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

MOS트랜지스터 등의 절연게이트 트랜지스터 및 그 제조방법과 반도체집적회로장치에 관한 것으로서, 고내압 소자와 저내압 절연게이트 트랜지스터를 1칩상에 동시에 집적화하는데 적합한 절연게이트 트랜지스터의 구조 및 제조방법을 제공하기 위해서, 제1 도전형 반도체기판상에 마련된 제2 도전형 소스영역 및 드레인영역, 소스영역과 드레인영역 사이의 위치에서 절연막을 거쳐서 상기 반도체기판의 표면상에 마련된 게이트전극 및 게이트전극의 아래에 위치하는 반도체기판의 표면과 반도체기판내에서 소스영역 및 드레인영역에 접하고 또한 소스영역 및 드레인영역보다 깊은 영역에 형성된 제2 도전형 반도체층을 구비하고, 반도체층에 있어서 소스에 접하는 부분의 최심부와 드레인에 접하는 부분의 최심부 사이의 간격이 게이트전극의 게이트길이 이상인 것으로 하였다.
이것에 의해, 고내압 소자와 단채널 미세 저내압 MOS트랜지스터를 동시에 혼재시킬 수 있다는 효과가 얻어진다.

Description

절연게이트 트랜지스터 및 그 제조방법과 반도체집적회로장치{INSULATED GATE TRANSISTOR, A METHOD OF MANUFACTURING SAME, AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 MOS트랜지스터 등의 절연게이트 트랜지스터 및 그 제조방법과 반도체집적회로장치에 관한 것이다.
종래의 p채널 MOS트랜지스터에 있어서는 채널영역으로 되는 반도체기판 표면 근방에 p형 불순물이 이온주입법에 의해 주입되어 있다. 이 p형 불순물주입은 소자의 임계전압을 원하는 값으로 설정하는 것을 주된 목적으로 하고 있다. 통상, 얕은 p형 불순물층을 게이트산화막 바로 아래에 형성하기 위해서, p채널 MOS트랜지스터 형성영역의 전면에 p형 불순물의 이온주입을 실행하고 그 후 게이트산화막 및 게이트전극을 형성한다.
도 2에 종래의 프로세스의 1예로서 n형 실리콘기판을 사용한 p채널 MOS트랜지스터의 제조방법을 도시한다. 우선, 도 2의 (a)에 도시한 바와 같이 공지의 MOS트랜지스터의 제조프로세스로 n형 실리콘기판상에 LOCOS산화막(10),(11)을 형성한다. 다음에, 도 2의 (b)에 도시한 바와 같이 열산화막(80)을 얇게 형성하고, 실리콘기판 전면에 p형 불순물이온(B+ 또는 BF2+ 등)(70)을 십∼수십KeV로 1012∼1014㎝-2정도 이온주입해서 p형 불순물층(90)을 형성한다. 다음에, 도 2의 (c)에 도시한 바와 같이, 도 2의 (b)에서 형성된 열산화막(80)을 모두 제거한 후 공지의 MOS트랜지스터의 제조프로세스에 의해 게이트산화막(20), 게이트전극(30)을 형성하고, 이온주입법에 의해 소스/드레인영역을 형성해서 도 2의 (d)에 도시한 p채널MOS트랜지스터를 얻을 수 있다. 도 2의 (e)는 가속에너지 60keV, 1×1012㎝-2의 도즈량으로 붕소이온을 주입한 경우, 게이트산화막(80) 아래의 깊이방향의 붕소이온의 농도분포를 도시한 그래프이다.
한편, 80V정도 이상의 내압을 갖는 고내압 소자와 5V, 3.3V, 2.5V 등과 같은 내압을 갖는 저내압 MOS트랜지스터를 1칩상에 혼재시키는 경우, 고내압 소자의 채널을 형성하는 불순물층이 깊은 접합을 필요로 하고, 또 확산영역을 위해 정확한 위치를 필요로 한다. 그 때문에, 게이트산화막 및 게이트전극을 형성한 후, 게이트전극에 대한 자기정합법으로 불순물층의 위치를 결정하고, 열처리를 장시간 실시한다. 이 때, 저내압 MOS트랜지스터의 임계전압을 제어하기 위한 얕은 p형 불순물층을 종래와 같이 게이트산화막 및 게이트전극형성전에 형성하면, 고내압 소자를 위한 고온처리에 의해 얕은 p형 불순물층이 확산된다. 도 2의 (f)는 1예로서 게이트산화막 및 게이트전극 형성전에 가속에너지 60keV, 1×1012㎝-2의 도즈량으로 붕소이온을 주입하고 그 후 고내압 소자의 채널층을 형성하기 위해 1100℃에서 360분 열처리를 실시한 경우, 게이트산화막(20) 아래의 깊이방향의 붕소이온의 농도분포를 도시한 그래프이다. 도 2의 (e)에 비해, MOS트랜지스터의 임계전압을 결정하는 표면농도가 감소하고 있다는 것을 알 수 있다. 그 결과, MOS트랜지스터의 임계전압을 제어할 수 없다. 그러나, 표면농도를 증가시키기 위해서 주입도즈량을 증가시키면, 이 p형 확산층의 접합깊이가 깊어지고 소스영역과 드레인영역의 p형 확산층이 결합되어 MOS트랜지스터가 동작하지 않게 된다. 그러므로, 공지기술 즉 게이트전극을 형성한 후에 게이트전극 및 게이트산화막을 관통하도록 p형 불순물을 도입하는 일본국 특허공개공보 평성2-10841(1990)에 개시되어 있는 제조방법을 이용하는 것에 의해서, 고내압 소자와 저내압 p채널 MOS트랜지스터를 1칩상에 혼재시키는 것이 가능하게 된다.
상기 종래기술에서는 고집적화를 실현하기 위해 저내압 p채널 MOS트랜지스터의 소자 사이즈를 작게 즉 게이트길이를 짧게 하면, 소스접합 및 드레인접합의 공핍층이 접촉해서 게이트에 의해 전류를 제어할 수 없게 되는 펀치스루(punch-through)라고 하는 현상과 p채널 MOS트랜지스터가 동작하지 않게 된다는 문제가 발생한다.
본 발명은 상술한 종래기술의 상기 문제점에 감안해서 이루어진 것으로서, 본 발명의 목적은 고내압 소자와 저내압 절연게이트 트랜지스터를 1칩상에 동시에 집적화하는데 적합한 절연게이트 트랜지스터의 구조 및 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예인 p채널 MOS트랜지스터의 단면도,
도 2는 종래의 저내압 p채널 전계효과 트랜지스터의 제조방법을 도시한 도면 및 채널영역에서의 p형 불순물의 농도분포를 도시한 그래프,
도 3은 소스/드레인영역에서 붕소이온의 농도분포를 도시한 그래프,
도 4는 MOS트랜지스터의 유효채널길이와 임계전압의 관계 및 유효채널길이와 접합깊이의 비의 관계를 도시한 그래프,
도 5는 본 발명의 제2 실시예인 p채널 MOS트랜지스터의 제조방법을 도시한 도면,
도 6은 본 발명의 제3 실시예인 p채널 MOS트랜지스터의 제조방법을 도시한 도면,
도 7은 본 발명의 제4 실시예인 p채널 MOS트랜지스터의 제조방법을 도시한 도면,
도 8은 본 발명의 제5 실시예인 p채널 MOS트랜지스터의 제조방법을 도시한 도면,
도 9는 본 발명의 제6 실시예인 p채널 MOS트랜지스터의 제조방법을 도시한 도면.
본 발명에 의한 절연게이트 트랜지스터는 제1 도전형 반도체기판의 표면상에 마련된 제2 도전형 소스영역 및 드레인영역, 소스영역과 드레인영역 사이에 위치한 영역에서 절연막을 거쳐서 반도체기판의 표면상에 마련된 게이트전극을 구비한다. 또, 소스영역 및 드레인영역보다 불순물농도가 낮은 제2 도전형 반도체층은 게이트전극의 아래에 위치하는 반도체기판의 표면과 소스영역 및 드레인영역에 접하고 또한 소스영역 및 드레인영역보다 깊은 반도체기판내의 영역에 형성된다. 소스영역에 접하는 부분의 최심부와 드레인영역에 접하는 부분의 최심부의 간격은 게이트전극의 게이트길이 이상으로 되도록 설정되어 있다. 여기에서, 제1 도전형 및 제2 도전형은 p형 또는 n형이고 서로 반대도전형이다.
본 발명에 의하면, 소스영역 및 드레인영역보다 깊게 형성된 제2 반도체층 영역에 있어서 소스영역에 접하는 부분의 최심부와 드레인영역에 접하는 부분의 최심부의 간격이 게이트전극의 게이트길이 이상으로 설정되므로, 반도체기판내에서 공핍층이 서로 접촉하지 않게 된다. 그러므로, 공핍층의 접촉에 따른 반도체의 특성열화나 동작불능이 방지된다. 본 발명의 효과는 게이트길이를 감소시켜 채널을 짧게 하는 경우에 현저하고, 단채널화에 따른 열화를 방지할 수 있다.
상술한 절연게이트 트랜지스터는 다음과 같은 방법에 의해 제조된다. 본 발명에 의한 제조방법은 반도체기판 표면상에 게이트산화막 및 게이트전극을 형성하는 제1 공정, 게이트전극의 측벽에 레지스트를 도포하거나 절연물을 마련하는 제2 공정 및 불순물이 게이트전극 아래에 위치하는 반도체기판 표면에 도입되도록 게이트산화막, 게이트전극 및 레지스트 또는 절연물을 마스크로 사용하여 반도체기판에 제2 도전형 불순물의 이온을 주입하는 제3 공정을 포함하고 있다. 게이트전극의 양측의 게이트전극에 의해 마스크되어 있지 않은 반도체기판의 영역에는 각각 제2 도전형 불순물이 가장 깊게 도입되지만, 게이트전극의 측벽에서 레지스트 또는 절연물로 피복된 반도체기판의 영역에 있어서는 제2 도전형 불순물의 도입깊이가 억제된다. 이 때문에, 제2 도전형 소스영역 및 드레인영역을 형성하는 제3 공정후에 소스영역에 접하는 영역의 제2 공정에서 형성된 제2 도전형 반도체층의 최심부와 드레인영역에 접하는 영역의 최심부의 간격이 소스전극의 게이트길이보다 크게 된다.
본 발명은 게이트길이가 작은 미세한 절연게이트 트랜지스터를 갖는 반도체집적회로장치에 관한 것이고, 그 제조방법은 고내압의 반도체소자가 동시에 존재하는 경우와 같이 고온열처리하는 반도체집적회로장치에 적합하다. 즉, 게이트전극의 측벽에 절연물을 마련하는 것에 의해 열처리후 게이트전극을 마스크로 사용해서 임계전압조정용 고에너지 이온을 주입하는 경우에, 게이트전극의 양측의 게이트전극에서 마스크되어 있지 않은 반도체기판의 영역에 깊게 형성된 반도체층 사이의 공핍층의 접촉에 따른 절연게이트 트랜지스터의 특성열화를 방지할 수 있다. 본 발명의 효과는 특히 게이트길이가 짧은 절연게이트 트랜지스터와 고내압의 반도체소자를 구비하는 반도체집적회로장치에 있어서 현저하고, 미세한 절연게이트 트랜지스터의 특성열화를 방지할 수 있다.
[발명의 실시예]
<실시예 1>
도 1은 본 발명의 실시예인 p채널 MOS트랜지스터의 단면도이다. n형 반도체기판 표면상에 소자간 분리용 LOCOS산화막(10), (11)이 형성되고, 이들 LOCOS산화막 사이의 반도체기판 표면상에 고불순물농도의 p형 소스(60) 및 드레인(61)이 형성된다. 소스(60) 및 드레인(61)의 각각에 소스전극 및 드레인전극의 각각(도시되어 있지 않음)이 옴접합에 의해 접속되어 있다. 소스(60)과 드레인(61) 사이의 채널영역으로 될 반도체기판 표면상에 얇은 게이트실리콘산화막(20)과 그 위에 적층된 폴리실리콘 게이트전극(30)을 마련해서 MOS게이트를 형성한다. 게이트전극(30) 바로 아래의 반도체기판 표면영역에서 반도체기판내의 소스(60) 및 드레인(61)에 접하는 영역까지 또한 이들 반도체영역보다 깊은 영역에 걸쳐 소스 및 드레인보다 불순물농도가 낮은 MOS게이트의 임계전압을 조정하는 p형 반도체층이 형성되어 있다. p형 반도체층(50)의 게이트전극(30) 바로 아래의 반도체기판 표면상의 부분만이 실질적으로 임계전압을 조정하도록 작용을 갖는다. 그러나, 소스(60) 및 드레인(61)이 위치하는 영역에 p형 반도체층(50)을 형성하는 것에 의해서, 후술하는 바와 같이 게이트전극을마스크로서 사용하는 이온주입에 의한 임계전압 조정이 가능하게 된다. 본 실시예에 있어서는 p형 반도체층(50)에 있어서 소스(60)에 접하는 영역과 드레인에 접하는 영역 사이의 간격 즉 도면중 LSD로 나타내는 소스/드레인간 거리는 반도체기판 표면에서 깊어질수록 넓어지고, 최심부(가장 깊은 부분)에서의 간격Ld는 게이트전극(30)의 폭 즉 게이트길이LG보다 커진다. 그러므로, 소스/드레인 사이의 공핍층의 펀치스루의 발생이 어렵게 되고, 게이트길이가 2㎛이하로 짧아져도 p채널 MOS트랜지스터의 동작이 충분히 가능하게 된다.
반도체기판 표면에서 깊어질수록 LSD가 넓어지도록 하기 위해서, 게이트전극(30)의 측벽에 실리콘산화막으로 이루어지는 절연막(40), (41)이 마련되어 있다. 이 실리콘산화물은 게이트산화막(20)의 게이트전극의 끝에서 떨어진 부분까지 측벽을 따라 연장하는 게이트전극(30)의 측벽에 부착하도록 형성된다. 절연막(40), (41)을 갖는 소자구성에 의해, 후술하는 바와 같이 게이트전극(30)을 마스크로서 사용하는 이온주입에 의해 본 실시예와 같은 p형 반도체층(50)을 형성할 수 있다.
본 실시예에 있어서는 p형 반도체층(50)이 소스(60) 및 드레인(61)보다 깊은 부분을 갖고 있어도 게이트전극을 마스크로서 사용하는 이온주입에 의한 임계전압의 조정이 가능하게 된다. 따라서, 본 실시예에 있어서는 후술하는 바와 같이 단채널의 p채널 MOS트랜지스터와 고내압의 반도체소자(예를 들면 IGBT)를 동일 반도체칩상에 집적화할 수 있다.
다음에, 본 발명의 발명자들에 의해 검토된 p채널 MOS트랜지스터로서 확실하게 동작하기 위한 본 실시예의 구성조건을 설명한다.
3000∼6000Å정도의 영역에서 소스 및 드레인과 접하는 p형 반도체층(50)의 접합깊이xj1을 갖는 p채널 MOS트랜지스터의 비를 사용해서 유효채널길이(게이트산화막 아래의 소스/드레인간 거리Lch즉 게이트산화막 아래의 p형 반도체층(50)의 게이트길이방향의 폭)를 파라미터로서 게이트산화막 아래의 p형 반도체층(50)의 접합깊이xj2로 변화시킨 경우의 임계전압의 변화를 시뮬레이션에 의해 구한 결과를 도 4a에 도시한다. p형 반도체층(50)의 접합깊이의 비(xj2/xj1)가 0.25보다 커지면, MOS트랜지스터로서 동작하지 않거나 임계전압을 결정할 수 없다. 또 비가 0.05보다 작으면, 임계값을 제어할 수 없다. 통상, MOS트랜지스터는 온도변화에 의한 임계전압의 변화와 임계전압의 상승에 의한 드레인전류의 변화를 억제하기 위해 임계전압이 ±0.15V내로 변화되도록 설계된다. 그러므로, 도 4a에 있어서는, ±0.15V를 벗어나는 임계유효채널길이가 결정되고, p형 반도체층(50)의 접합깊이의 비와 ±0.15V를 벗어나는 임계유효채널길이의 관계가 결정된다. 이 결과가 도 4b에 도시한 것이다. 접합깊이의 비 및 트랜지스터의 유효채널길이가 도 4b의 사선부분의 영역이면, p채널 MOS트랜지스터는 확실하게 동작한다.
<실시예 2>
도 5는 본 발명의 제2 실시예인 제조방법의 공정을 도시한 p채널 MOS트랜지스터의 단면도이다.
도 5의 (a)에 도시한 바와 같이, n형 실리콘기판상에 LOCOS산화막(10), (11)이 종래의 MOS트랜지스터제조방법에 의해 형성되고, MOS트랜지스터가 형성된 영역은 활성영역으로 된다. 다음에, 도 5의 (b)에 도시한 바와 같이 게이트실리콘 산화막(20)이 열성장법에 의해 수십∼수백Å 두께로 퇴적되고, n형 폴리실리콘막(30)이 CVD법에 의해 수백∼수천Å 두께로 퇴적된다. 다음에, 게이트길이 0.5㎛∼2㎛의 게이트영역을 남기도록 게이트실리콘산화막(20)과 폴리실리콘막(30)상에 포토프로세스가 실행되고 불필요한 영역이 드라이에칭에 의해 제거된다. 다음에, 도 5의 (c)에 도시한 바와 같이 게이트영역의 실리콘막의 측벽에 부착되도록 2㎛이상의 두께로 폴리실리콘 이외의 부분에 레지스트(100)을 도포하고, p형 불순물이온(B+ 또는 BF2+ 등)(70)을 수십∼수백keV로 실리콘기판 전면에 이온주입한다. 도 5의 (c)의 공정에서 도포된 레지스트를 제거한 후, 도 5의 (d)에 도시한 바와 같이 폴리실리콘상면 및 폴리실리콘의 측면에서 수백㎚∼수미크론의 폭으로 수천Å 두께의 레지스트를 도포한다. 여기에서, p형 불순물이온(B+ 또는 BF2+ 등)(70)을 수십∼수백keV로 실리콘기판 전면에 이온주입한다. 그 후, 도 5의 (e)에 도시한 바와 같이 종래의 MOS트랜지스터 제조프로세스에 의해 p채널 MOS트랜지스터의 소스/드레인영역(60), (61)이 형성된다.
도 5의 (d)에 도시한 프로세스에서 실행한 이온주입에서는 게이트전극의 측벽의 아래부분에 소스/드레인의 끝 부분이 도달하고 있지 않으므로 펀치스루가 억제되고 있다. 또, 도 5의 (c)에 도시한 프로세스에 의해 게이트전극 아래에 얕은 p형 불순물층(51)이 정확하게 형성되고, 제조된 p채널 MOS트랜지스터의 임계전압을 원하는 값으로 제어할 수 있다.
임계전압을 조절하기 위한 p형 불순물층(50), (51), (52)는 불순물농도가 낮으므로 소스 및 드레인전극(도시되어 있지 않음)과의 옴접촉을 형성할 수 없다. 그 때문에, 옴접촉을 형성할 수 있을 정도의 농도로 p형 불순물(통상은 1×1015/㎠ 이상)을 더 이온주입하여 소스(60) 및 드레인(61)을 형성한다. 통상, 미세 p채널 MOS트랜지스터가 제조되는 경우, p형 소스 및 드레인의 깊이는 공핍층의 접촉을 방지하기 위해서 게이트길이가 짧아질수록 얕게 해야만 한다. 그래서, 통상 예를 들면 게이트길이 1.3㎛의 프로세스에 있어서는 B+를 30keV로, BF2+를 60keV로 사용하는 이온주입에 의해 소스 및 드레인이 형성된다. 게이트길이가 짧아지면 이 가속에너지보다 동일 내지는 낮은 가속에너지가 사용된다. 도 3a는 B+를 가속에너지 30keV로, 또 BF2+를 가속에너지 60keV로 이온주입하고 그 후 결함회복과 층간절연막형성을 위한 프로세스를 실행한 경우에 있어서의 깊이방향의 붕소이온의 농도분포를 도시한 도면이다. 게이트길이 1.3㎛의 MOS트랜지스터가 제조되는 경우, 고농도의 소스/드레인의 접합깊이는 450∼500㎚정도로 된다.
한편, 게이트산화막 아래에 p형 불순물층(51)을 형성하기 위해서는 게이트전극 및 게이트산화막을 관통하고 p채널 MOS트랜지스터의 임계전압을 조절하기 위해 1×1016/㎤를 초과하는 충분한 표면농도의 가속에너지에 의해 이온이 주입되어야만 한다. 게이트전극의 두께는 종래의 게이트길이 1㎛정도의 프로세스에서는 n형 폴리실리콘에 대해 3000∼4000Å정도이고, 게이트길이 0.8㎛정도의 프로세스에서는 n형 폴리실리콘에 대해 1000Å정도, 폴리사이드 또는 실리사이드 등에 대해 1500Å정도이다. 게이트전극의 필수조건은 저저항이므로, 게이트길이가 짧아져도 대폭으로 두께를 변화시킬 필요는 없다. 게이트산화막 두께는 100∼300Å정도이다. 게이트길이 1.3㎛정도의 프로세스에서 통상 사용되는 250Å의 게이트산화막과 3500Å의 폴리실리콘막이 사용되는 경우에는 게이트산화막을 통해서 B+를 주입하고 1×1016/㎤의 표면농도를 충분히 초과하기 위해서 100keV이상의 가속에너지가 필요하다. 또, 게이트길이 0.8㎛정도의 프로세스에서 통상 사용되는 180Å의 게이트산화막 및 게이트전극으로서 1000Å의 폴리실리콘막과 1500Å의 실리사이드가 사용되는 경우에는 B+를 주입하기 위해서 80keV이상의 가속에너지가 필요하다. 또, 게이트길이가 짧아졌다고 해도 저저항이 필수적이므로 두께는 대폭으로 변경되지 않는다. 그러므로, 1×1016/㎤를 충분히 초과하는 표면농도를 유지하기 위해 B+를 주입하는 경우 90keV이상의 가속에너지가 필요하다.
도 3b는 B+를 90keV의 가속에너지로 주입해서 p형 반도체층(51)을 형성함과 동시에 형성된 p형 반도체층(50), (52)의 깊이방향의 B+의 농도분포를 도시한 그래프이다. 이 도면에서는 접합깊이가 550㎚정도라는 것을 알 수 있다. 도면에 도시한 바와 같이, 상대적으로 저농도의 p형 반도체층(50), (52)가 고농도의 소스(60) 및 드레인(61)보다 깊은 접합깊이의 위치에 존재한다. 또, 게이트길이 1.3㎛이하의 p채널 MOS트랜지스터에 있어서는 공핍층의 접촉을 방지하기 위해서 저농도의 접합깊이위치에서 게이트길이 이상의 소스/드레인간 거리를 확보할 필요가 있다.
본 실시예에서는 게이트(30)의 측벽에 레지스트(100)을 도포해서 이온주입을 실행한다. 그러므로, p형 반도체층(50), (52) 사이의 간격, 즉 도 1에 도시한 최심부에서의 소스/드레인 간격Ld를 게이트길이보다 크게 할 수 있다.
본 실시예에서는 n형 실리콘기판의 예만을 도시하였다. 그러나, p형 실리콘기판, SOI기판, DI분리기판 등에도 적용할 수 있다.
<실시예 3>
도 6은 본 발명의 제3 실시예인 제조방법의 공정을 도시한 p채널 MOS트랜지스터의 단면도이다.
도 6의 (a)에 도시한 바와 같이, n형 실리콘기판상에 LOCOS산화막(10), (11)이 종래의 MOS트랜지스터제조방법에 의해 형성되고, MOS트랜지스터가 형성하는 영역은 활성영역으로 된다. 다음에, 도 6의 (b)에 도시한 바와같이 게이트실리콘 산화막(20)이 열성장법에 의해 수십∼수백Å 두께로 퇴적되고, n형 폴리실리콘막(30)이 CVD법에 의해 수백∼수천Å 두께로 퇴적된다. 다음에, 도 6의 (c)에 도시한 바와 같이 게이트길이 0.5㎛∼2㎛의 게이트영역을 남기도록 게이트실리콘산화막(20)과 폴리실리콘막(30)상에 포토프로세스가 실행되고 불필요한 영역이 드라이에칭에 의해 제거된다. 다음에, 실리콘기판 전면에 실리콘산화막(42)가 CVD법에 의해 수천Å의 두께로 퇴적된다. 이 퇴적된 실리콘산화막상에 드라이에칭법에 의해 이방성에칭을 실행하면, 절연물인 실리콘산화막의 측벽(40), (41)이 잔류하고 이 실리콘산화막이 도 6의 (e)에 도시한 바와 같이 게이트산화막에 도달할 때까지 게이트영역의 폴리실리콘막의 측면에 부착되어 있다. 여기에서, p형 불순물이온(B+ 또는 BF2+ 등)(70)을 수십∼수백keV로 실리콘기판 전면에 이온주입한다. 그후 종래의 MOS트랜지스터 제조프로세스에 의해 p채널 MOS트랜지스터의 소스/드레인영역(60), (61)이 형성되고, 도 6의 (f)에 도시한 바와 같이 p채널 MOS트랜지스터가 얻어진다.
게이트전극 및 게이트산화막을 통해 p형 불순물이온의 이온주입을 실행하면, 게이트전극 바로 아래에 얕은 p형 불순물층(51)이 형성되어 제조된 p채널 MOS트랜지스터의 임계전압을 원하는 값으로 제어할 수 있다.
본 실시예에서는 n형 실리콘기판의 예만을 도시하였다. 그러나, 본 발명은 p형 실리콘기판, SOI기판, DI분리기판 등에도 적용할 수 있다.
<실시예 4>
도 7은 본 발명의 제4 실시예인 제조방법의 공정을 도시한 도면으로서, 엔한스먼트형 n채널 MOS트랜지스터와 p채널 MOS트랜지스터가 1칩상에 형성된 반도체집적회로장치의 단면도이다.
도 7의 (a)에 도시한 바와 같이, n형 실리콘기판상에 LOCOS산화막(10), (11), (12)가 종래의 MOS트랜지스터제조방법에 의해 형성되고, p채널 및 n채널의 MOS트랜지스터가 형성된 영역이 활성영역으로 된다. n채널 MOS트랜지스터가 형성된 영역에 있어서는 붕소이온 등의 p형 불순물의 이온주입과 고온의 열처리에 의해 p-well(200)이 형성된다. 다음에, 도 7의 (b)에 도시한 바와 같이 게이트실리콘산화막(20)이 열성장법에 의해 수십∼수백Å 두께로 퇴적되고, n형의 폴리실리콘막(30)이 CVD법에 의해 수백∼수천Å 두께로 퇴적된다. 그 후, 도 7의 (c)에 도시한 바와 같이 n채널 MOS트랜지스터와 p채널 MOS트랜지스터가 형성된 각각의 영역에 게이트길이 0.5㎛∼2㎛의 게이트영역을 남기도록 게이트실리콘산화막(20)과 폴리실리콘막(30)상에 포토프로세스가 실행되고 불필요한 영역이 드라이에칭에 의해 제거된다. 다음에, 실리콘기판 전면에 실리콘산화막(44)가 CVD법에 의해 수천Å두께로 퇴적된다. 이 퇴적된 실리콘산화막상에 드라이에칭법에 의해 이방성에칭을 실행하면, 게이트실리콘 산화막 및 폴리실리콘막의 측면에 실리콘산화막의 측벽(40), (41), (42), (43)이 잔류한다. 여기에서, p형 불순물이온(B+ 또는 BF2+ 등)(70)을 수십∼수백keV로 실리콘기판 전면에 이온주입한다. 그 후, 종래의 MOS트랜지스터 제조프로세스에 의해서, p채널 MOS트랜지스터형성영역에는 p형 소스/드레인영역(62), (63)이 형성되고, n채널 MOS트랜지스터형성영역에는 n형 소스/드레인영역(60), (61)이 형성된다.
게이트전극을 통해서 p형 불순물이온을 이온주입하면, 게이트전극 바로 아래에 얕은 p형 불순물층(50), (51)이 형성되고, 제조된 p채널 MOS트랜지스터와 n채널 MOS트랜지스터 모두의 임계전압을 원하는 값으로 제어할 수 있다.
본 실시예에서는 n형 실리콘기판의 예만을 도시하였다. 그러나, p형 실리콘기판, SOI기판, DI분리기판 등에도 적용할 수 있다.
<실시예 5>
도 8은 본 발명의 제5 실시예인 제조방법의 공정을 도시한 도면으로서, 고내압 n채널 MOS트랜지스터와 저내압 p채널 MOS트랜지스터가 1칩상에 형성된 반도체집적회로장치의 단면도이다.
도 8의 (a)에 도시한 바와 같이, n형 실리콘기판상에 LOCOS산화막(10), (11), (12), (13)이 종래의 MOS트랜지스터제조방법에 의해 형성되고, 고내압 n채널 MOS트랜지스터와 저내압 p채널 MOS트랜지스터가 형성된 영역이 활성영역으로 된다. 또, 인 등의 p형 불순물(90)의 이온주입과 고온의 열처리에 의해 n-well이 형성된다. 다음에, 도 8의 (b)에 도시한 바와 같이 게이트실리콘산화막(20)이 열성장법에 의해 수십∼수백Å두께로 퇴적되고, n형 폴리실리콘막(30)이 CVD법에 의해 수백∼수천Å두께로 퇴적된다. 다음에, 도 8의 (c)에 도시한 바와 같이 고내압 n채널전계효과 트랜지스터에 대해 수㎛의 게이트길이L2, L3의 게이트영역, 저내압 p채널전계효과 트랜지스터에 대해 0.5∼2㎛의 게이트길이L1의 게이트영역을 각각 남기도록 게이트실리콘산화막(20)과 폴리실리콘막(30)상에 포토프로세스가 실행되고 불필요한 영역이 드라이에칭에 의해 제거된다. 다음에, 고내압 n채널 MOS트랜지스터의 영역에만 p형 불순물이온(B+ 또는 BF2+ 등)(70)이 이온주입에 의해 도입되고, 수백∼천수백℃, 수십∼수백분정도의 열확산프로세스에 의해 도 8의 (d)에 도시한 바와 같이 깊은 p형 불순물층(65)가 형성된다. 다음에, 실리콘기판 전면에 실리콘산화막(44)가 CVD법에 의해 수천Å두께로 퇴적된다. 이 퇴적된 실리콘산화막상에 드라이에칭법에 의해 에칭을 실행하면, 도 8의 (f)에 도시한 바와 같이 게이트실리콘산화막 및 폴리실리콘막의 측면에 실리콘산화막에 의한 측벽(40), (41)이 잔류한다. 여기에서, 저내압 p채널전계효과 트랜지스터의 영역에만 p형 불순물이온(B+ 또는 BF2+ 등)(70)을 수십∼수백keV로 이온주입해서 p형 불순물층(50)을 형성한다. 그 후, 종래의 MOS트랜지스터 제조프로세스에 의해 고내압 n채널 MOS트랜지스터 형성영역에는 n형 소스/드레인영역(62), (63)이 형성되고, 저내압 p채널 MOS트랜지스터 형성영역에는 p형 소스/드레인영역(60), (61)이 형성된다.
이상에 의해 제조된 저내압 p채널 MOS트랜지스터에서는 게이트전극을 형성한 후에 임계전압을 조절하는 p형 불순물이온의 이온주입이 실행된다. 따라서, 저내압 p채널 MOS트랜지스터는 고내압 n채널 MOS트랜지스터의 채널스톱영역형성을 위한 고온의 열처리에 의해 영향을 받지 않고 p채널 MOS트랜지스터의 임계값을 원하는 값으로 제어할 수 있다.
본 실시예에서는 n형 실리콘기판의 예만을 도시하였다. 그러나, p형 실리콘기판, SOI기판, DI분리기판 등에도 적용할 수 있다. 또, 고내압 n채널 MOS트랜지스터와 저내압 p채널 MOS트랜지스터를 1칩상에 형성하는 실시예를 도시했지만, 고내압 p채널 MOS트랜지스터와 저내압 p채널 MOS트랜지스터도 마찬가지로 해서 1칩상에 형성할 수 있다.
<실시예 6>
도 9는 본 발명의 제6 실시예인 제조방법의 공정을 도시한 도면으로서, IGBT와 p채널 MOS트랜지스터가 1칩상에 형성된 반도체집적회로장치의 단면도이다.
도 9의 (a)에 도시한 바와 같이, n형 실리콘기판상에 LOCOS산화막(10), (11), (12), (13)이 종래의 MOS트랜지스터제조방법에 의해 형성되고, 전계효과 트랜지스터 및 IGBT가 형성된 영역이 활성영역으로 된다. 다음에, 도 9의 (b)에 도시한 바와 같이 게이트실리콘산화막(20)이 열성장법에 의해 수십∼수백Å두께로 퇴적되고, n형 폴리실리콘막(30)이 CVD법에 의해 수백∼수천Å두께로 퇴적된다. 그 후, 도 9의 (c)에 도시한 바와 같이 IGBT에 대해 수㎛의 게이트길이L2의 게이트영역, 저내압 p채널 MOS트랜지스터에 대해 0.5∼2㎛의 게이트길이L1의 게이트영역을 남기도록 포토공정이 실시되고 불필요한 영역이 드라이에칭에 의해 제거된다. 다음에, IGBT의 영역에만 p형 불순물(90)이 이온주입에 의해 도입되고 수백∼천수백℃, 수십∼수백분 정도의 열확산프로세스에 의해 도 9의 (d)에 도시한 바와 같이 깊은 p형 불순물층(61)이 형성된다. 그 후, 마찬가지로 p형 불순물이온이 이온주입에 의해 도입되고 수백∼천수백℃, 수십∼수백분정도의 열확산프로세스에 의해 p형 불순물층(60)이 형성된다. 또, IGBT의 n형 애노드(anode)를 형성하기 위해서 이온주입이 실행된다. 다음에, 도 9의 (e)에 도시한 바와 같이 실리콘기판 전면에 실리콘산화막(44)가 CVD법에 의해 수천Å두께로 퇴적된다. 이 퇴적된 실리콘산화막을 드라이에칭법에 의해 에칭하면, 도 9의 (f)에 도시한 바와 같이 게이트실리콘산화막 및 폴리실리콘막의 측면에 실리콘산화막의 측벽(40), (41), (42), (43)이 잔류한다. 여기에서, 저내압 p채널전계효과 트랜지스터의 영역에만 p형 불순물이온(B+ 또는 BF2+ 등)(70)을 수십∼수백keV로 이온주입해서 p형의 불순물층(50)을 형성한다. 그 후, 종래의 IGBT 및 MOS제조프로세스에 의해서, IGBT에 대해 p형 콜렉터(65)가 형성되고, 저내압의 p채널 MOS트랜지스터에 대해 p형의 소스/드레인영역(63), (64)가 형성된다.
이상에 의해 제조된 저내압 p채널 MOS트랜지스터에서는 게이트전극을 형성한 후에 임계전압을 조절하는 p형 불순물이온의 이온주입이 실행된다. 따라서, 저내압 p채널 MOS트랜지스터는 IGBT의 채널스톱영역형성을 위한 고온의 열처리에 의해 영향을 받지 않고 p채널 MOS트랜지스터의 임계값을 원하는 값으로 제어할 수 있다.
이상에 의해, IGBT와 저내압 p채널 MOS트랜지스터를 동일칩상에 탑재할 수 있다.
본 실시예에서는 n형 실리콘기판의 예만을 도시하였다. 그러나, p형 실리콘기판, SOI기판, DI분리기판 등에도 적용할 수 있다.
상기와 같이 본 발명에 의하면, 고내압 소자와 단채널 미세 저내압 MOS트랜지스터를 동시에 혼재시킬 수 있다.

Claims (9)

  1. 제1 도전형 반도체기판상에 마련된 제2 도전형 소스영역 및 드레인영역,
    상기 소스영역과 상기 드레인영역 사이의 위치에서 절연막을 거쳐서 상기 반도체기판의 표면상에 마련된 게이트전극 및
    상기 게이트전극의 아래에 위치하는 상기 반도체기판의 표면과 반도체기판내에서 상기 소스영역 및 상기 드레인영역에 접하고 또한 상기 소스영역 및 상기 드레인영역보다 깊은 영역에 형성된 제2 도전형 반도체층을 구비하고,
    상기 반도체층에 있어서 상기 소스에 접하는 부분의 최심부와 상기 드레인에 접하는 부분의 최심부 사이의 간격이 상기 게이트전극의 게이트길이 이상인 것을 특징으로 하는 절연게이트 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체층의 최심부의 접합깊이에 대한 상기 반도체층의 상기 게이트전극의 아래에 위치한 영역의 접합깊이의 비와 상기 반도체층의 상기 게이트전극의 아래에 위치한 영역의 게이트길이방향의 폭과의 관계가 본원의 도 4에 도시한 관계에 있는 것을 특징으로 하는 절연게이트 트랜지스터,
  3. 제2항에 있어서,
    상기의 비가 0.05 내지 0.25의 범위인 것을 특징으로 하는 절연게이트 트랜지스터,
  4. 제1항에 있어서,
    상기 게이트전극의 측벽에 절연막이 마련되어 있는 것을 특징으로 하는 절연게이트 트랜지스터.
  5. 특허청구범위 제1항에 기재된 절연게이트 트랜지스터와 상기 절연게이트 트랜지스터보다 내압이 높은 반도체소자를 갖는 반도체칩을 구비하는 것을 특징으로 하는 반도체집적회로장치.
  6. 제1 도전형 반도체기판의 표면상에 게이트산화막 및 게이트전극을 형성하는 제1 공정,
    상기 게이트전극의 측벽에 레지스트를 도포하는 제2 공정,
    제2 도전형의 불순물이 상기 게이트전극의 아래에 위치하는 상기 반도체기판의 표면에 도입되도록 상기 게이트산화막, 상기 게이트전극 및 상기 레지스트를 마스크로 사용하여 상기 반도체기판에 이온을 주입하는 제3 공정 및
    상기 제3 공정후 제2 도전형 소스영역 및 드레인영역을 형성하는 제4 공정을 포함하는 것을 특징으로 하는 절연게이트 트랜지스터의 제조방법.
  7. 제1 도전형 반도체기판의 표면상에 게이트산화막 및 게이트전극을 형성하는 제1 공정,
    상기 게이트전극의 측벽에 절연물을 마련하는 제2 공정,
    제2 도전형의 불순물이 상기 게이트전극의 아래에 위치하는 상기 반도체기판의 표면에 도입되도록 상기 게이트산화막, 상기 게이트전극 및 상기 절연물을 마스크로 사용하여 상기 반도체기판에 이온을 주입하는 제3 공정 및
    상기 제3 공정후 제2 도전형 소스영역 및 드레인영역을 형성하는 제4 공정을 포함하는 것을 특징으로 하는 절연게이트 트랜지스터의 제조방법.
  8. 제1 도전형 반도체기판의 표면상에 제2 도전형 웰영역을 열처리에 의해 형성하는 제1 공정,
    상기 반도체기판의 제1 도전형 표면상에 게이트산화막 및 게이트전극을 형성하는 제2 공정,
    상기 게이트전극의 측벽에 절연물을 마련하는 제3 공정,
    제2 도전형 불순물이 상기 게이트전극의 아래에 위치하는 상기 반도체기판의 표면상에 도입되도록 상기 게이트산화막, 상기 게이트전극 및 상기 절연물을 마스크로 사용하여 상기 반도체기판에 이온을 주입하는 제4 공정 및
    상기 제4 공정후 제2 도전형 소스영역 및 드레인영역을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 절연게이트 트랜지스터의 제조방법.
  9. 절연게이트 트랜지스터와 상기 절연게이트 트랜지스터보다 내압이 높은 반도체소자를 구비하는 반도체집적회로장치의 제조방법으로서,
    제1 도전형 반도체기판의 표면상에 상기 반도체소자의 제2 도전형의 깊은 반도체영역을 열처리에 의해 형성하는 제1 공정,
    상기 반도체기판의 제1 도전형 표면상에 상기 절연게이트 트랜지스터에 있어서의 게이트산화막 및 게이트전극을 형성하는 제2 공정,
    상기 게이트전극의 측벽에 절연물을 마련하는 제3 공정,
    제2 도전형 불순물이 상기 게이트전극의 아래에 위치하는 상기 반도체기판의 표면상에서 상기 트랜지스터 기판의 상기 절연게이트 트랜지스터로 될 영역에 도입되도록 상기 게이트산화막, 상기 게이트전극 및 상기 절연물을 마스크로 사용하는 상기 반도체기판에 이온을 주입하는 제4 공정 및
    상기 제4 공정후 상기 절연게이트 트랜지스터의 제2 도전형 소스영역 및 드레인영역을 형성하는 제5 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
KR1019990009156A 1998-03-30 1999-03-18 절연게이트트랜지스터및그제조방법과반도체집적회로장치 KR19990078010A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10083204A JPH11284178A (ja) 1998-03-30 1998-03-30 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置
JP1998-83204 1998-03-30

Publications (1)

Publication Number Publication Date
KR19990078010A true KR19990078010A (ko) 1999-10-25

Family

ID=13795805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990009156A KR19990078010A (ko) 1998-03-30 1999-03-18 절연게이트트랜지스터및그제조방법과반도체집적회로장치

Country Status (4)

Country Link
EP (1) EP0948041A3 (ko)
JP (1) JPH11284178A (ko)
KR (1) KR19990078010A (ko)
CN (1) CN1238564A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806580B2 (en) * 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
JP5081030B2 (ja) * 2008-03-26 2012-11-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20110024764A1 (en) * 2008-03-31 2011-02-03 Tomohiro Kimura Semiconductor device, method for producing the same, and display device
KR101063690B1 (ko) 2008-11-21 2011-09-14 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
CN101764095B (zh) * 2008-12-25 2014-04-02 北大方正集团有限公司 一种cmos芯片处理方法及设备
CN102479813A (zh) * 2010-11-22 2012-05-30 北大方正集团有限公司 晶体管及其制造方法、芯片及太阳能计算器
CN102683354B (zh) * 2012-03-22 2014-12-17 京东方科技集团股份有限公司 顶栅型n-tft、阵列基板及其制备方法和显示装置
US20130292766A1 (en) * 2012-05-03 2013-11-07 International Business Machines Corporation Semiconductor substrate with transistors having different threshold voltages
CN113506741A (zh) * 2021-06-17 2021-10-15 上海华虹宏力半导体制造有限公司 一种改善pmos晶体管短沟道效应的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102184A (ja) * 1991-03-29 1993-04-23 Miyazaki Oki Electric Co Ltd レジストによるｌｄｄサイドウオール形成方法

Also Published As

Publication number Publication date
JPH11284178A (ja) 1999-10-15
EP0948041A2 (en) 1999-10-06
CN1238564A (zh) 1999-12-15
EP0948041A3 (en) 1999-12-22

Similar Documents

Publication Publication Date Title
EP0074215B1 (en) Cmos devices with self-aligned channel stops
EP0749165B1 (en) Thin film transistor in insulated semiconductor substrate and manufacturing method thereof
KR100459872B1 (ko) 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법
US7575977B2 (en) Self-aligned LDMOS fabrication method integrated deep-sub-micron VLSI process, using a self-aligned lithography etches and implant process
KR970011744B1 (ko) 상보형 반도체장치 및 그 제조방법
US5334870A (en) Complementary MIS transistor and a fabrication process thereof
US6255152B1 (en) Method of fabricating CMOS using Si-B layer to form source/drain extension junction
KR930008536B1 (ko) 반도체장치
KR100962233B1 (ko) 고전압 접합형 전계효과 트랜지스터
US6693331B2 (en) Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation
KR930003456B1 (ko) Misfet로 구성되는 반도체 장치의 제조방법
US5831313A (en) Structure for improving latch-up immunity and interwell isolation in a semiconductor device
US4131907A (en) Short-channel V-groove complementary MOS device
US4084311A (en) Process for preparing complementary MOS integrated circuit
KR100368847B1 (ko) 절연게이트반도체장치및그제조방법
US6200836B1 (en) Using oxide junction to cut off sub-threshold leakage in CMOS devices
KR19990078010A (ko) 절연게이트트랜지스터및그제조방법과반도체집적회로장치
US5786252A (en) Method of manufacturing a semiconductor device, and semiconductor device manufactured by such a method
US6348382B1 (en) Integration process to increase high voltage breakdown performance
KR0139773B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US6362034B1 (en) Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field
US7335549B2 (en) Semiconductor device and method for fabricating the same
KR20010016838A (ko) 모스 트랜지스터의 불순물 주입영역 형성 방법
JPS6255309B2 (ko)
KR101212267B1 (ko) 고전압 숏키 다이오드

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid