CN102683354B - 顶栅型n-tft、阵列基板及其制备方法和显示装置 - Google Patents
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Abstract
本发明提供一种顶栅型N-TFT，包括微掺杂的N-TFT沟道区，所述顶栅型N-TFT的栅极厚度和栅绝缘层的厚度使得栅极和栅绝缘层能够在进行掺杂工艺得到N-TFT轻掺杂区的同时阻挡部分掺杂离子从而得到微掺杂N-TFT沟道区。本发明通过设置N-TFT栅极和栅极绝缘层的厚度，实现了采用一步掺杂工艺同时获得N-TFT的轻掺杂区和微掺杂的沟道区，在构图工艺中采用半色调或灰阶掩膜工艺，利用七次构图工艺即可实现阵列基板的制备，简化了工艺流程，提高了生产效率。
Description
技术领域
本发明涉及薄膜晶体管的技术领域，具体地，涉及一种顶栅型N-TFT、阵列基板及其制备方法和显示装置。
背景技术
目前，液晶显示技术越来越普遍地应用在生活的各个领域。液晶显示技术包括非晶硅薄膜晶体管液晶显示器(a-Si TFT LCD)和低温多晶硅液晶显示器(Low temperature Polysilicon LTPS LCD)。
现有技术中，由于载流子迁移率的限制，非晶硅薄膜晶体管液晶显示器很难满足轻薄、省电和高画质的要求，而低温多晶硅液晶显示器则具有画面刷新速度快、亮度高和清晰度高等优点，所以，低温多晶硅液晶显示器越来越成为液晶显示器的主流产品。然而，低温多晶硅液晶显示器中阵列基板的制备工艺复杂，通过需要8-10次构图工艺才能完成，同时对N-TFT的沟道区和轻掺杂区进行掺杂时，采用两步掺杂工艺，工艺复杂，降低了阵列基板的良率和生产效率，也增加了生产成本。
发明内容
为简化工艺，降低生产成本，本发明提供一种顶栅型N-TFT，包括微掺杂的N-TFT沟道区，所述顶栅型N-TFT的栅极厚度和栅绝缘层的厚度使得栅极和栅绝缘层能够在进行掺杂工艺得到N-TFT轻掺杂区的同时阻挡部分掺杂离子从而得到微掺杂N-TFT沟道区。
优选地，所述顶栅型N-TFT的栅极的材料为铝、钕或铝钕合金，所述顶栅型N-TFT的栅极厚度为30～50nm。
优选地，所述栅极绝缘层材料为SiNx层、SiO2层或SiNx与SiO2形成的复合层，所述栅极绝缘层的厚度为10～100nm。
本发明还提供一种阵列基板，包括上述的顶栅型N-TFT。
进一步地，所述阵列基板还包括顶栅型P-TFT，所述P-TFT的栅极的厚度大于所述N-TFT栅极的厚度。
进一步地，所述阵列基板还包括顶栅型P-TFT，所述P-TFT的栅极的厚度与所述N-TFT栅极的厚度相同。
本发明还提供一种显示装置，包括上述任一所述的阵列基板。
本发明还提供一种顶栅型N-TFT的制备方法，包括如下步骤：
S1、形成N-TFT重掺杂区；
S2、形成栅绝缘层、栅极，然后采用掺杂工艺形成N-TFT轻掺杂区和微掺杂的N-TFT沟道区，其中，栅极厚度和栅绝缘层的厚度使得能够在进行掺杂工艺得到N-TFT轻掺杂区的同时阻挡部分掺杂离子从而得到微掺杂的N-TFT沟道区。
进一步地，所述顶栅型N-TFT的制备方法还包括：
S3、形成层间绝缘层；
S4、形成源漏电极。
本发明还提供一种阵列基板的制备方法，包括上述任一所述的N-TFT制备方法。
进一步地，所述阵列基板的制备方法还包括：S5、在形成N-TFT的基板上形成钝化层和像素电极。
具体地，所述阵列基板包括顶栅型P-TFT，所述S2步骤中形成栅极时采用半色调掩膜或灰阶掩膜工艺，在对N-TFT轻掺杂区和N-TFT沟道区进行掺杂时，将覆盖在N-TFT栅极上的光刻胶全部去除，而保留覆盖在P-TFT栅极上的光刻胶，对N-TFT栅极进行刻蚀，减小N-TFT栅极的厚度，之后将覆盖在P-TFT栅极上的光刻胶全部去除，再对N-TFT轻掺杂区和N-TFT沟道区进行掺杂。
具体地，所述阵列基板包括顶栅型P-TFT，在S2步骤中形成栅极时采用半色调掩膜或灰阶掩膜工艺，在对N-TFT轻掺杂区和N-TFT沟道区进行掺杂时，将覆盖在N-TFT栅极上的光刻胶全部去除，而保留覆盖在P-TFT栅极上的光刻胶，在掺杂工艺完成后再去除覆盖在P-TFT栅极上的光刻胶。
优选地，所述阵列基板的制备方法还包括：在进行S1步骤之前 先在基板上形成缓冲层。
本发明具有下述有益效果：
本发明提供的阵列基板及其制作方法和显示装置，通过设置N-TFT栅极和栅极绝缘层的厚度，实现了采用一步掺杂工艺同时获得N-TFT的轻掺杂区和沟道区，在构图工艺中采用半色调或灰阶掩膜工艺，利用七次构图工艺即可实现阵列基板的制备，简化了工艺流程，提高了生产效率。
附图说明
图1为本发明提供的顶栅型N-TFT的结构示意图；
图2为本发明提供的阵列基板的结构示意图；
图3为本发明提供的顶栅型N-TFT的制备方法的流程图；
图4.1～图4.8为本发明提供的顶栅型N-TFT制备方法中各步骤的断面示意图；
图5为本发明提供的阵列基板制备方法的流程图；
图6.1～图6.11为本发明提供的阵列基板的制备方法中各步骤的断面示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的阵列基板及其制备方法和显示装置的制备方法进行详细描述。
图1为本发明提供的一种顶栅型N-TFT的结构示意图。如图1所示，顶栅型N-TFT包括N-TFT重掺杂区306、N-TFT轻掺杂区308、微掺杂的N-TFT沟道区309、N-TFT的栅极311、N-TFT的源极315、N-TFT的漏极316和N-TFT的栅极绝缘层60；N-TFT的栅极311，在对N-TFT轻掺杂区308及微掺杂的N-TFT沟道区309进行掺杂时，设置N-TFT的栅极311的厚度和N-TFT的栅极绝缘层60的厚度，使N-TFT的栅极311和N-TFT的栅极绝缘层60阻挡一部分掺杂离子进入N-TFT沟道区309，从而在对N-TFT轻掺杂区308掺杂的同 时实现对N-TFT沟道区309的微掺杂。在本实施例中，优选采用对掺杂离子阻挡作用较小的材料作为N-TFT的栅极材料，如铝、钕或铝钕合金，优选N-TFT的栅极厚度为30～50nm，具体地，栅极的厚度可以选择35nm、40nm或45nm；栅极绝缘层优选SiNx层、SiO2层或SiNx和SiO2形成的复合层，优选栅极绝缘层的厚度为10～100nm，具体地，栅极绝缘层的厚度可以选择50nm、70nm、90nm。如采用对掺杂离子阻挡作用较大的材料作为栅极，则在制备过程中可以采用刻蚀等工艺对N-TFT的栅极进行减薄，以达到能够使部分掺杂离子进入N-TFT沟道区309达到所需掺杂浓度。
图2为本发明提供的一种阵列基板的结构示意图。如图2所示，本实施例中，阵列基板包括基板10，以及在基板10上分别制备的缓冲层20和顶栅型N-TFT。本实施例中的顶栅型N-TFT采用如图1所示的顶栅型N-TFT，设置N-TFT的栅极311的厚度和N-TFT的栅极绝缘层60的厚度，使N-TFT的栅极311和N-TFT的栅极绝缘层60阻挡一部分掺杂离子进入N-TFT沟道区309，从而在对N-TFT轻掺杂区308掺杂的同时实现对N-TFT沟道区309的微掺杂。
本发明提供的阵列基板还包括P-TFT、存储电容、钝化层90和像素电极302。其中，P-TFT包括P-TFT重掺杂区304、P-TFT的沟道区307、P-TFT的栅极312、P-TFT的源极317和P-TFT的漏极318。当对微掺杂的N-TFT沟道区和N-TFT轻掺杂区采用一步掺杂工艺实现时，如采用对掺杂离子阻挡作用较小的材料作为栅极时，如铝、钕或其合金，则设置N-TFT的栅极和P-TFT的栅极的厚度相同，可在制备栅极时采用半色调掩膜或灰阶掩膜工艺，在对N-TFT的轻掺杂区和微掺杂沟道区进行掺杂时，使P-TFT的栅极和储存电容的栅金属层上覆盖一层光刻胶，以阻挡掺杂离子进入P-TFT的沟道区和储存电容的重掺杂区；如采用对掺杂离子阻挡作用较大的材料作为栅极时，可采用刻蚀等工艺对N-TFT栅极311进行减薄，以达到能够使部分掺杂离子进入N-TFT沟道区309达到所需掺杂浓度，而P-TFT的栅极312保持原有厚度，起到有效阻挡掺杂离子进入P-TFT沟道区307的作用。通过上述两种方式，实现在对微掺杂N-TFT沟 道区和N-TFT轻掺杂区采用一步掺杂工艺的同时，也不影响P-TFT的性能。
通过设置N-TFT栅极和栅极绝缘层的厚度，实现了采用一步掺杂工艺同时获得N-TFT的轻掺杂区和微掺杂沟道区，简化了制备工艺，提高了生产效率。
本发明还提供一种显示装置，显示装置中的阵列基板采用上述的任意一种阵列基板。通过采用上述阵列基板制备显示装置，简化了工艺流程，降低了成本。
图3为本发明提供的顶栅型N-TFT的制备方法的流程图，图4.1～图4.8为本发明各步骤中顶栅型N-TFT的断面图。如图3和图4所示，本实施例提供的顶栅型N-TFT的制备方法具体包括如下步骤：
S1、形成N-TFT的重掺杂区306。
本步骤中具体包括：首先在基板上形成多晶硅层，形成多晶硅层的方法可以采用在基板上直接形成多晶硅层的方法，也可采用先在基板上形成非晶硅(a-Si)层，然后再对非晶硅进行晶化处理以得到多晶硅层。本步骤中，可选择性的先在基板上形成一层缓冲层20，再在缓冲层上形成多晶硅层30，如图4.1所示。
对形成多晶硅层的基板采用构图工艺形成N-TFT的重掺杂区306。该构图工艺具体包括：在形成有多晶硅层的基板上涂覆光刻胶，采用掩膜工艺形成光刻胶完全保留区和光刻胶不保留区，去除不保留区的光刻胶，对暴露出的多晶硅层进行掺杂，形成N-TFT的重掺杂区306，如图4.2所示。
S2、形成栅绝缘层、栅极，然后采用掺杂工艺形成N-TFT轻掺杂区和微掺杂的N-TFT沟道区，其中，栅极厚度和栅绝缘层的厚度使得能够在进行掺杂操作得到N-TFT轻掺杂区的同时阻挡部分掺杂离子从而得到微掺杂的N-TFT沟道区。该步骤具体包括：
在经过步骤S1的基板上形成栅绝缘层60，如图4.3所示，形成栅绝缘层的方法可以采用旋涂等方法制备。
在形成栅绝缘层60的基板上形成栅金属层，可以采用溅射或气相沉积的方法制备。
对形成栅金属层的基板采用构图工艺，形成N-TFT的栅极311，如图4.4所示。具体包括：在形成有栅金属层的基板上涂覆光刻胶，采用掩膜工艺形成光刻胶保留区和光刻胶不保留区，去除不保留区的光刻胶和栅金属层，形成N-TFT的栅极311，之后去除保留区的光刻胶。其中，N-TFT的栅极311区域为光刻胶保留区，其它区域为光刻胶不保留区。
对形成有N-TFT栅极311的基板进行掺杂工艺，形成N-TFT的轻掺杂区308和微掺杂的沟道区309，如图4.5所示。由于N-TFT的沟道区309覆盖有栅极311和栅绝缘层60，而N-TFT的轻掺杂区308上仅覆盖有栅绝缘层60，因此，N-TFT的栅极311和N-TFT的栅极绝缘层60阻挡一部分掺杂离子进入N-TFT沟道区309，从而仅通过一次掺杂工艺就可以同时形成N-TFT的轻掺杂区308和微掺杂的沟道区309。在本实施例中，优选采用对掺杂离子阻挡作用较小的材料作为N-TFT的栅极材料，如铝、钕或其合金，优选N-TFT的栅极厚度为30～50nm，具体地，栅极的厚度可以选择35nm、40nm或45nm；栅极绝缘层优选SiNx层、SiO2层或SiNx和SiO2形成的复合层，优选栅极绝缘层的厚度为10～100nm，具体地，栅极绝缘层的厚度可以选择50nm、70nm、90nm。如采用对掺杂离子阻挡作用较大的材料作为栅极，则在制备过程中可以采用刻蚀等工艺对N-TFT的栅极进行减薄，以达到能够使部分掺杂离子进入N-TFT沟道区309，达到所需掺杂浓度。
在经过上述步骤的基板上形成层间绝缘层80，如图4.6所示，形成层间绝缘层的方法可以采用旋涂等方法制备。
对形成层间绝缘层80的基板采用构图工艺形成源漏电极。该步骤具体包括：
在形成有层间绝缘层80的基板上涂覆光刻胶，采用掩膜工艺形成光刻胶保留区和光刻胶不保留区，除去不保留区的光刻胶、层间绝缘层和栅绝缘层，形成第一过孔314，如图4.7所示；
在形成有第一过孔314的基板上形成源漏电极，具体包括：在形成有第一过孔314的基板上形成源漏金属层，形成源漏金属层的 方法可以采用溅射或气相沉积等方法制备。在形成有源漏金属层的基板上涂覆光刻胶，采用掩膜工艺形成光刻胶保留区和光刻胶不保留区，去除不保留区域的光刻胶和源漏金属层，形成N-TFT的源漏电极315和316，去除保留区的光刻胶，如图4.8所示。
经过上述步骤，完成本实施例提供的N-TFT的制备。
图5为本发明提供的阵列基板的制备方法的流程图，图6为本发明各步骤中阵列基板的断面图。如图5和图6所示，本实施例提供的阵列基板制备方法的流程具体包括如下步骤：
S1、形成N-TFT的重掺杂区306。
本步骤中具体包括如下步骤：
S11、在基板10上形成多晶硅层30；
如图6.1所示，形成多晶硅层的方法可以采用在基板上直接形成多晶硅层的方法，也可采用先在基板上形成非晶硅(a-Si)层，然后再对非晶硅进行晶化处理以得到多晶硅层。
本步骤中，可选择性的先在基板上形成一层缓冲层20，再在缓冲层上形成多晶硅层30。
S12、对步骤S11中形成的多晶硅层采用构图工艺形成P-TFT的重掺杂区和储存电容的重掺杂区。
该步骤中的构图工艺包括：在多晶硅层30上涂覆光刻胶，采用半色调掩膜工艺或灰阶掩膜工艺在多晶硅层30上形成光刻胶完全保留区、光刻胶部分保留区和光刻胶完全去除区，将光刻胶完全去除区的多晶硅层去除，采用灰化工艺除去部分保留区的光刻胶，对暴露出来的光刻胶部分保留区的多晶硅层进行掺杂，形成P-TFT的重掺杂区304和储存电容的重掺杂区305，如图6.2所示。其中，区域401为光刻胶完全保留区，区域402为光刻胶不保留区，P-TFT的重掺杂区304和储存电容的重掺杂区305为光刻胶的部分保留区。
S13、对经过步骤S12采用构图工艺，形成N-TFT的重掺杂区。
该步骤中的构图工艺具体包括：在经过步骤S12的基板上涂覆光刻胶，经过曝光后形成光刻胶保留区和光刻胶完全去除区，去除完全去除区的光刻胶，如图6.3所示，对暴露出来的完全去除区的多 晶硅层进行掺杂，形成N-TFT的重掺杂区306，如图6.4所示。
S2、形成栅绝缘层、栅极，然后采用掺杂工艺形成N-TFT轻掺杂区和微掺杂的N-TFT沟道区，其中，栅极厚度和栅绝缘层的厚度使得能够在进行掺杂操作得到N-TFT轻掺杂区的同时阻挡部分掺杂离子从而得到微掺杂的N-TFT沟道区。
S21、形成栅绝缘层。
该步骤是在经过步骤S1的基板上形成栅绝缘层60，可以采用旋涂等方法制备。
S22、形成栅极。
本步骤具体包括：
S221、在经过S21的基板上形成栅金属层。
该步骤是在经过S21的基板上采用溅射、气相沉积等方法形成一层栅金属层。
S222、对形成的栅金属层采用构图工艺，形成栅极和储存电容的电极。
该步骤中的构图工艺包括：在形成有栅金属层的基板上涂覆一层光刻胶，采用半色调掩膜工艺或灰阶掩膜工艺形成光刻胶完全去除区、光刻胶部分保留区和光刻胶完全保留区，除去完全去除区的光刻胶和栅金属层，形成覆盖有不同厚度光刻胶的栅极311、312和储存电容的电极313，如图6.5所示。其中，顶栅型N-TFT的栅极311区域为光刻胶部分保留区，P-TFT的栅极312和储存电容的电极313区域为光刻胶完全保留区，其余区域为光刻胶完全去除区。
S23、形成N-TFT轻掺杂区和微掺杂的N-TFT沟道区。
如采用铝、钕或铝钕合金等对掺杂离子阻挡作用较小的材料作为栅极材料时，该步骤包括：对经过步骤S222形成覆盖有光刻胶的栅极311、312和储存电容的电极313采用灰化工艺去除部分保留区(N-TFT的栅极311区域)的光刻胶，对N-TFT轻掺杂区308和N-TFT沟道区309进行掺杂，如图6.6所示。在掺杂过程中，由于N-TFT栅极311和N-TFT的栅极绝缘层60能够阻挡部分掺杂离子进入沟道区，因此，通过一步掺杂工艺即可实现N-TFT轻掺杂区308和微掺 杂的N-TFT沟道区309不同离子浓度的掺杂。而对于P-TFT，由于在P-TFT的栅极312上覆盖有光刻胶，因此对N-TFT轻掺杂区和沟道区的掺杂不会影响P-TFT的性能。
如采用对掺杂离子阻挡作用较大的材料，则此步骤中包括：先采用灰化工艺去除部分保留区(N-TFT的栅极311区域)的光刻胶，对暴露出的N-TFT的栅极311进行刻蚀，减薄N-TFT栅极的厚度，从而使部分掺杂离子能够穿过N-TFT栅极311和栅绝缘层60进入N-TFT沟道区，实现采用一次掺杂工艺同时得到N-TFT的轻掺杂区308和微掺杂的N-TFT的沟道区309。对于P-TFT，由于其栅极312的厚度大于N-TFT的栅极311厚度，因此能够有效阻挡掺杂离子进入P-TFT的沟道区307，如图6.7所示。
S3、形成层间绝缘层80；
该步骤是在经过步骤S2的基板上形成层间绝缘层80，可采用旋涂等方法制备。
S4、形成源漏电极；
本步骤具体包括：
S41、在经过S3的基板上采用构图工艺形成第一过孔314。
该步骤中的构图工艺包括：在经过S3的基板上涂覆光刻胶，采用掩膜工艺形成光刻胶完全保留区和光刻胶完全去除区，除去完全去除区的光刻胶、层间绝缘层和栅极绝缘层，形成第一过孔314，如图6.8所示。
S42、在经过步骤S41的基板上采用构图工艺形成源漏电极。
该步骤中的构图工艺包括：在形成过孔的基板上采用溅射、气相沉积等方法制备一层源漏金属层，在形成源漏金属层的基板上涂覆光刻胶，经曝光后形成光刻胶完全去除区和光刻胶保留区，去除完全去除区的光刻胶和源漏金属层，再除去保留区的光刻胶，形成N-TFT的源漏电极315和316、P-TFT的源漏电极317和318、储存电容的电极319，如图6.9所示。
S5、形成钝化层90和像素电极321。
该步骤具体包括：
S51、在形成有源漏电极的基板上形成钝化层。
该步骤是在形成有源、漏电极的基板上采用旋涂等方法形成钝化层90。
S52、对形成的钝化层采用构图工艺形成第二过孔。
该步骤中的构图工艺包括：在形成有钝化层90的基板上涂覆光刻胶，经曝光后形成光刻胶完全去除区和光刻胶保留区，除去完全去除区的光刻胶和钝化层，形成第二过孔320，如图6.10所示。
S53、采用构图工艺形成像素电极321。
该步骤中的构图工艺包括：在形成第二过孔320的基板上形成透明导电层，在形成透明导电层的基板上涂覆光刻胶，经曝光形成光刻胶完全去除区和光刻胶完全保留区，去除完全去除区的光刻胶和透明导电层，形成像素电极321，去除完全保留区的光刻胶，如图6.11所示。
在本实施例中，通过一次掺杂工艺同时得到了微掺杂的N-TFT的沟道区和N-TFT轻掺杂区，同时，在构图工艺中采用半色调或灰阶掩膜工艺，采用七次构图工艺即可实现阵列基板的制备，简化了工艺流程，提高了生产效率。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (9)
1.一种顶栅型N-TFT，其特征在于，包括微掺杂N-TFT沟道区，所述顶栅型N-TFT的栅极厚度和栅绝缘层的厚度使得栅极和栅绝缘层能够在进行掺杂工艺得到N-TFT轻掺杂区的同时阻挡部分掺杂离子从而得到微掺杂N-TFT沟道区。
2.如权利要求1所述的顶栅型N-TFT，其特征在于，所述顶栅型N-TFT的栅极的材料为铝、钕或铝钕合金，所述顶栅型N-TFT的栅极厚度为30～50nm。
3.如权利要求1所述的顶栅型N-TFT，其特征在于，所述栅极绝缘层材料为SiNx层、SiO2层或SiNx与SiO2形成的复合层，所述栅极绝缘层的厚度为10～100nm。
4.一种阵列基板，其特征在于，包括如权利要求1～3任一所述的顶栅型N-TFT。
5.如权利要求4所述的阵列基板，其特征在于，还包括顶栅型P-TFT，所述P-TFT的栅极的厚度大于所述N-TFT栅极的厚度。
6.如权利要求4所述的阵列基板，其特征在于，还包括顶栅型P-TFT，所述顶栅型P-TFT的栅极的厚度与所述N-TFT栅极的厚度相同。
7.一种显示装置，其特征在于，包括如权利要求4～6任一所述的阵列基板。
8.一种顶栅型N-TFT的制备方法，其特征在于，包括如下步骤：
S1、形成N-TFT重掺杂区；
S2、形成栅绝缘层、栅极，然后采用掺杂工艺形成N-TFT轻掺杂区和微掺杂的沟道区，其中，栅极厚度和栅绝缘层的厚度使得能够在进行掺杂工艺得到N-TFT轻掺杂区的同时阻挡部分掺杂离子进入N-TFT沟道区，从而得到微掺杂的N-TFT沟道区。
9.如权利要求8所述的顶栅型N-TFT的制备方法，其特征在于，还包括：
S3、形成层间绝缘层；
S4、形成源漏电极。
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