CN103123910A - 阵列基板及其制造方法、显示装置 - Google Patents

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Abstract

本发明属于显示技术领域，公开了一种阵列基板及其制造方法。该阵列基板的源极图案、漏极图案、像素电极图案和有源层图案是由一次构图工艺形成的，与传统阵列基板的制作工艺相比，工艺简单，缩短了生产时间，降低了产品成本，提高了产品质量。

Description

阵列基板及其制造方法、显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制造方法、显示装置。 
背景技术
薄膜晶体管（Thin Film Transistor，TFT）可分为多晶硅（Poly-Si，P-Si）TFT与非晶硅（a-Si）TFT，两者的差异在于电晶体特性不同。由于非晶硅a-Si本身自有的缺陷问题，如缺陷态多导致的开态电流低、迁移率低、稳定性差，使得它在很多领域受到限制。P-Si的分子结构在一颗晶粒（Grain）中的排列状态是整齐而有方向性的，因此电子移动率比排列杂乱的非晶硅快了200-300倍。P-Si产品主要包含高温多晶硅（HTPS）与低温多晶硅（Low Temperature Poly-Silicon，LTPS）两种产品。 
LTPS技术是新一代的TFT显示器制造流程，主要是通过准分子激光退火（ELA）、金属优化晶化（MIC）或固相晶化法（SPC）工艺将a-Si薄膜层转变为P-Si薄膜层。LTPS TFT显示器具有更快的响应时间，更高的分辨率，因此具有更佳的画面显示品质。在形成显示装置外围的电路时使用LTPS技术，能够减少集成电路（IC），简化显示装置的外围，进而实现窄边框技术。 
传统的LTPS TFT阵列基板包括：玻璃基板、缓冲层、沟道区（channel）、栅绝缘层、栅电极、源漏电极、层间绝缘层、钝化层、像素电极层以及像素电极绝缘保护层（PDL）（此层适用于LTPS AMOLED，如果是LTPS LCD则可不具有此层）。该传统的LTPS TFT阵列基板的制备工艺为7Mask工艺，具体包括： 
第一道Mask（多晶硅（P-Si）Mask）：形成TFT源漏区和沟道区 的多晶硅。 
首先是在玻璃基板上形成一层SiNx/SiO2的缓冲层，之后在缓冲层上沉积一层非晶硅（a-Si）薄膜，通过LTPS晶化方式（如ELA、MIC、SPC等方式），将非晶硅薄膜转化成多晶硅薄膜。然后，在多晶硅薄膜上涂布一层PR胶，使用第一道Mask进行有源层图形的曝光、显影、刻蚀和PR胶的剥离，此步骤后，沟道区图案形成。 
第二道Mask（栅金属层Mask）：用来形成栅电极及栅线。 
在第一道Mask形成的图案的基础上沉积栅绝缘层以及栅金属层薄膜，该栅绝缘层薄膜可以是SiO2/SiNx。之后在栅金属层薄膜上涂布PR胶，利用第二道Mask进行曝光、显影、刻蚀、剥离来完成栅电极及栅线图案的形成。 
在第二道Mask形成的图案的基础上，利用沟道区上的栅电极图案作为离子掺杂的阻挡层，进行源漏区离子注入（Ion Doping）。离子注入后在源漏区形成离子掺杂区，离子掺杂结束后，原来规则晶化的多晶硅晶格被离子掺杂破坏，为了进行多晶硅晶格修复，还要进行退火处理，退火处理一是起到多晶硅晶格重整作用，一是起到掺杂离子扩散作用。 
第三道Mask（栅绝缘层过孔（GI Hole）Mask）：形成源漏区多晶硅与源漏电极的接触孔。 
在第三道Mask结束后的图案上形成一层层间绝缘层薄膜，之后在该层间绝缘层薄膜上面涂布一层PR胶，利用第三道Mask进行曝光、显影、刻蚀和剥离完成源漏电极过孔图案的形成。 
第四道Mask（源漏金属层Mask）：用来形成源漏电极及数据线。 
在第三道Mask形成图案的基础上，沉积源漏金属层薄膜，之后在该金属层薄膜上涂布PR胶，利用第四道Mask进行曝光、显影、刻蚀、剥离来完成源漏电极及数据线图案的形成。 
第五道Mask（钝化层过孔（PVX Hole）Mask）：用来形成桥接源 漏电极的桥接过孔 
在完成第四道Mask的图案的基础上沉积钝化层薄膜，采用第五道Mask进行曝光、显影、刻蚀和剥离在钝化层薄膜上形成钝化层过孔图案。 
第六道Mask（像素电极Mask）：在完成第五道Mask的图案的基础上沉积像素电极层薄膜，采用第六道Mask进行曝光、显影、刻蚀和剥离，形成像素电极图案。 
第七道Mask（像素电极边缘保护层Mask）：在完成第六道Mask的图案的基础上沉积一层保护层薄膜，采用第七道Mask进行曝光、显影、刻蚀和剥离，形成像素边缘保护层图案。此Mask适用于LTPS AMOLED，如果是LTPS LCD则可以不使用此Mask。 
传统的通过7道掩膜工序（7Mask LTPS TFT）制造低温多晶硅薄膜晶体管（thin film transistor，简称为TFT）阵列基板的技术制作工艺比较复杂，制作流程繁多，造成其制作成本增加，难与非晶硅TFT产品进行竞争，使LTPS TFT技术发展缓慢。 
发明内容
（一）要解决的技术问题 
本发明要解决的技术问题是提供一种阵列基板及其制造方法以及包含该阵列基板的显示装置，用以简化阵列基板的制作工艺以降低生产成本，并提高阵列基板的产品质量。 
（二）技术方案 
为了解决上述技术问题，本发明提供一种阵列基板的制造方法，包括在衬底基板上形成薄膜晶体管和像素电极图案，所述薄膜晶体管至少包括栅电极图案、有源层图案、源极图案和漏极图案， 
其中，所述源极图案、漏极图案、像素电极图案和有源层图案是通过三灰阶掩膜工艺在一次构图工艺中形成的。 
进一步的，所述源极图案、漏极图案、像素电极图案和有源层图 案通过三灰阶掩膜工艺在一次构图工艺中形成的步骤具体包括： 
依次形成有源层薄膜、像素电极层薄膜和源漏金属层薄膜，其中，所述有源层薄膜包含源极区域、漏极区域和沟道区域，所述像素电极层薄膜包含像素电极区域； 
利用三灰阶掩膜工艺在所述源漏金属层薄膜上方形成具有第一厚度、第二厚度及第三厚度的光敏胶，所述第一厚度的光敏胶位于所述沟道区域上方，所述第二厚度的光敏胶位于所述像素电极区域上方，所述第三厚度的光敏胶位于所述源极区域和所述漏极区域上方，其中，所述第一厚度小于所述第二厚度，所述第二厚度小于所述第三厚度； 
刻蚀掉没有光敏胶的区域的所述有源层薄膜、像素电极层薄膜和源漏金属层薄膜，形成所述有源层图案；刻蚀掉所述像素电极区域上方的所述源漏金属层薄膜形成所述像素电极图案；以及刻蚀掉所述沟道区域上方的所述像素电极层薄膜和源漏金属层薄膜，形成所述沟道区域图案；移除所述源极区域和所述漏极区域上方的光敏胶，形成所述源极图案和所述漏极图案。 
进一步的，所述第一厚度、第二厚度及第三厚度的光敏胶是使用三灰阶掩膜版进行曝光所形成。 
进一步的，所述形成薄膜晶体管的步骤包括： 
在衬底基板上形成栅电极图案、栅绝缘层图案、有源层图案、源极图案以及漏极图案。 
进一步的，所述形成薄膜晶体管和像素电极图案的步骤具体包括： 
S1、在衬底基板上形成包括栅电极的图案； 
S2、在所述包括栅电极的图案的上方形成栅绝缘层图案； 
S3、在所述栅绝缘层图案的上方依次形成包括有源层的图案、包括像素电极的图案、包括源极和漏极的图案。 
进一步的，所述阵列基板的制造方法还包括： 
S4、在所述源漏金属层上方形成包括钝化层的图案。 
进一步的，所述有源层为多晶硅层。 
进一步的，在形成所述多晶硅层薄膜之后，所述方法还包括：对整个所述多晶硅层薄膜进行离子掺杂；在形成所述源极图案和所述漏极图案的步骤之后，所述方法还包括：将所述源极图案和所述漏极图案作为阻挡层，对所述多晶硅层薄膜的沟道区域进行反向掺杂。 
进一步的，所述阵列基板的制造方法还包括： 
在所述源漏金属层薄膜上方形成钝化层薄膜，将所述钝化层薄膜形成所述钝化层图案； 
在形成所述钝化层薄膜之后，且形成所述钝化层图案之前，对所述多晶硅层薄膜进行退火处理。 
本发明还提供一种阵列基板，包括在衬底基板上形成的薄膜晶体管和像素电极图案，所述薄膜晶体管至少包括栅电极图案、有源层图案、源极图案和漏极图案，所述源极图案、漏极图案、像素电极图案和有源层图案是由一次构图工艺形成的。 
进一步的，所述阵列基板具体包括： 
衬底基板； 
位于所述衬底基板上的包括栅电极的图案； 
位于所述包括栅电极的图案上方的栅绝缘层图案； 
位于所述栅绝缘层图案的上方的包括有源层的图案，所述有源层图案由形成于所述栅绝缘层图案的上方的有源层薄膜形成，所述有源层图案包括源极区域、漏极区域和沟道区域； 
位于所述包括有源层的图案上方的包括像素电极的图案，所述包括像素电极的图案由形成于所述包括有源层的图案上方的像素电极层薄膜形成，所述像素电极图案包括像素电极区域； 
位于所述包括像素电极的图案上方的包括源极和漏极的图案，所 述包括源极和漏极的图案由形成于所述包括像素电极的图案上方的源漏金属层薄膜形成。 
进一步的，所述阵列基板还包括：位于所述包括源极和漏极的图案上方的所述钝化层图案。 
进一步的，所述钝化层图案还覆盖所述像素电极图案的边缘。 
进一步的，所述阵列基板还包括： 
位于所述源极图案和漏极图案的下方的像素电极层薄膜；以及 
位于所述像素电极图案下方的有源层薄膜。 
进一步的，所述阵列基板包括显示区和引线区，所述显示区包含栅线和数据线，所述引线区用于将所述栅线和数据线连接到外围电路，所述栅绝缘层图案在所述引线区形成有过孔，所述过孔上形成有由所述有源层薄膜形成的第一连接电极、由所述像素电极薄膜形成的第二连接电极和由所述源漏金属层薄膜形成的第三连接电极，用于将所述栅线连接到外围电路。 
进一步的，所述有源层为多晶硅层。 
进一步的，所述多晶硅层薄膜的整层都为离子掺杂区，所述多晶硅层薄膜的沟道区域为反向掺杂区。 
同时，本发明还提供一种显示装置，包括如上所述的阵列基板。 
（三）有益效果 
本发明所提供的阵列基板及其制造方法，将源极图案、漏极图案、像素电极图案和有源层图案由一次构图工艺形成，可以减少构图工艺次数，与传统7Mask制作工艺相比，工艺简单，缩短了阵列基板的生产时间，降低了产品成本，提高了产品质量。 
附图说明
图1、图2、图8和图9为本发明实施例中阵列基板及制备方法的示意图； 
图3至图7为本发明实施例一中利用三灰阶掩膜工艺的构图工艺 方法示意图。 
其中，AA区：显示区；NA区：引线区；10：衬底基板；101：栅电极图案；102：源极图案；103：漏极图案；104：像素电极图案；105：栅线引线；106：连接过孔；21：栅绝缘层图案；201：沟道预定区域；202：源极预定区域；203：漏极预定区域；204：像素电极预定区域；205：引线预定区域；30：多晶硅层薄膜；40：像素电极层薄膜；50：源漏金属层薄膜；60：光敏胶；71：钝化层图案。 
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。 
实施例一 
下面结合图1至图9，对本发明实施例中阵列基板的制造方法进行详细说明。 
本发明实施例中的阵列基板的制造方法，包括在衬底基板上形成薄膜晶体管和像素电极图案，所述薄膜晶体管至少包括栅电极图案、有源层图案、源极图案和漏极图案， 
其中，所述源极图案、漏极图案、像素电极图案和有源层图案是通过三灰阶掩膜工艺在一次构图工艺中形成的。 
通过三灰阶掩膜工艺在一次构图工艺中形成源极图案、漏极图案、像素电极图案和有源层图案，可以减少mask的使用次数，简化生产工艺，大大降低生产成本。 
具体的，所述源极图案、漏极图案、像素电极图案和有源层图案通过三灰阶掩膜工艺在一次构图工艺中形成的步骤具体包括： 
依次形成有源层薄膜、像素电极层薄膜和源漏金属层薄膜，其中，所述有源层薄膜包含源极区域、漏极区域和沟道区域，所述像素电极层薄膜包含像素电极区域； 
利用三灰阶掩膜工艺在所述源漏金属层薄膜上方形成具有第一 厚度、第二厚度及第三厚度的光敏胶，所述第一厚度的光敏胶位于所述沟道区域上方，所述第二厚度的光敏胶位于所述像素电极区域上方，所述第三厚度的光敏胶位于所述源极区域和所述漏极区域上方，其中，所述第一厚度小于所述第二厚度，所述第二厚度小于所述第三厚度； 
刻蚀掉没有光敏胶的区域的所述有源层薄膜、像素电极层薄膜和源漏金属层薄膜，形成所述有源层图案；刻蚀掉所述像素电极区域上方的所述源漏金属层薄膜形成所述像素电极图案；以及刻蚀掉所述沟道区域上方的所述像素电极层薄膜和源漏金属层薄膜，形成所述沟道区域图案；移除所述源极区域和所述漏极区域上方的光敏胶，形成所述源极图案和所述漏极图案。 
其中，所述第一厚度、第二厚度及第三厚度的光敏胶是使用三灰阶掩膜版进行曝光所形成。 
具体的，所述形成薄膜晶体管的步骤包括： 
在衬底基板上形成栅电极图案、栅绝缘层图案、有源层图案、源极图案以及漏极图案。 
下面结合附图1～图9对本发明实施例的阵列基板的制作方法进行详细说明，具体的，包括以下步骤： 
S1、在衬底基板上形成包括栅电极的图案。 
具体的，如图1所示，首先在一衬底基板10的表面形成一金属层薄膜（图中未示出）。其中，衬底基板10通常是一玻璃基板或一石英基板，在衬底基板10上包含显示区AA区和引线区NA区，其中，显示区包含源极预定区域202、漏极预定区域203、沟道预定区域201及像素电极预定区域204，引线区包含引线预定区域205。本实施例中可以采用溅射工序在衬底基板10上沉积该金属层薄膜，该金属层薄膜可以为一钨（W）层、一铬（Cr）层或其他导电金属层薄膜。 
之后通过一次构图工艺将该金属层薄膜形成栅电极图案101。具 体的，在该金属层薄膜上涂覆光敏胶（图中未示出），使用栅电极掩膜板进行第一道曝光，然后进行显影处理，进一步刻蚀出栅电极图案101，优选采用湿刻工艺进行栅电极图案101的刻蚀，之后进行光敏胶的剥离。其中，栅电极图案101位于衬底基板10的沟道预定区域201的上方。 
需要说明的是，在显示区AA区形成栅电极图案101的过程中，在引线区NA区的引线预定区域205也形成了与栅电极图案101同层的栅线引线105。此外，栅电极图案101同层形成的还可以包括公共电极图案。或者公共电极图案与后续源极图案102和漏极图案103同层形成。 
S2、在所述包括栅电极的图案的上方形成栅绝缘层图案。 
具体的，如图2所示，在形成有栅电极图案101的衬底基板10上方形成一层介电层薄膜（图中未示出），具体的，可以通过化学气相沉积工序在栅电极图案101上沉积一层介电层薄膜。其中，介电层薄膜可以为氮化硅介电层薄膜或氧化硅介电层薄膜或氮化硅和氧化硅的复合介电层薄膜。 
之后通过一次构图工艺将该介电层薄膜形成栅绝缘层图案21。具体的，通过涂覆光敏胶、曝光、显影、刻蚀形成栅绝缘层图案21，优选采用干刻工艺进行栅绝缘层图案21的刻蚀，之后进行光敏胶的剥离。 
其中，栅绝缘层图案21具体为：在引线区NA区的引线预定区域205处形成连接过孔106，并且完全覆盖显示区AA区。连接过孔的形成是为了将栅线与外围电路连接。 
S3、在所述栅绝缘层图案的上方依次形成包括有源层图案、包括像素电极的图案和包括源极和漏极的图案。具体的，以所述有源层为多晶硅层为例进行说明。本发明可以应用于低温多晶硅薄膜晶体管阵列基板的制备，但不限于此，比如，如果为非晶硅TFT阵列基板的制备方法，可以没有晶化过程，以及离子掺杂和退火的过程。 
如图3所示，在栅绝缘层图案21上依次形成一多晶硅层薄膜30、一像素电极层薄膜40和一源漏金属层薄膜50。 
具体过程可以为： 
首先，在栅绝缘层图案21上沉积一非晶硅层薄膜（图中未示出），通过准分子激光退火（Excimer Laser Annealing,简称ELA）或固相晶化（Solid Phase Crystallization,简称SPC）或金属诱导晶化（Metal-Induced Crystallization,简称MIC）等工艺方法将该非晶硅层薄膜转化为多晶硅层薄膜30（简称p-Si层）。具体的，以通过准分子激光退火工序将非晶硅层薄膜转化为多晶硅层薄膜30为例进行说明。在ELA过程中，非晶硅层薄膜通过对激光远紫外光的吸收而达到快速熔融与再结晶，使衬底基板10能保持在低温状态而不受影响。在实际工艺过程中，还需要严格控制非晶硅层薄膜沉积工序中的各参数，如：通过氢化处理来降低非晶硅层薄膜的氢含量，以便能形成低氢含量、高膜厚均匀性以及低表面粗糙度的非晶硅层薄膜。 
其次，在上述形成多晶硅层薄膜30之后，对整个多晶硅层薄膜30进行离子掺杂，具体的，可以对整个多晶硅层薄膜30进行P型掺杂或者N型掺杂。其中，多晶硅层薄膜30包含有一源极区域、一漏极区域以及一沟道区域，且源极区域位于源极预定区域202上方，漏极区域位于漏极预定区域203上方，沟道区域位于沟道预定区域201上方。随后，在多晶硅层薄膜30的上方依次沉积像素电极层薄膜40和源漏金属层薄膜50，具体的，像素电极层薄膜40介于多晶硅层薄膜30和源漏金属层薄膜50之间。其中，像素电极层薄膜40包含像素电极区域，像素电极区域位于像素电极预定区域204上方。 
进一步的，本实施例中优选通过一次构图工艺形成像素电极图案、源极图案、漏极图案和多晶硅层图案，下面结合附图3～附图8对该构图工艺进行详细说明。 
首先，结合图3所示，在源漏金属层薄膜50上涂覆一层光敏胶60。 如图4所示，利用多灰阶掩膜版进行曝光、显影后在源漏金属层薄膜50的上方形成具有第一厚度h1、第二厚度h2及第三厚度h3的光敏胶60，其中，第一厚度h1小于第二厚度h2，第二厚度h2小于第三厚度h3，且第一厚度h1的光敏胶位于沟道预定区域201上方，第二厚度h2的光敏胶位于像素电极预定区域204上方，第三厚度h3的光敏胶位于源极区域202、漏极预定区域203及数据线区域（图中未示出）上方，其余部分的光敏胶被完全去除。需要说明的是，本实施例中在衬底基板10引线区NA区的引线预定区域205，光敏胶的厚度也为第三厚度h3。 
然后，进行第一道刻蚀工艺，以形成所述多晶硅层的图案。具体的，如图5所示，优选采用湿刻方法刻蚀掉没有光敏胶的区域的源漏金属层薄膜50，之后可以采用干刻方法（如：气体干刻）进一步刻蚀掉源漏金属层薄膜50下方的像素电极层薄膜40和多晶硅层薄膜30。干刻结束后，没有光敏胶的区域的源漏金属层薄膜50、像素电极层薄膜40和多晶硅层薄膜30均被刻蚀掉，形成多晶硅层的图案。同时，干刻方法也对像素电极预定区域204和沟道预定区域201上方的光敏胶起到一个减薄过程。通过对刻蚀工艺参数以及光敏胶厚度h1的控制，可以实现在该干刻工艺之后，沟道预定区域201上的光敏胶刚好完全去除。但在实际生产中中，沟道预定区域201上通常会有光敏胶残留，需要通过灰化处理将其去除。 
其次，结合图6所示，进行第二次刻蚀处理，以形成沟道区域图案。首先，优选湿刻法将沟道预定区域201上方的源漏金属层薄膜50刻蚀掉，之后可以再通过干刻处理，进一步将沟道预定区域201上方的像素电极层薄膜40刻蚀掉。同时此干刻处理还进一步减薄了像素电极预定区域204上方的光敏胶。通过对刻蚀工艺参数以及光敏胶厚度h2的控制，可以实现在干刻工艺之后，像素电极预定区域204上方的光敏胶刚好完全去除。但在实际生产中，像素电极预定区域204上方通常会有光敏胶残留，需要通过灰化处理将其去除。 
再次，如图7所示，进行第三次刻蚀工艺，以形成像素电极图案104。为了形成透明的像素电极104，优选像素电极层薄膜40材料为透明有机金属材料，如：氧化铟锡。而源漏金属层薄膜50则可以为一钨（W）层、一铬（Cr）层或其他导电金属层。具体的，优选采用湿刻方法刻蚀掉像素电极预定区域204上方的源漏金属层薄膜50，形成像素电极图案104。 
需要说明的是，由于工艺原因，源极预定区域202上方的像素电极层104a和漏极预定区域203上方的像素电极层薄膜104a和104b被保留。由于像素电极层薄膜为导电材料，不会影响形成于其上方的源漏电极的导电性。同样，由于工艺原因，在像素电极预定区域204，像素电极图案104下方的多晶硅层薄膜30也保留，由于多晶硅层薄膜30为无机物材料，其通过性非常好，所以像素电极预定区域204存在的多晶硅层30不会影响像素电极的透光性。 
最后，如图8所示，剥离源极预定区域202和漏极预定区域203上方残留的光敏胶，以形成源极图案102和漏极图案103。具体的，第三道刻蚀工艺结束后，将源漏金属层薄膜50上的光敏胶剥离掉，源极图案102和漏极图案103便形成了。 
需要说明的是，在引线区NA区的引线预定区域205，由于其上方形成的光敏胶厚度与源极预定区域202以及漏极预定区域203上方形成的光敏胶厚度均为h3，因此形成在连接过孔106上的多晶硅层薄膜、像素电极层薄膜以及源漏金属层薄膜均没有被刻蚀掉，分别作为第一连接电极图案105a、第二连接电极图案105b和第三连接电极图案105c被保留，并通过连接过孔106与栅线引线105连接。其中，第一连接电极图案105a为多晶硅层薄膜30形成，第二连接电极图案105b为像素电极层薄膜40形成，第三连接电极图案105c为源漏金属层薄膜50形成，均为导电材料，可以作为连接电极。 
这样利用三灰阶掩膜工艺通过上述一道构图工艺即实现了薄膜 晶体管沟道区域、源极区域、漏极区域以及像素电极区域图案的形成，大大简化了制作工艺，降低了生产成本。 
本实施例中优选通过三灰阶掩膜版曝光形成具有第一厚度h1、第二厚度h2及第三厚度h3的光敏胶。其中，三灰阶掩膜版具有第一部分、第二部分、第三部分及第四部分四个部分，其中，第四部分为完全透光区域，第一部分和第二部分都为不完全透光区域，且第一部分的光透率大于第二部分的光透率，第三部分为不透光区域。 
利用该三灰阶掩膜版进行曝光显影后，第一部分下方对应形成具有第一厚度h1的光敏胶，第二部分下方对应形成具有第二厚度h2的光敏胶，第三部分下方对应形成具有第三厚度h3的光敏胶，第四部分下方为光敏胶完全去除区域。如：结合图4所示，第一部分下方曝光的景深可以为60﹪，第二部分下方曝光的景深可以为30﹪，第三部分下方曝光的景深可以为0，即没有曝光，第四部分下方曝光的景深可以为100﹪，即完全曝光。需要说明的是此处只是举例来具体说明，并不是一种限定，实际的曝光景深根据具体的工艺要求来设计。 
进一步的，本实施例的阵列基板的制造方法中，在形成像素电极图案104、源极图案102、漏极图案103和沟道区域图案之后，优选以源极图案102和漏极图案103做阻挡层，对多晶硅层薄膜30的沟道区域进行反向掺杂。具体的，若在上述对整个多晶硅层薄膜30进行的掺杂为P型掺杂，则此处对于多晶硅层薄膜30的沟道区域进行N型掺杂，反之，若在上述对整个多晶硅层薄膜30进行掺杂为N型掺杂，则此处对于多晶硅层薄膜30的沟道区域进行P型掺杂，以在薄膜晶体管的沟道区域、源极区域和漏极区域形成MOS结构。 
进一步的，本发明实施例中的阵列基板制造方法还可以包括步骤： 
S4、在所述源漏金属层上方形成钝化层图案。 
如图9所示，在上述形成有像素电极图案104、源极图案102、漏 极图案103和沟道区域图案的衬底基板10上形成钝化层图案71，具体可以包括： 
首先,在上述完成的衬底基板10上形成一钝化层薄膜（图中未示出），其中，钝化层薄膜的材料可以为无机物或有机物或无机物和有机物的混合物。 
然后，通过构图工艺在钝化层薄膜上形成钝化层图案71。具体为：在钝化层薄膜上涂覆光敏胶（图中未示出），之后用掩膜板进行曝光、显影，进一步可以采用干刻法刻蚀掉像素电极预定区域204上方的钝化层薄膜，使像素电极图案104暴露出来，并且覆盖薄膜晶体管的源极图案、漏极图案以及沟道区域图案。剥离钝化层薄膜上的光敏胶，最终形成钝化层图案71。 
需要说明的是，如图9所示，钝化层图案71还覆盖引线预定区域205的第三连接电极105c，并且形成有过孔（图中未示出），用于通过下方的第一连接电极105a、第二连接电极105b、第三连接电极105c连接栅线引线105和外围电路。相应的，在数据线与外围电路连接的区域，钝化层图案71上也形成有过孔（图中未示出），用于连接数据线和外围电路。此外，如图9所示，钝化层图案71还可以覆盖像素电极预定区域204处的像素电极图案104的边缘，当用于OLED显示时，可以防止像素电极图案104将有机层刺穿造成阴阳极短路，该钝化层图案71起到了传统7道掩膜工艺中的保护层（即PDL层）的作用，同时又起到保护源漏电极图案的作用，省去了PDL层的一次构图工艺，进一步简化了制作工艺，降低了生产成本。 
在上述完成的衬底基板10上形成钝化层薄膜后，且在形成钝化层图案71之前，可以先进行多晶硅层薄膜30的退火处理，以活化源极区域及漏极区域内的掺杂离子，并且进行多晶硅的晶格重整。具体的，通过高温处理进行退火。 
需要说明的是，本发明实施例中的阵列基板的制备方法是针对底 栅型TFT阵列基板进行说明的，其中，像素电极图案、源极图案、漏极图案和有源层图案由一次构图工艺形成，对于各层结构形成的顺序本发明并不限定于此，本领域技术人员能想到的其他简单变形和调整，比如将其应用于顶栅型TFT阵列基板的制备方法，相应的对各层沉积的顺序、栅绝缘层图案、钝化层图案以及引线区进行的适应性调整等等，都是本发明的保护范围。 
由以上实施例可以看出，本发明所提供的阵列基板及其制造方法，将像素电极图案、源极图案、漏极图案和有源层图案（本实施例以有源层为多晶硅层进行说明）由一次构图工艺形成，与传统7Mask制作工艺相比，工艺简单，缩短了生产时间，降低了产品成本，提高了产品质量。 
实施例二 
本实施例中提供一种阵列基板，包括在衬底基板上形成的薄膜晶体管和像素电极图案，所述薄膜晶体管至少包括栅电极图案、有源层图案、源极图案和漏极图案，所述源极图案、漏极图案、像素电极图案和有源层图案是由一次构图工艺形成的。 
具体的，所述阵列基板包括： 
衬底基板； 
位于所述衬底基板上的包括栅电极的图案； 
位于所述包括栅电极的图案上方的栅绝缘层图案； 
位于所述栅绝缘层图案的上方的包括有源层的图案，所述有源层图案由形成于所述栅绝缘层图案的上方的有源层薄膜形成，所述有源层图案包括源极区域、漏极区域和沟道区域； 
位于所述包括有源层的图案上方的包括像素电极的图案，所述包括像素电极的图案由形成于所述包括有源层的图案上方的像素电极层薄膜形成，所述像素电极图案包括像素电极区域； 
位于所述包括像素电极的图案上方的包括源极和漏极的图案，所 述包括源极和漏极的图案由形成于所述包括像素电极的图案上方的源漏金属层薄膜形成。 
进一步的，所述阵列基板，还可以包括： 
位于所述源极图案、所述漏极图案上方的所述钝化层图案。 
进一步的，所述钝化层图案还可以覆盖所述像素电极图案的边缘。 
进一步的，所述阵列基板还包括位于所述源极图案和漏极图案的下方的像素电极层薄膜；以及 
位于所述像素电极图案下方的有源层薄膜。 
进一步的，所述阵列基板包括显示区和引线区，所述显示区包含栅线和数据线，所述引线区用于将所述栅线和数据线连接到外围电路，其特征在于，所述栅绝缘层图案在所述引线区形成有过孔，所述过孔上形成有由所述有源层薄膜形成的第一连接电极、由所述像素电极薄膜形成的第二连接电极和由所述源漏金属层薄膜形成的第三连接电极，用于将所述栅线连接到外围电路。 
进一步的，所述有源层为多晶硅层。 
进一步的，所述多晶硅层薄膜的整层都为离子掺杂区，所述多晶硅层薄膜的沟道区域为反向掺杂区。 
下面结合图9，以所述阵列基板为多晶硅TFT阵列基板为例，对阵列基板的结构进行具体说明，本发明提供的阵列基板结构适用多晶TFT阵列基板，但不限于此，比如，如果为非晶硅TFT阵列基板，有源层为非晶硅层，不具有离子掺杂区和反向掺杂区，制备过程中也不需要晶化、掺杂以及退火的过程。 
如图9所示，在衬底基板10上具有栅电极图案101，栅电极图案上方为栅绝缘层图案21，栅绝缘层图案上方为多晶硅层薄膜30，多晶硅层薄膜30的上方为像素电极图案104，像素电极图案104上方为源极图案102、漏极图案103以及二者之间的沟道区域图案。在 源极图案102、漏极图案103以及二者之间的沟道区域图案上方还可以形成有钝化层图案71。 
其中，所述像素电极图案104、源极图案102、漏极图案103和沟道区域图案可以通过一次构图工艺形成，从而起到简化工艺，降低成本的目的。 
具体的， 
衬底基板10通常是一玻璃基板或一石英基板，在衬底基板10上包含显示区AA区和引线区NA区，其中，显示区包含源极预定区域202、漏极预定区域203、沟道预定区域201及像素电极预定区域204，引线区包含引线预定区域205。 
栅电极图案101位于衬底基板上沟道预定区域201，与栅电极图案101同层形成的还有栅线引线105。栅电极图案101以及栅线引线105可以由一钨（W）层、一铬（Cr）层或其他导电金属层薄膜形成。 
栅绝缘层图案21形成于栅电极图案101的上方，具体为在引线预定区域205处形成连接过孔106。栅绝缘层图案21可以由一介电层薄膜形成，其中，介电层薄膜可以为氮化硅介电层薄膜或氧化硅介电层薄膜或氮化硅和氧化硅的复合介电层薄膜。 
多晶硅层薄膜30位于像素电极预定区域204、源极预定区域202、漏极预定区域203以及沟道预定区域201的上方，同时多晶硅层薄膜还覆盖引线预定区域205处形成的连接过孔106，形成第一连接电极105a。 
多晶硅层薄膜30可以通过以下过程形成： 
首先，在栅绝缘层图案21上沉积一非晶硅层薄膜（图中未示出），通过准分子激光退火（Excimer Laser Annealing,简称ELA）或固相晶化（Solid Phase Crystallization,简称SPC）或金属诱导晶化（Metal-Induced Crystallization,简称MIC）等工艺方法将该非晶硅层薄膜转化为多晶硅层薄膜30（简称p-Si层）。具体的，以通过准分子 激光退火工序将非晶硅层薄膜转化为多晶硅层薄膜30为例进行说明。在ELA过程中，非晶硅层薄膜通过对激光远紫外光的吸收而达到快速熔融与再结晶，使衬底基板10能保持在低温状态而不受影响。在实际工艺过程中，还需要严格控制非晶硅层薄膜沉积工序中的各参数，如：通过氢化处理来降低非晶硅层薄膜的氢含量，以便能形成低氢含量、高膜厚均匀性以及低表面粗糙度的非晶硅层薄膜。 
其次，进一步的，在上述形成多晶硅层薄膜30之后，还可以对整个多晶硅层薄膜30进行离子掺杂，具体的，可以对整个多晶硅层薄膜30进行P型掺杂或者N型掺杂。与之相应的，在后续形成像素电极图案104、源极图案102、漏极图案103和沟道区域图案之后，还可以以源极图案102和漏极图案103做阻挡层，对多晶硅层薄膜30的沟道区域进行反向掺杂。具体的，若在上述对整个多晶硅层薄膜30进行的掺杂为P型掺杂，则此时对于多晶硅层薄膜30的沟道区域进行N型掺杂，反之，若在上述对整个多晶硅层薄膜30进行掺杂为N型掺杂，则此时对于多晶硅层薄膜30的沟道区域进行P型掺杂，以在薄膜晶体管的沟道区域、源极区域和漏极区域形成MOS结构。 
最后，优选的，还可以对掺杂完成的多晶硅层薄膜30进行高温退火处理。优选退火处理一是起到多晶硅晶格重整作用，一是起到掺杂离子扩散作用。 
像素电极图案104位于像素电极预定区域204的上方，同层形成的还有位于源极预定区域202上方的像素电极层薄膜104a、漏极预定区域203的上方的像素电极层薄膜104b以及引线预定区域205上方形成的第二连接电极105b。像素电极层图案104、像素电极层薄膜104a和104b以及第三连接电极105c为透明有机金属材料形成，如：氧化铟锡。 
源极图案102位于源极预定区域202的上方，漏极图案103位于漏极预定区域203的上方，并且与源极图案102和漏极图案103同层 形成的还有引线预定区域205上方形成的第三连接电极105c；源极图案102、漏极图案103以及第三连接电极105c可以由一钨（W）层、一铬（Cr）层或其他导电金属层形成。 
钝化层图案71位于源极预定区域202、漏极预定区域203和沟道预定区域201的上方。此外，钝化层图案71还可以覆盖像素电极预定区域204处的像素电极图案104的边缘，当用于OLED显示时，可以防止像素电极图案104将有机层刺穿造成阴阳极短路，起到传统7mask LTPS TFT阵列基板中PDL层的作用。钝化层图案71的形成材料可以为无机物或有机物或无机物和有机物的混合物。 
需要说明的是，如图9所示，在引线预定区域，以上所述第一连接电极图案105a、第二连接电极图案105b以及第三连接电极图案105c通过栅绝缘层图案21上的连接过孔106与栅线引线105连接。钝化层图案71还覆盖引线预定区域205的第三连接电极105c，并且形成有过孔（图中未示出），用于与外围电路连接。相应的，在数据线与外围电路连接的区域，钝化层图案71上也形成有过孔（图中未示出）。 
需要说明的是，本发明实施例中的阵列基板以底栅型TFT阵列基板进行说明，应用实施例一的制备方法，其中，像素电极图案、源极图案、漏极图案和有源层图案由一次构图工艺形成，由于实施例一中对于各层结构形成的顺序不限定，因此本发明实施例中阵列基板的结构也可以根据制备方法的调整而发生改变，比如本发明的阵列基板也可以为顶栅型TFT阵列基板，相应的各层的顺序、图案以及引线区都可以进行适应性调整等等，这些变形也都是本发明的保护范围。 
本实施例中的阵列基板可以采用实施例一中的制造方法制得，像素电极图案、源极图案、漏极图案和有源层图案由一次构图工艺形成，具有生产工艺简单，低成本、高质量的优点。 
实施例三 
本实施例中提供一种显示装置，包括实施例二中的阵列基板，由 于阵列基板具有低成本、高质量的优点，可以降低显示装置的成本，并提高显示装置的质量。 
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。 

Claims (18)

1.一种阵列基板的制造方法，包括在衬底基板上形成薄膜晶体管和像素电极图案，所述薄膜晶体管至少包括栅电极图案、有源层图案、源极图案和漏极图案，
其中，所述源极图案、漏极图案、像素电极图案和有源层图案是通过三灰阶掩膜工艺在一次构图工艺中形成的。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述源极图案、漏极图案、像素电极图案和有源层图案通过三灰阶掩膜工艺在一次构图工艺中形成的步骤具体包括：
依次形成有源层薄膜、像素电极层薄膜和源漏金属层薄膜，其中，所述有源层薄膜包含源极区域、漏极区域和沟道区域，所述像素电极层薄膜包含像素电极区域；
利用三灰阶掩膜工艺在所述源漏金属层薄膜上方形成具有第一厚度、第二厚度及第三厚度的光敏胶，所述第一厚度的光敏胶位于所述沟道区域上方，所述第二厚度的光敏胶位于所述像素电极区域上方，所述第三厚度的光敏胶位于所述源极区域和所述漏极区域上方，其中，所述第一厚度小于所述第二厚度，所述第二厚度小于所述第三厚度；
刻蚀掉没有光敏胶的区域的所述有源层薄膜、像素电极层薄膜和源漏金属层薄膜，形成所述有源层图案；刻蚀掉所述像素电极区域上方的所述源漏金属层薄膜形成所述像素电极图案；以及刻蚀掉所述沟道区域上方的所述像素电极层薄膜和源漏金属层薄膜，形成所述沟道区域图案；移除所述源极区域和所述漏极区域上方的光敏胶，形成所述源极图案和所述漏极图案。
3.根据权利要求2所述的阵列基板的制造方法，其特征在于，所述第一厚度、第二厚度及第三厚度的光敏胶是使用三灰阶掩膜版进行曝光所形成。
4.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述形成薄膜晶体管的步骤包括：
在衬底基板上形成栅电极图案、栅绝缘层图案、有源层图案、源极图案以及漏极图案。
5.根据权利要求4所述的阵列基板的制造方法，其特征在于，所述形成薄膜晶体管和像素电极图案的步骤具体包括：
S1、在衬底基板上形成包括栅电极的图案；
S2、在所述包括栅电极的图案的上方形成栅绝缘层图案；
S3、在所述栅绝缘层图案的上方依次形成包括有源层的图案、包括像素电极的图案、包括源极和漏极的图案。
6.根据权利要求5所述的阵列基板的制造方法，其特征在于，还包括：
S4、在所述源漏金属层上方形成钝化层的图案。
7.根据权利要求2所述的阵列基板的制造方法，其特征在于，所述有源层为多晶硅层。
8.根据权利要求7所述的阵列基板的制造方法，其特征在于，在形成所述多晶硅层薄膜之后，所述方法还包括：对整个所述多晶硅层薄膜进行离子掺杂；在形成所述源极图案和所述漏极图案的步骤之后，所述方法还包括：将所述源极图案和所述漏极图案作为阻挡层，对所述多晶硅层薄膜的沟道区域进行反向掺杂。
9.根据权利要求8所述的阵列基板的制造方法，其特征在于，所述方法还包括：
在所述源漏金属层薄膜上方形成钝化层薄膜，将所述钝化层薄膜形成所述钝化层图案；
在形成所述钝化层薄膜之后，且形成所述钝化层图案之前，对所述多晶硅层薄膜进行退火处理。
10.一种阵列基板，包括在衬底基板上形成的薄膜晶体管和像素电极图案，所述薄膜晶体管至少包括栅电极图案、有源层图案、源极图案和漏极图案，其特征在于，
所述源极图案、漏极图案、像素电极图案和有源层图案是由一次构图工艺形成的。
11.根据权利要求10所述的阵列基板，其特征在于，具体包括：
衬底基板；
位于所述衬底基板上的包括栅电极的图案；
位于所述包括栅电极的图案上方的栅绝缘层图案；
位于所述栅绝缘层图案的上方的包括有源层的图案，所述有源层图案由形成于所述栅绝缘层图案的上方的有源层薄膜形成，所述有源层图案包括源极区域、漏极区域和沟道区域；
位于所述包括有源层的图案上方的包括像素电极的图案，所述包括像素电极的图案由形成于所述包括有源层的图案上方的像素电极层薄膜形成，所述像素电极图案包括像素电极区域；
位于所述包括像素电极的图案上方的包括源极和漏极的图案，所述包括源极和漏极的图案由形成于所述包括像素电极的图案上方的源漏金属层薄膜形成。
12.根据权利要求11所述的阵列基板，其特征在于，还包括：位于所述包括源极和漏极的图案上方的所述钝化层图案。
13.根据权利要求12所述的阵列基板，其特征在于，所述钝化层图案还覆盖所述像素电极图案的边缘。
14.根据权利要求11所述的阵列基板，其特征在于，还包括：
位于所述源极图案和漏极图案的下方的像素电极层薄膜；以及
位于所述像素电极图案下方的有源层薄膜。
15.根据权利要求11所述的阵列基板，包括显示区和引线区，所述显示区包含栅线和数据线，所述引线区用于将所述栅线和数据线连接到外围电路，其特征在于，所述栅绝缘层图案在所述引线区形成有过孔，所述过孔上形成有由所述有源层薄膜形成的第一连接电极、由所述像素电极薄膜形成的第二连接电极和由所述源漏金属层薄膜形成的第三连接电极，用于将所述栅线连接到外围电路。
16.根据权利要求10所述的阵列基板，其特征在于，所述有源层为多晶硅层。
17.根据权利要求16所述的阵列基板，其特征在于，所述多晶硅层薄膜的整层都为离子掺杂区，所述多晶硅层薄膜的沟道区域为反向掺杂区。
18.一种显示装置，其特征在于，包括权利要求10-17所述的阵列基板。
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