JP5198066B2 - Ｔｆｔ基板及びｔｆｔ基板の製造方法 - Google Patents

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Description

本発明は、液晶表示装置や有機ＥＬ発光装置などに用いられるＴＦＴ基板及びその製造方法に関する。
ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置は、表示性能、省エネルギー等の理由から広く利用されている。これらは、特に、携帯電話やＰＤＡ（個人向け携帯情報端末）、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流となっている。これらの表示装置には、一般に、ＴＦＴ基板が用いられている。
例えば、液晶表示装置は、ＴＦＴ基板と対向基板との間に液晶などの表示材料が充填されている。また、この表示材料は、画素ごとに選択的に電圧が印加される。ここで、ＴＦＴ基板は、半導体薄膜（半導体膜とも呼ばれる）などからなるＴＦＴ（薄膜トランジスタ）が配置されている基板である。一般に、ＴＦＴ基板は、アレイ状にＴＦＴが配置されているので、「ＴＦＴアレイ基板」とも呼ばれる。
なお、液晶表示装置などに用いられるＴＦＴ基板には、ＴＦＴと液晶表示装置の画面の１画素との組（これは１ユニットと呼ばれる）が、ガラス基板上に縦横に配設されている。ＴＦＴ基板では、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置されており、ソース配線又はドレイン配線の一方が横方向に等間隔で配置されている。また、ソース配線又はドレイン配線の他方、ゲート電極，ソース電極及びドレイン電極が、各画素を構成する上記ユニット中に、それぞれ設けられている。
＜ＴＦＴ基板の従来の製造方法＞
さて、このＴＦＴ基板の製造法としては、通常、５枚のマスクを使用する５枚マスクプロセスや、ハーフトーン露光技術によって、４枚のマスクを使用する４枚マスクプロセス等が知られている。
ところで、このようなＴＦＴ基板の製造法では、５枚又は４枚のマスクを使用することによって、その製造プロセスは、多くの工程を必要とする。たとえば、４枚マスクプロセスは、３５ステップ（工程）、５枚マスクプロセスは、４０ステップ（工程）を超える工程が必要である。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、工程数が多いと、工程が複雑となり、製造コストが増大する恐れもある。
（５枚のマスクを用いた製造方法）
図６９は、従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を示している。（ｂ）はエッチストッパーが形成された断面図を示している。（ｃ）はソース電極及びドレイン電極が形成された断面図を示している。（ｄ）は層間絶縁膜が形成された断面図を示している。（ｅ）は画素電極が形成された断面図を示している。
図６９（ａ）において、ガラス基板９２１０上に、第一のマスク（図示せず）を用いて、ゲート電極９２１２が形成される。すなわち、まず、ガラス基板９２１０上に、スパッタリングによって金属（たとえば、Ａｌ(アルミニウム)など）が堆積する。次に、第一のマスクを用いてホトリソグラフィー法によりレジストが形成される。次に、所定の形状にエッチングすることによってゲート電極９２１２が形成され、レジストがアッシングされる。
次に、図６９（ｂ）に示すように、ガラス基板９２１０及びゲート電極９２１２上に、ＳｉＮ膜（窒化シリコン膜）からなるゲート絶縁膜９２１３，及び，α−Ｓｉ：Ｈ（ｉ）膜９２１４が順に積層される。次に、チャンネル保護層であるＳｉＮ膜（窒化シリコン膜）が堆積する。次に、第二のマスク（図示せず）を用いてホトリソグラフィー法によりレジストが形成される。次に、ＣＨＦガスを用いてＳｉＮ膜が所定の形状にドライエッチングされ、エッチストッパー９２１５が形成され、レジストがアッシングされる。
次に、図６９（ｃ）に示すように、α−Ｓｉ：Ｈ（ｉ）膜９２１４及びエッチストッパー９２１５上に、α−Ｓｉ：Ｈ（ｎ）膜９２１６が堆積する。次に、その上にＣｒ（クロム）／Ａｌ二層膜が真空蒸着、あるいは、スパッタリング法を用いて堆積する。次に、第三のマスク（図示せず）を用いてホトリソグラフィー法によりレジストが形成される。次に、Ｃｒ／Ａｌ二層膜がエッチングされ、所定の形状のソース電極９２１７ａ及びドレイン電極９２１７ｂが形成される。この際、Ａｌに対しては、Ｈ３ＰＯ４−ＣＨ３ＣＯＯＨ−ＨＮＯ３を用いたホトエッチングが行われ、また、Ｃｒに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングが行われる。次に、α−Ｓｉ：Ｈ膜（９２１６及び９２１４）に対して、ＣＨＦガスを用いたドライエッチングと、ヒドラジン水溶液（ＮＨ２ＮＨ２・Ｈ２Ｏ）を用いたウェットエッチングが行われ、所定の形状のα−Ｓｉ：Ｈ（ｎ）膜９２１６及びα−Ｓｉ：Ｈ（ｉ）膜９２１４が形成され、レジストがアッシングされる。
次に、図６９（ｄ）に示すように、透明電極９２１９を形成する前に、ゲート絶縁膜９２１３，エッチストッパー９２１５，ソース電極９２１７ａ及びドレイン電極９２１７ｂ上に、層間絶縁膜９２１８が堆積する。次に、第四のマスク（図示せず）を用いてホトリソグラフィー法によりレジストが形成される。次に、層間絶縁膜９２１８がエッチングされ、透明電極９２１９をソース電極９２１７ａと電気的に接続させるためのスルーホール９２１８ａが形成され、レジストがアッシングされる。
次に、図６９（ｅ）に示すように、ソース電極９２１７ａ及びドレイン電極９２１７ｂのパターンが形成された領域の層間絶縁膜９２１８上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜がスパッタリング法によって堆積する。次に、第五のマスク（図示せず）を用いてホトリソグラフィー法によりレジストが形成される。次に、非晶質透明導電膜に対して、蓚酸約４重量％の水溶液をエッチャントとして用いてホトエッチングが行われる。次に、非晶質透明導電膜が、ソース電極９２１７ａと電気的に接続するような形状に形成され、レジストがアッシングされる。これによって、透明電極９２１９が形成される。
このように、本従来例によるＴＦＴ基板の製造方法によれば、５枚のマスクが必要である。
（３枚のマスクを用いた製造方法）
上記従来の技術を改良する技術として、マスクの数を（例えば、５枚から３枚に）減らし、より製造工程を削減した方法でＴＦＴ基板を製造する技術が種々提案されている。たとえば、下記特許文献１〜７には、３枚のマスクを用いたＴＦＴ基板の製造方法が記載されている。
日本国特開２００４−３１７６８５号公報 日本国特開２００４−３１９６５５号公報 日本国特開２００５−０１７６６９号公報 日本国特開２００５−０１９６６４号公報 日本国特開２００５−０４９６６７号公報 日本国特開２００５−１０６８８１号公報 日本国特開２００５−１０８９１２号公報
しかしながら、上記特許文献１〜７に記載された３枚のマスクを用いたＴＦＴ基板の製造方法は、ゲート絶縁膜の陽極酸化工程などが必要であり、非常に煩雑な製造プロセスである。このため、上記ＴＦＴ基板の製造方法は、実用が困難な技術であるといった問題があった。
また、実際の製造ラインにおいては、生産性及び品質を向上させることの可能な実用的な技術が要望されていた。
本発明は、係る課題に鑑みなされたものであり、製造工程の工程数を削減することによって、製造コストを大幅に低減できることが可能なＴＦＴ基板及びＴＦＴ基板の製造方法の提案を目的とする。
この目的を達成するために、本発明のＴＦＴ基板は、基板と、この基板の上方に形成されたゲート電極及びゲート配線と、少なくとも前記ゲート電極及び前記ゲート配線の上方に、形成されたゲート絶縁膜と、少なくとも前記ゲート電極の上方の前記ゲート絶縁膜の上方に、形成された第一の酸化物層と、前記第一の酸化物層の上方に形成された第二の酸化物層とを具備するＴＦＴ基板であって、前記第二の酸化物層によって、少なくとも画素電極が形成された構成としてある。
なお、上記「・・・の上方に」は、“（表面から離れて）・・・の上に”と、“（表面に接して）・・・の上に”の両方の意味を有している。いずれか好ましい方が各実施形態に記載されている。
また、好ましくは、前記第二の酸化物層によって、前記画素電極と、ソース電極及びドレイン電極と、ソース配線及びドレイン配線が形成されるとよい。
また、好ましくは、前記画素電極が、前記第一の酸化物層と前記第二の酸化物層とからなるとよい。
さらに、好ましくは、前記第一の酸化物層がｎ型酸化物半導体層であり、前記第二の酸化物層が酸化物導電体層であるとよい。
また、本発明のＴＦＴ基板の製造方法は、基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板、前記ゲート電極及び前記ゲート配線の上方に、ゲート絶縁膜、第一の酸化物層、第二の酸化物層及びレジストを、この順に積層する工程と、第二のマスクを用いて、ハーフトーン露光によって、前記レジストを所定の形状に形成する工程と、前記第一の酸化物層と前記第二の酸化物層とを選択的にエッチングして、ソース配線、ドレイン配線及び画素電極を形成する工程と、前記レジストを所定の形状に再形成する工程と、前記第二の酸化物層を選択的にエッチングして、ソース電極、ドレイン電極及びチャンネル部を形成する工程と、前記ゲート絶縁膜を選択的にエッチングして、ゲート配線パッドを形成する工程とを有する方法としてある。
また、本発明のＴＦＴ基板の製造方法は、基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板、前記ゲート電極及び前記ゲート配線の上方に、ゲート絶縁膜、第一の酸化物層、第二の酸化物層及びレジストを、この順に積層する工程と、第二のマスクを用いて、ハーフトーン露光によって、前記レジストを所定の形状に形成する工程と、前記第一の酸化物層と、前記第二の酸化物層と、前記ゲート絶縁膜をエッチングして、ソース配線、ドレイン配線、画素電極及びゲート配線パッドを形成する工程と、前記レジストを所定の形状に再形成する工程と、前記第二の酸化物層を選択的にエッチングして、ソース電極、ドレイン電極及びチャンネル部を形成する工程とを有する方法としてある。
また、好ましくは、前記ソース配線、前記ドレイン配線、前記ソース電極及び前記ドレイン電極の上方に、第三のマスクを用いて、補助配線又は補助電極を形成する工程を有するとよい。
上記目的を達成するために、本発明のＴＦＴ基板は、前記画素電極，ソース・ドレイン配線パッド及びゲート配線パッドが露出した状態で、前記ゲート電極及びゲート配線の上方，並びに，ソース配線，ドレイン配線，ソース電極及びドレイン電極の上方に形成された保護用絶縁膜を備え、前記第二の酸化物層によって、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極が形成されるとよい。
このようにすると、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、ＴＦＴ基板は、長期間安定して作動することができる。また、製造する際に使用するマスク数の削減、及び、製造工程の削減によって、生産効率の向上及び製造原価のコストダウンを図ることができる。さらに、保護用絶縁膜が形成されているので、ＴＦＴ基板に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。
なお、ソース・ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをいう。
また、好ましくは、前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であるとよい。
このように、ＴＦＴの活性層として酸化物半導体層を使用することにより、電流を流しても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。また、チャンネル部，ソース電極及びドレイン電極を容易に形成することができる。
また、好ましくは、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなるとよい。
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。
また、好ましくは、少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成されるとよい。
このようにすると、第二の酸化物層及び第一の酸化物層を透明とすることができるので、光による誤動作を防止することができる。
また、好ましくは、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成するとよい。
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
また、好ましくは、前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上であるとよい。
このように、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。なお、通常、エネルギーギャップは、３．０ｅＶ以上あればよいが、好ましくは、３．２ｅＶ以上とするとよく、さらに、好ましくは、３．４ｅＶ以上とするとよい。このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止することができる。
また、本発明のＴＦＴ基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層及び第二のレジストを順次積層し、第二のマスクを用いて、前記第二のレジストを所定の形状に形成する工程と、前記第二のレジストを用いて、前記第二の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、前記第一の酸化物層，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極上に保護用絶縁膜及び第三のレジストを順次積層し、ハーフトーン露光によって、前記第三のレジストを所定の形状に形成する工程と、前記第三のレジストを用いて、ゲート配線パッド上の前記保護用絶縁膜及び第一の酸化物層をエッチングする工程と、前記第三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及びソース・ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パッド上の前記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース・ドレイン配線用パッド及びゲート配線パッドを露出させる工程とを有する方法としてある。
このように、本発明は、ＴＦＴ基板の製造方法としても有効である。三枚のマスクを用いて、保護用絶縁膜を有するＴＦＴ基板を製造することができ、マスク数が削減され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、ＴＦＴ基板は、長期間安定して作動することができる。
また、本発明のＴＦＴ基板の製造方法は、基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，補助導電層及び第二のレジストを順次積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、前記第二のレジストを用いて、前記補助導電層及び第二の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成するとともに、前記補助導電層からなる補助配線及び補助電極を形成する工程と、前記第二のレジストを再形成した後、該第二のレジストを用いて、前記画素電極上の前記補助導電層を選択的にエッチングし、前記画素電極を露出させる工程と、前記第一の酸化物層及び画素電極上、並びに、前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に形成された前記補助導電層上に、保護用絶縁膜及び第三のレジストを順次積層し、ハーフトーン露光によって、第三のレジストを所定の形状に形成する工程と、前記第三のレジストを用いて、前記ゲート配線パッド上の前記保護用絶縁膜及び第一の酸化物層をエッチングする工程と、前記第三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及びソース・ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パッド上の前記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース・ドレイン配線用パッド及びゲート配線パッドを露出させる工程とを有する方法としてある。
このようにすると、三枚のマスクを用いて、保護用絶縁膜を有するＴＦＴ基板を製造することができ、マスク数が削減され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
上記目的を達成するために、本発明のＴＦＴ基板は、前記第二の酸化物層によって、少なくとも前記画素電極及び該画素電極と接続されたソース・ドレイン電極が形成されるとよい。
このようにすると、製造する際に使用するマスク数の削減、及び、製造工程の削減によって、生産効率の向上及び製造原価のコストダウンを図ることができる。
なお、ソース・ドレイン電極とは、ソース電極又はドレイン電極をいう。
また、好ましくは、前記ＴＦＴ基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜が、各画素電極，ソース・ドレイン配線パッド及びゲート配線パッドに対応する位置に開口部を有するとよい。
このようにすると、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、ＴＦＴ基板は、長期間安定して作動することができる。また、ＴＦＴ基板自体が保護用絶縁膜を備えた構造となるので、液晶や有機ＥＬ材料などを利用した表示手段や発光手段を容易に製造可能なＴＦＴ基板を提供することができる。
なお、ソース・ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをいう。
また、好ましくは、前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であるとよい。
このように、ＴＦＴの活性層として酸化物半導体層を使用することにより、電流を安定して流すことができるので、ＴＦＴ基板は、電流制御により作動する有機電界発光装置にとって有用である。また、チャンネル部、ソース電極及びドレイン電極を容易に形成することができる。
また、好ましくは、前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなるとよい。
このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。
また、好ましくは、少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成されるとよい。
このようにすると、第二の酸化物層及び第一の酸化物層を透明とすることができるので、光による誤動作を防止することができる。
また、好ましくは、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上方に、補助導電層を形成するとよい。
このようにすると、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
また、好ましくは、前記第一の酸化物層が、前記チャンネル部，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極に対応する所定の位置に形成されるとよい。
このようにすると、通常、第一の酸化物層が、所定の位置にのみ形成されることとなるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。
また、好ましくは、前記第一の酸化物層及び／又は第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上であるとよい。
このように、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。なお、通常、エネルギーギャップは、３．０ｅＶ以上あればよいが、好ましくは、３．２ｅＶ以上とするとよく、さらに、好ましくは、３．４ｅＶ以上とするとよい。このように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止することができる。
また、好ましくは、前記画素電極の一部が、反射金属層により覆われているとよい。
このようにすると、長期間安定して作動させ、かつ、クロストークを防止することができるとともに、製造コストを大幅に低減できる半透過型のＴＦＴ基板又は半反射型のＴＦＴ基板を提供することができる。
また、好ましくは、前記反射金属層によって、ソース配線，ドレイン配線，ソース電極及びドレイン電極の少なくとも一つが形成されるとよい。
このようにすると、より多くの光を反射することができ、反射光による輝度を向上させることができる。
また、好ましくは、前記反射金属層が、アルミニウム，銀若しくは金からなる薄膜、又は、アルミニウム，銀若しくは金を含む合金層からなるとよい。
このようにすると、より多くの光を反射することができ、反射光による輝度を向上させることができる。
また、好ましくは、前記ＴＦＴ基板が金属層を備え、前記金属層を保護する金属層保護用酸化物導電体層を有するとよい。
このようにすると、金属層の腐蝕を防ぐとともに、耐久性を向上させることができる。たとえば、ゲート配線として金属層を用いた場合、ゲート配線パッド用の開口部を形成した際、金属表面が露出するのを防止でき、接続信頼性を向上させることができる。また、金属層が反射金属層である場合、反射金属層の変色などを防止でき、反射金属層の反射率が低下するといった不具合を防止することができる。
また、好ましくは、前記ＴＦＴ基板が、ゲート電極，ゲート配線，ソース配線，ドレイン配線，ソース電極，ドレイン電極又は画素電極のうち、少なくとも一以上を備え、前記ゲート電極，ゲート配線，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つが、酸化物透明導電体層よりなるとよい。
このようにすると、光の透過量が増大するので、輝度の優れた表示装置を提供することができる。
また、本発明のＴＦＴ基板の製造方法は、基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、前記第二のレジストを用いて、前記第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン電極を形成する工程と、露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に、保護用絶縁膜及び第三のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に形成する工程と、前記第三のレジストを用いて、前記画素電極及びソース・ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜及びゲート絶縁膜をエッチングし、前記画素電極，ソース・ドレイン配線パッド及びゲート配線パッドを露出させる工程とを有する方法としてある。
このように、本発明は、ＴＦＴ基板の製造方法としても有効である。三枚のマスクを用いて、保護用絶縁膜を有するＴＦＴ基板を製造することができ、マスク数が削減され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、ＴＦＴ基板は、長期間安定して作動することができる。さらに、通常、第一の酸化物層が、所定の位置（チャンネル部，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極に対応する所定の位置）にのみ形成されることとなるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。
また、本発明のＴＦＴ基板の製造方法は、基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，補助導電層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、前記第二のレジストを用いて、前記補助導電層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成するとともに、前記補助導電層からなる補助配線を形成する工程と、前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記補助導電層及び第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン電極を形成するとともに、前記補助導電層からなる補助電極を形成する工程と、露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記補助導電層の上方に、保護用絶縁膜及び第三のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に形成する工程と、前記第三のレジストを用いて、前記画素電極及びソース・ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜をエッチングし、前記画素電極及びソース・ドレイン配線パッドの上方の前記補助導電層を露出させる工程と、前記第三のレジストを用いて、露出した前記画素電極及びソース・ドレイン配線パッドの上方の前記補助導電層をエッチングし、前記画素電極及びソース・ドレイン配線パッドを露出させる工程と、前記第三のレジストを用いて、前記ゲート配線パッドの上方の前記ゲート絶縁膜をエッチングし、前記ゲート配線パッドを露出させる工程とを有する方法としてある。
このようにすると、三枚のマスクを用いて、補助導電層及び保護用絶縁膜を有するＴＦＴ基板を製造することができる。また、マスク数が削減され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
また、本発明のＴＦＴ基板の製造方法は、基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，反射金属層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、前記第二のレジストを用いて、前記反射金属層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記反射金属層及び第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン電極を形成する工程と、露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記反射金属層の上方に、保護用絶縁膜及び第三のレジストを積層し、ハーフトーン露光によって、第三のレジストを所定の形状に形成する工程と、前記第三のレジストを用いて、前記画素電極の一部を露出させるとともに、前記反射金属層からなる反射金属部を形成する工程と、前記第三のレジストを所定の形状に再形成する工程と、前記反射金属部及びソース・ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜及びゲート絶縁膜をエッチングし、前記反射金属部，ソース・ドレイン配線パッド及びゲート配線パッドを露出させる工程とを有する方法としてある。
このようにすると、長期間安定して作動させ、かつ、クロストークを防止することができるとともに、製造コストを大幅に低減できる半透過型のＴＦＴ基板又は半反射型のＴＦＴ基板を製造することができる。
また、好ましくは、前記反射金属層の上方に、該反射金属層を保護する金属層保護用酸化物導電体層を形成するとよい。
このようにすると、反射金属層の変色などを防止でき、反射金属層の反射率が低下するといった不具合を防止することができる。
図１は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第一のマスクを用いて形成されたゲート電極及びゲート配線が示されている。 図２は、図１の概略斜視図である。 図３は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、ドレイン配線及び画素電極が示されている。 図４は、図３の概略斜視図である。 図５は、一般的なハーフトーン露光技術の説明図であり、（ａ）は露光中の概略断面図を示しており、（ｂ）は現像後の概略断面図を示している。 図６は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及びドレイン電極が示されている。 図７は、図６の概略斜視図である。 図８は、レジストを再形成するためのアッシング処理の説明図であり、（ａ）は再形成される前のレジストの概略断面図を示しており、（ｂ）は再形成されたレジストの概略断面図を示している。 図９は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、ゲート配線パッドが形成され、レジストが除去されている。 図１０は、図９の概略斜視図である。 図１１は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、補助電極及び補助配線が形成されている。 図１２は、図１１の概略斜視図である。 図１３は、本発明の第三実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第一のマスクを用いて形成されたゲート電極及びゲート配線が示されている。 図１４は、本発明の第三実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、ドレイン配線及び画素電極が示されている。 図１５は、図１４の概略斜視図である。 図１６は、本発明の第三実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及びドレイン電極が示されている。 図１７は、図１６の概略斜視図である。 図１８は、本発明の第四実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、補助電極及び補助配線が形成されている。 図１９は、図１８の概略斜視図である。 図２０は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 図２１は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を示しており、（ｂ）はメタル成膜された断面図を示しており、（ｃ）はレジスト塗布された断面図を示しており、（ｄ）は露光／現像／第一のエッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 図２２は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法において、ゲート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している。 図２３は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／金属層成膜／レジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図２４は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第二のエッチングされた断面図を示しており、（ｂ）は第二のレジストの再形成された断面図を示している。 図２５は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を示しており、（ｂ）は第二のレジスト剥離された断面図を示している。 図２６は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法において、ドレイン電極，ソース電極，ドレイン配線，ソース配線及び画素電極が形成されたガラス基板の要部の概略平面図を示している。 図２７は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図２８は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチングされた断面図を示しており、（ｂ）は第三のレジストの再形成された断面図を示している。 図２９は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第五のエッチングされた断面図を示しており、（ｂ）は第三のレジスト剥離された断面図を示している。 図３０は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法において、画素電極，ドレイン配線パッド及びゲート配線パッドが露出されたＴＦＴ基板の要部の概略平面図を示している。 図３１は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 図３２は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第二のマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／レジスト塗布された断面図を示しており、（ｂ）は露光／現像された断面図を示している。 図３３は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第二のエッチングされた断面図を示しており、（ｂ）は第二のレジスト剥離された断面図を示している。 図３４は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法において、ドレイン電極，ソース電極，ドレイン配線，ソース配線及び画素電極が形成されたガラス基板の要部の概略平面図を示している。 図３５は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図３６は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を示しており、（ｂ）は第三のレジストの再形成された断面図を示している。 図３７は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチングされた断面図を示しており、（ｂ）は第三のレジスト剥離された断面図を示している。 図３８は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法において、画素電極，ドレイン配線パッド及びゲート配線パッドが露出されたＴＦＴ基板の要部の概略平面図を示している。 図３９は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 図４０は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を示しており、（ｂ）はメタル成膜された断面図を示しており、（ｃ）はレジスト塗布された断面図を示しており、（ｄ）は露光／現像／第一のエッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 図４１は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法において、ゲート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している。 図４２は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／金属層成膜／レジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図４３は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第二のエッチング／第三のエッチングされた断面図を示しており、（ｂ）は第二のレジストの再形成された断面図を示している。 図４４は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチング／第五のエッチングされた断面図を示しており、（ｂ）は第二のレジスト剥離された断面図を示している。 図４５は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法において、ソース電極用補助電極，ドレイン電極用補助電極，ソース配線用補助配線，ドレイン配線用補助配線が露出したガラス基板の要部の概略平面図を示している。 図４６は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示しており、（ｂ）は露光／現像された断面図を示している。 図４７は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は第六のエッチングされた断面図を示しており、（ｂ）は第七のエッチングされた断面図を示している。 図４８は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は第八のエッチングされた断面図を示しており、（ｂ）は第三のレジスト剥離された断面図を示している。 図４９は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法において、保護用絶縁膜が露出されたＴＦＴ基板の要部の概略平面図を示している。 図５０は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 図５１は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／レジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図５２は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第二のエッチングされた断面図を示しており、（ｂ）は第二のレジストの再形成された断面図を示している。 図５３は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のエッチングされた断面図を示しており、（ｂ）は第二のレジスト剥離された断面図を示している。 図５４は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法において、ソース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極が露出したガラス基板の要部の概略平面図を示している。 図５５は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示しており、（ｂ）は露光／現像された断面図を示している。 図５６は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチングされた断面図を示しており、（ｂ）は第三のレジスト剥離された断面図を示している。 図５７は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法において、保護用絶縁膜が露出したＴＦＴ基板の要部の概略平面図を示している。 図５８は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。 図５９は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図であり、（ａ）は処理前のガラス基板の断面図を示しており、（ｂ）はメタル成膜／金属層保護用酸化物導電体層成膜された断面図を示しており、（ｃ）はレジスト塗布された断面図を示しており、（ｄ）は露光／現像／第一のエッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。 図６０は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法において、ゲート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示している。 図６１は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物透明導電体層成膜／反射金属層成膜／金属層保護用酸化物導電体層成膜／レジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図６２は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第二のエッチング／第三のエッチングされた断面図を示しており、（ｂ）は第二のレジストの再形成された断面図を示している。 図６３は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第四のエッチング／第五のエッチングされた断面図を示しており、（ｂ）は第二のレジスト剥離された断面図を示している。 図６４は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法において、反射金属層上の金属層保護用酸化物導電体層が露出したガラス基板の要部の概略平面図を示している。 図６５は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は保護用絶縁膜成膜／第三のレジスト塗布された断面図を示しており、（ｂ）はハーフトーン露光／現像された断面図を示している。 図６６は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第六のエッチングされた断面図を示しており、（ｂ）は第七のエッチングされた断面図を示している。 図６７は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図であり、（ａ）は第三のレジストの再形成された断面図を示しており、（ｂ）は第八のエッチング／第三のレジスト剥離された断面図を示している。 図６８は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法において、保護用絶縁膜が露出されたＴＦＴ基板の要部の概略平面図を示している。 図６９は、従来例にかかるＴＦＴ基板の製造方法を説明するための概略図であり、（ａ）はゲート電極が形成された断面図を示しており、（ｂ）はエッチストッパーが形成された断面図を示しており、（ｃ）はソース電極及びドレイン電極が形成された断面図を示しており、（ｄ）は層間絶縁膜が形成された断面図を示しており、（ｅ）は画素電極が形成された断面図を示している。
[第一実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、２枚のマスクを使用する方法であり、請求項８，９，１３（補正後の請求項７，８，１２）に対応する。
(ａ) 第一のマスクを用いた工程
図１は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた工程を説明するための概略断面図である。
また、図２は、図１の概略斜視図である。
図１，２に、第一のマスク（図示せず）を用いて形成されたゲート電極１０１２ａ及びゲート配線１０１２ｂが示されている。
第一のマスクを用いた工程では、まず、透光性のガラス基板１０１０上に、ＡｌとＭｏ(モリブデン)がこれらの順に高周波スパッタリング法を用いて積層され、膜厚約３００ｎｍの金属薄膜１１００が形成される。次に、酸化インジウム−酸化亜鉛（ＩＺＯ：Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜１１０２が形成される。これにより、金属薄膜１１００及び薄膜１１０２からなるゲート電極及び配線用薄膜が、形成される。
次に、第一のマスクを用いて、ホトリソグラフィー法によりレジスト（図示せず）が形成され、ゲート電極及び配線用薄膜が、燐酸、酢酸及び硝酸からなる混酸（適宜、混酸と略称する。）によりエッチングされる。このようにすると、所定の形状のゲート電極１０１２ａ及びゲート配線１０１２ｂが形成される。
上記エッチングでは、ＩＺＯが、混酸によりエッチングされるので、混酸を用いて、金属薄膜１１００及び薄膜１１０２が一括してエッチングされる。また、ＩＺＯが、蓚酸系エッチング液によりエッチングされるので、まず、薄膜１１０２のみを蓚酸系エッチング液によりエッチングし、その後、金属薄膜１１００を混酸によりエッチングしてもよい。
(ｂ) 第二のマスクを用いた工程
（ｂ−ａ）第一エッチング工程ａ
図３は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、ドレイン配線及び画素電極が示されている。
また、図４は、図３の概略斜視図である。
次に、図３，４に示すように、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜であるゲート絶縁膜１０１３が膜厚約３００ｎｍ堆積される。放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスが用いられる。
次に、酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の雰囲気の条件で、厚み約１５０ｎｍのｎ型酸化物半導体層１０１４が形成される。
次に、酸化インジウム−酸化亜鉛（ＩＺＯ：Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の雰囲気の条件で、厚み約１５０ｎｍの酸化物導電体層１０１５が形成される。
ここで、ｎ型酸化物半導体層１０１４は、請求の範囲の「第一の酸化物層」の好適な一例であり、酸化物導電体層１０１５は、請求の範囲の「第二の酸化物層」の好適な一例である。
次に、レジスト１０１６を塗布した後、ハーフトーン露光によって、レジスト１０１６を所定の形状に形成する。
次に、一般的なハーフトーン露光技術について、図面を参照して説明する。
図５は、一般的なハーフトーン露光技術の説明図であり、（ａ）は露光中の概略断面図を示しており、（ｂ）は現像後の概略断面図を示している。
図５（ａ）において、露光光１２０１がマスキングされていない部分を透過し、レジスト１０１６が感光する。
次に、マスク１２００によってマスキングされたレジスト１０１６は、露光光１２０１が透過しないので、感光しない。一方、ハーフトーンマスク部１２００ａによってマスキングされたレジスト１０１６は、約半分の露光光１２０１ａが透過するので、およそ半分の量だけ感光する。
上記露光後、レジスト１０１６は現像される。図５（ｂ）は、現像後のレジスト１０１６の状態を示している。図５（ｂ）に示すように、マスキングされていない部分のレジスト１０１６は、完全に剥離される。また、マスク１２００にマスキングされたレジスト１０１６はそのまま残存する。一方、ハーフトーンマスク部１２００ａにマスキングされたレジスト１０１６は、剥離され、約半分の厚さとなる。その結果、レジスト１０１６は、図５（ｂ）のような形状に形成される。
本実施形態では、このような手法によって、レジスト１０１６が所定の形状に形成される。
図３，４に示すように、レジスト１０１６の形成後、酸化物導電体層１０１５である上記ＩＺＯと、ｎ型酸化物半導体層１０１４である上記酸化インジウム−酸化ガリウム−酸化亜鉛が、一括して蓚酸系のエッチング液にてエッチングされる。そして、ソース配線１０１２ｃ、ドレイン配線１０１２ｄ、ソース電極１０１２ｅの一部、ドレイン電極１０１２ｆの一部、及び、画素電極１０１２ｇが形成される。ここで、上記蓚酸系のエッチング液によるエッチングは、酸化物導電体層１０１５及びｎ型酸化物半導体層１０１４のエッチング速度が、ゲート絶縁膜１０１３のエッチング速度より速いエッチング法Ａである。
なお、本実施形態では、ドレイン配線１０１２ｄが画素電極１０１２ｇと接続されているが、これに限定されるものではない。
このように、本実施形態において特徴的なことは、酸化物導電体層１０１５とｎ型酸化物半導体層１０１４の二つの層の膜が、３種類の部分（ソース・ドレイン配線１０１２ｃ，１０１２ｄ、ソース・ドレイン電極１０１２ｅ，１０１２ｆ、及び、画素電極１０１２ｇ）の機能を有することである。したがって、本実施形態においては、これら各３種類の部分の形状に合う３種類のマスクを準備する必要がなく、１枚の第二のマスクによって、３種類の部分が形成される。
図４に示すように、ｎ型酸化物半導体層１０１４（酸化インジウム−酸化ガリウム−酸化亜鉛）と酸化物導電体層１０１５（ＩＺＯ）とからなる２層構造が、ゲート絶縁膜１０１３上に形成される。この２層構造によって、画素電極１０１２ｇは、ｎ型酸化物半導体層１０１４と酸化物導電体層１０１５とからなっている。また、図４に示すように、透明基板１０１０は、ゲート絶縁膜１０１３によって、覆われている。
なお、図４においては、理解しやすいように、酸化物導電体層１０１５上のレジスト１０１６を省略してある。また、図３，４に示すように、ゲート配線取り出し孔１０１７が形成されている。
（ｂ−ｂ）第二エッチング工程ｂ
図６は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及びドレイン電極が示されている。
また、図７は、図６の概略斜視図である。
次に、図６に示すように、レジスト１０１６をアッシング（レジストの剥離及び除去）し、所定の形状に再形成する。
次に、アッシング技術について、図面を参照して説明する。
図８は、レジストを再形成するためのアッシング処理の説明図であり、（ａ）は再形成される前のレジストの概略断面図を示しており、（ｂ）は再形成されたレジストの概略断面図を示している。
図８（ａ）に示すように、再形成される前のレジスト１０１６には、ハーフトーン露光によって、凹部１０５０が形成されている。
アッシング処理は、レジスト１０１６の剥離及び除去を行う処理であり、アッシング方法として、薬液を用いたウェット洗浄などが従来から用いられている。
レジスト１０１６が所定の時間だけアッシングされると、図８（ｂ）に示すように、凹部１０５０の下方のレジスト１０１６は、完全に除去される。また、凹部１０５０が形成されていないレジスト１０１６の厚い部分は、上方から部分的に除去され、およそ半分の厚さとなる。
本実施形態でも、上記アッシングによって、レジスト１０１６が再形成される。
次に、図６，７に示すように、混酸により、酸化物導電体層１０１５であるＩＺＯがエッチングされ、チャンネル部１０１２ｈが形成される。この際、ソース電極１０１２ｅ及びドレイン電極１０１２ｆの形成が完了する。また、このエッチングによって、ゲート配線１０１２ｂの上方の不要な酸化物導電体層１０１５が除去される。また、上記混酸によるエッチングは、ｎ型酸化物半導体層１０１４及びゲート絶縁膜１０１３のエッチング速度より速いエッチング法Ｂである。
なお、図６においては、理解しやすいように、酸化物導電体層１０１５上のレジスト１０１６を省略してある。
（ｃ） ゲート配線パッドの形成工程
図９は、本発明の第一実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、ゲート配線パッドが形成され、レジストが除去されている。
また、図１０は、図９の概略斜視図である。
次に、図９，１０に示すように、ＣＨＦ（ＣＦ４、ＣＨＦ３など）や酸素ガスやアルゴンガスなどの混合ガスなどのリアクティブエッチングガスを用いて、ドライエッチング法によりゲート配線取り出し孔１０１７の下方のゲート絶縁膜１０１３がエッチングされ、ゲート配線パッド１０１７ａが形成される。また、この際、不要なゲート絶縁膜１０１３もエッチングされる。ここで、上記ドライエッチングは、ゲート絶縁膜１０１３のエッチング速度が、酸化物導電体層１０１５及びｎ型酸化物半導体層１０１４のエッチング速度がより速いエッチング法Ｃである。
次に、レジスト１０１６が剥離され、ガラス基板１０１０が洗浄される。このようにすると、所望の酸化物半導体を用いた２枚マスク法によるＴＦＴ基板１００１が得られる。
なお、図９は、図１０のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線で示される各部分の断面を合わせて一つの断面図としたものである。上記図１、図３、図６も同様である。
ここで、酸化インジウム−酸化亜鉛（ＩＺＯ：Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて成膜した薄膜（酸化物導電体層１０１５）は、蓚酸系エッチャントによって、あるいは、混酸によってエッチング可能である。
一方、酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）ターゲットを用いて成膜した薄膜（ｎ型酸化物半導体層１０１４）は、蓚酸系エッチャントによってエッチングされるが、混酸に対しては、エッチング速度が遅い。
したがって、上記（ｂ−ｂ）第二エッチング工程ｂの選択的エッチングが可能となる。ｎ型酸化物半導体層１０１４と酸化物導電体層１０１５は、上記のようなエッチング特性であれば他の材料でもかまわない。
また、リアクティブエッチングなどのドライエッチングにより、ゲート配線パッド１０１７ａが形成されるとき、同時にチャンネル部１０１２ｆも微量エッチングされる。しかし、チャンネル部１０１２ｆは、第一酸化物層１０１４で形成されており、ドライエッチングによるエッチング速度は遅く、実質的にほとんどダメージはない。
また、本実施形態では、ｎ型酸化物半導体層１０１４として酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）を採用したが、実質的にドライエッチングに対して耐性のある材料であればよい。すなわち、実質的なドライエッチング耐性を有する他の酸化物半導体をｎ型酸化物半導体層１０１４（第一の酸化物層）として選定することも好適である。
また、本実施形態では、ゲート電極１０１２ａ及びゲート配線１０１２ｂを、金属薄膜とＩＺＯの２層構成にしているが、このＩＺＯなどの金属酸化物は、先にも述べたようにドライエッチングに耐性があるので、ドライエッチングの際に下地の金属薄膜層にダメージを与えることがない。
また、本実施形態では、金属薄膜を２層（Ａｌ／Ｍｏ）に構成している理由は、酸化物と金属との接触抵抗を低減するためであり、接触抵抗の小さな金属を用いれば１層で構成することも好ましい。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板１００１は、請求項１，２，３，６，７（補正後の請求項１，２，５，６）に対応する。
[第二実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項８，９，１１，１２，１３（補正後の請求項７，８，１０，１１，１２）に対応する。
(ａ) 第一のマスクを用いた工程
第一のマスクを用いた工程では、まず、透光性のガラス基板１０１０上に、ＡｌとＭｏ(モリブデン)がこれらの順に高周波スパッタリング法を用いて積層され、膜厚約３００ｎｍの金属薄膜１１００が形成される。次に、酸化インジウム−酸化スズ−酸化セリウム（ＩＴＣＯ：Ｉｎ２Ｏ３：ＳｎＯ２：ＣｅＯ２＝約９０：７：３ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜１１０２が形成される。これにより、金属薄膜１１００及び薄膜１１０２からなるゲート電極及び配線用薄膜が、形成される。
次に、第一のマスクを用いて、ホトリソグラフィー法によりレジストが形成され、ゲート配線用薄膜が、混酸によりエッチングされる。このようにすると、所定の形状のゲート電極１０１２ａ及びゲート配線１０１２ｂが形成される（図１，２参照）。
上記エッチングでは、ＩＴＣＯが、混酸によりエッチングされるので、混酸を用いて、金属薄膜１１００及び薄膜１１０２が一括してエッチングされる。また、ＩＴＣＯが、蓚酸系エッチング液によりエッチングされるので、まず、薄膜１１０２のみを蓚酸系エッチング液によりエッチングし、その後、金属薄膜１１００を混酸によりエッチングしてもよい。
(ｂ) 第二のマスクを用いた工程
（ｂ−ａ）第一エッチング工程ａ
次に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜であるゲート絶縁膜１０１３が膜厚約３００ｎｍ堆積される。放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスが用いられる。
次に、酸化インジウム−酸化ガリウム−酸化亜鉛（ＩｎＧａＺｎＯ４）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の雰囲気の条件で、厚み約１５０ｎｍのｎ型酸化物半導体層１０１４が形成される。
次に、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の雰囲気下の条件で、厚み約１５０ｎｍの酸化物導電体層１０１５が形成される。
ここで、ｎ型酸化物半導体層１０１４は、請求の範囲の「第一の酸化物層」の好適な一例であり、酸化物導電体層１０１５は、請求の範囲の「第二の酸化物層」の好適な一例である。
次に、レジスト１０１６を塗布した後、ハーフトーン露光によって、レジスト１０１６を所定の形状に形成する。
レジスト１０１６の形成後、酸化物導電体層１０１５である上記ＩＴＳｍＯと、ｎ型酸化物半導体層１０１４である上記酸化インジウム−酸化ガリウム−酸化亜鉛が、一括して蓚酸系のエッチング液にてエッチングされる（エッチング法Ａ）。そして、ソース配線１０１２ｃ、ドレイン配線１０１２ｄ、ソース電極１０１２ｅの一部、ドレイン電極１０１２ｆの一部、及び、画素電極１０１２ｇが形成される（図３，４参照）。
このように、本実施形態において特徴的なことは、酸化物導電体層１０１５とｎ型酸化物半導体層１０１４の二つの層の膜が、３種類の部分（ソース・ドレイン配線１０１２ｃ，１０１２ｄ、ソース・ドレイン電極１０１２ｅ，１０１２ｆ、及び、画素電極１０１２ｇ）の機能を有することである。したがって、本実施形態においては、これら各３種類の部分の形状に合う３種類のマスクを準備する必要はなく、１枚の第二のマスクによって、３種類の部分が形成される。
（ｂ−ｂ）第二エッチング工程ｂ
次に、レジスト１０１６をアッシング（レジストの剥離及び除去）し、所定の形状に再形成する。
次に、混酸により、酸化物導電体層１０１５であるＩＴＳｍＯがエッチングされ（エッチング法Ｂ）、チャンネル部１０１２ｈが形成される。また、このエッチングによって、ゲート配線１０１２ｂの上方の不要な酸化物導電体層１０１５が除去される（図６，７参照）。
（ｃ） ゲート配線パッドの形成工程
次に、ＣＨＦ（ＣＦ４、ＣＨＦ３など）や酸素ガスやアルゴンガスなどの混合ガスなどのリアクティブエッチングガスを用いて、ドライエッチング法（エッチング法Ｃ）によりゲート配線取り出し孔１０１７の下方のゲート絶縁膜１０１３がエッチングされ、ゲート配線パッド１０１７ａが形成される。
次に、レジスト１０１６が剥離され、ガラス基板１０１０が洗浄される。このようにすると、所望の酸化物半導体を用いた２枚マスク法によるＴＦＴ基板が得られる。
本実施形態の上記処理は、第一実施形態（２枚マスクによるＴＦＴ基板の製造）とほぼ同様である（図９参照）。
（ｄ）第三のマスクを用いた処理
図１１は、本発明の第二実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、補助電極及び補助配線が形成されている。
また、図１２は、図１１の概略斜視図である。
図１１，１２において、まず、上記ＴＦＴ基板は、約２３０℃にて、約３０分間熱処理される。次に、補助電極及び補助配線となるＡｌ層が約２５０ｎｍ積層される。次に、第三のマスクを用いて、所定の形状の補助電極及び補助配線が形成される。
本実施形態では、ソース配線１０１２ｃ、ドレイン配線１０１２ｄ、ソース電極１０１２ｅ及びドレイン電極１０１２ｆが、酸化物導電体からなっている。また、酸化物導電体の材質は、ＩＴＳｍＯであり、このＩＴＳｍＯの比抵抗は、約３００μΩｃｍであり大きい。このため、配線抵抗が大きくなってしまうので、本実施形態では、上記補助電極１０１８ｅ，１０１８ｆ及び補助配線１０１８ｃ，１０１８ｄを形成することによって、配線抵抗を小さくしている。
なお、第一実施形態では、ＩＴＳｍＯの代わりにＩＺＯを用いている。第二実施形態と同様に、第三のマスクを用いた処理（補助電極１０１８ｅ，１０１８ｆ及び補助配線１０１８ｃ，１０１８ｄを形成する処理）を行うことによって、第一実施形態の配線抵抗を小さくすることも可能である。
上記補助電極１０１８ｅ，１０１８ｆ及び補助配線１０１８ｃ，１０１８ｄを形成するために、混酸によりＡｌ層がエッチングされる（エッチング法Ｂ）。この際、上述した約２３０℃における約３０分間の熱処理によって、酸化物導電体は、結晶化され、混酸によるエッチングに耐性を有しているので、Ａｌ層だけをエッチングすることができる。
本実施の形態では、酸化物導電体としてＩＴＣＯやＩＴＳｍＯを用いたが、加熱処理により混酸によるエッチングに耐性を持つようになる酸化物導電体であればどのような材料に対しても、補助電極及び補助配線を形成することができる。
次に、レジストが剥離され、ガラス基板１０１０が洗浄される。このようにすると、補助電極及び補助配線の形成されたＴＦＴ基板１００１ａが得られる。
このようにして、ソース電極１０１２ｅ、ドレイン電極１０１２ｆ、ソース配線１０１２ｃ及びドレイン配線１０１２ｄに、補助電極１０１８ｅ，１０１８ｆ及び補助配線１０１８ｃ，１０１８ｄを重畳して設けると、ソース電極、ドレイン電極、ソース配線及びドレイン配線の抵抗をより低減することができる。
なお、図１１は、図１２のＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線で示される各部分の断面を合わせて一つの断面図としたものである。
（補助電極及び補助配線の保護膜）
また、補助電極１０１８ｅ，１０１８ｆ及び補助配線１０１８ｃ，１０１８ｄのＡｌ層は、露出している。そのため、用途によっては、腐蝕などに対する安定性を向上させる必要がある。このような場合、Ａｌ層上に、ＩＺＯからなる厚さ約１０〜５０ｎｍ程度の保護膜（図示せず）を形成するとよく、これにより、安定性を向上させることができる。ＩＺＯは、Ａｌのエッチング液である混酸によって容易にエッチングされるので、Ａｌとの一括エッチングも可能である。この一括エッチングは、工程が増えないので、好適である。
一括エッチングを行う場合は、Ａｌ層及び保護膜を積層した後、Ａｌ層及び保護膜を混酸で一括してエッチングを行い、所定の形状に形成する。
なお、Ａｌ層からなる補助電極及び補助配線を形成した後に、上記保護膜を形成することもできる。
本実施形態においては、上記保護膜の材料として、ＩＺＯを用いたが、補助電極及び補助配線と一括してエッチングできる材料であれば他の材料でもよい。但し、ある程度の導電性は必要である。
したがって、上記保護膜としては、ＩＺＯ、ＩＴＣＯ、ＩＴＳｍＯ、ＩＴＺＯなどの非晶質膜を用いることが好ましい。エッチング特性から見れば、ＩＺＯが好ましいが、製造工程上の便宜を考慮すれば、ＴＦＴ基板に用いられる透明電極と同一の材料を採用するのが好ましい。
また、ＩＺＯの酸化インジウム：酸化亜鉛の比率は、Ｉｎ／（Ｉｎ＋Ｚｎ）＝約０．５５〜０．９５（原子数の比率）（この式でＩｎは単位あたりのインジウム原子の数、Ｚｎは単位あたりの亜鉛原子の数をそれぞれ表す）が好適な数値範囲である。この比率は、約０．７５〜０．９が更に好適である。
また、ＩＴＣＯ、ＩＴＳｍＯにおいては、酸化スズの原子数比率は全金属に対して、約０．０３〜０．１５の範囲が好適である。一方、同じくセリウム、サマリウムの全金属に対する原子数比率は約０．０１〜０．１５の範囲が好適である。セリウム、サマリウムの原子数比率は、約０．０１〜０．１の範囲であれば、上述した選択エッチング性が向上するので更に好適である。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板１００１ａは、請求項１，２，３，４，５，６，７（補正後の請求項１，２，３，４，５，６）に対応する。
[第三実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、２枚のマスクを使用し、ゲート絶縁膜を先にエッチングする方法であり、請求項１０，１３（補正後の請求項９，１２）に対応する。
(ａ) 第一のマスクを用いた工程
図１３は、本発明の第三実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第一のマスクを用いて形成されたゲート電極及びゲート配線が示されている。
図１３に、第一のマスクを用いて形成されたゲート電極１０１２ａ及びゲート配線１０１２ｂが示されている。
第一のマスクを用いた工程では、まず、透光性のガラス基板１０１０上に、ＡｌとＭｏがこれらの順に高周波スパッタリング法を用いて積層され、それぞれ膜厚約２５０ｎｍ、約５０ｎｍの金属薄膜１１００ａ、１１００ｂが形成される。次に、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴｓｍＯ：Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜１１０２が形成される。これにより、金属薄膜１１００ａ、１１００ｂ及び薄膜１１０２からなるゲート電極及び配線用薄膜が、形成される。
この場合、Ｍｏは、酸化物薄膜との接触抵抗を下げるために、Ａｌ上に積層される。もし、接触抵抗が無視できる程度に低い場合は、このＭｏは不要である。また、Ｍｏ以外の金属を用いることも好適である。Ｍｏの代わりに、Ｔｉ（チタン）、Ｎｉ（ニッケル）等を使用することも好ましい。なお、ゲート配線として、Ａｇ（銀）、Ｃｕ（銅）などの金属薄膜やこれらの合金薄膜を用いることも好ましい。
次に、第一のマスクを用いて、ホトリソグラフィー法によりレジストが形成され、ＩＴＳｍＯ薄膜は蓚酸水溶液などの蓚酸系エッチング液によりエッチングされ、金属薄膜は混酸によりエッチングされる。このようにすると、所定の形状のゲート電極１０１２ａ及びゲート配線１０１２ｂが形成される。なお、ＩＴＳｍＯ薄膜は、混酸でもエッチングできるので、混酸を用いて金属薄膜と一括してエッチングされてもよい。
次に、熱処理によってＡｌの抵抗を下げる。このとき、熱処理によってＩＴＳｍＯを結晶化させてもよい。この結晶化によって、ＩＴＳｍＯは、蓚酸系エッチング液及び混酸に対して耐性を有する。
ゲート配線の表面に配置されたＩＴＳｍＯなどの酸化物導電膜は、ゲート絶縁膜にスルーホールが形成され、ゲート配線パッド１０１７ａが形成されたとき、ゲート配線に使用した金属表面が露出してしまうことを防止する。このような構成によって、信頼性の高い電気的な接続が可能となる。
また、ゲート絶縁膜にＳｉＮｘ、ＳｉＯＮｘ、ＳｉＯ２などの絶縁物が使用されたとき、ＣＨＦ（ＣＦ４、ＣＨＦ３）を用いたリアクティブイオンエッチングによって、上記ゲート絶縁膜にスルーホールが好ましく形成される。この場合、上記ＩＴＳｍＯは、金属配線の保護膜としても有用である。
本実施形態では、ＩＴＳｍＯを利用したが、ＩＴＳｍＯに代わる材料として、ＩＴＯにランタノイド系元素を含有させた材料や、ＩＴＯにＭｏやＷ（タングステン）等の高融点金属酸化物を添加した材料、等が使用可能である。ここで、ＭｏやＷ等の添加量は、全金属元素に対して約１０原子％以下が好ましい。より好ましい添加量は、約１〜５原子％の範囲である。添加量が約１０原子％を超えると、その材料は、結晶化が困難となり、蓚酸水溶液や混酸に溶融する。また、膜厚は、約２０ｎｍ〜５００ｎｍが好ましい。より好ましい膜厚の範囲は、約３０ｎｍ〜３００ｎｍである。膜厚が約２０ｎｍ未満である膜は、ピンホールを有し、保護膜として機能しない場合がある。一方、膜厚が約５００ｎｍを超える膜は、成膜やエッチングに、多くの時間を必要とし、その製造時間は長くなる。このため、その製造は、効率的でなく、また、経済的でない。
(ｂ) 第二のマスクを用いた工程
図１４は、本発明の第三実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース配線、ドレイン配線及び画素電極が示されている。
また、図１５は、図１４の概略斜視図である。
次に、図１４，１５に示すように、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜であるゲート絶縁膜１０１３が膜厚約３００ｎｍ堆積される。放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスが用いられる。
次に、酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約３０：７０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％の雰囲気、基板温度約２００℃の条件で、厚み約１００ｎｍのｎ型酸化物半導体層１０１４が形成される。
次に、酸化インジウム−酸化亜鉛（ＩＺＯ：Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の雰囲気の条件で、厚み約１５０ｎｍの酸化物導電体層１０１５が形成される。
ここで、ｎ型酸化物半導体層１０１４は、請求の範囲の「第一の酸化物層」の好適な一例であり、酸化物導電体層１０１５は、請求の範囲の「第二の酸化物層」の好適な一例である。
次に、酸化物導電体層１０１５上に、レジスト１０１６が積層される。次に、第２のマスクを用いて、ハーフトーン露光によって、レジスト１０１６が所定の形状に形成される。
次に、混酸によって、酸化インジウム−酸化亜鉛からなる酸化物導電体層１０１５がエッチングされる。次に、蓚酸水溶液によって、酸化スズ−酸化亜鉛からなるｎ型酸化物半導体層１０１４がエッチングされる。そして、ソース配線１０１２ｃ、ドレイン配線１０１２ｄ、ソース電極１０１２ｅの一部、ドレイン電極１０１２ｆの一部、及び、画素電極１０１２ｇが形成される。
次に、ゲート配線パッド１０１７ａ上のゲート絶縁膜をＣＨＦ（ＣＦ４、ＣＨＦ３等）を用いたリアクティブイオンエッチング法によって除去し、ＩＴＳｍＯ膜を露出させ、ゲート配線パッド１０１７ａが形成される。
なお、図１５においては、理解しやすいように、酸化物導電体層１０１５上のレジスト１０１６を省略してある。また、図１４，１５に示すように、ゲート配線取り出し孔１０１７が形成されている。
図１６は、本発明の第三実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、第二のマスクを用いて形成されたソース電極及びドレイン電極が示されている。
また、図１７は、図１６の概略斜視図である。
次に、図示してないが、レジスト１０１６をアッシングし、所定の形状に再形成する。次に、図１６，１７に示すように、混酸によって酸化物導電体層１５をエッチングし、チャンネル部１０１２ｈ、ソース電極１０１２ｅ及びドレイン電極１０１２ｆを形成する。この際、ゲート配線１０１２ｂ上の不要な酸化物導電体層１０１５もエッチングされる。
ここまでの処理は、請求の範囲のｎ型酸化物半導体層を選択的にエッチングして、チャンネル部、ソース電極及びドレイン電極を形成する工程の好適な一例である。
次に、レジスト１０１６を除去し、所望するＴＦＴ基板１００１ｂが得られる。
なお、図１６は、図１７のＧ−Ｇ’線、Ｈ−Ｈ’線、Ｉ−Ｉ’線で示される各部分の断面を合わせて一つの断面図としたものである。
さて、本実施形態においては、ｎ型酸化物半導体層１０１４は、約２００℃で成膜しても結晶化することはない。但し、用いた酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約３０：７０ｗｔ％）薄膜は、蓚酸水溶液によってエッチングされるが、混酸によってエッチングされることはない。これによって、上部に存在する酸化物導電体層１０１５をエッチングする薬液によって、酸化スズ−酸化亜鉛薄膜がエッチングされることはない。
一方、酸化物導電体層１０１５は、結晶化させない方が好ましい。本実施形態の酸化物導電体層１０１５は、約３５０℃に加熱しても結晶化しないことを本願発明者らは確認した。このような酸化物導電体層１０１５を用いることによって、混酸によるエッチングが可能となる。言い換えれば、ｎ型酸化物半導体層１０１４にダメージを与えることなく、酸化物導電体層１０１５をエッチングすることが可能となる。
さて、ｎ型酸化物半導体層１０１４の形成に用いた酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約３０：７０ｗｔ％）ターゲットにおいて、酸化亜鉛の添加量は、約５０〜８０ｗｔ％の範囲が好適である。より好ましい添加量の範囲は、約６０〜７５ｗｔ％である。酸化亜鉛の添加量が約５０ｗｔ％未満ではキャリア濃度が低下しない場合がある。その一方、添加量が約８０ｗｔ％を超える場合も、キャリア濃度が低下しなくなったり、混酸への耐性が低くなる恐れがある。
上記のｎ型酸化物半導体層１０１４のＡＣホール測定（東洋テクニカ社製、商品名「ＲＥＳＩＴＥＳＴ」）を行った。その測定結果は、キャリア濃度：１０＋１４／ｃｍ３、移動度：３５ｃｍ２／Ｖ・ｓｅｃであった。
また、酸化物導電体層１０１５についても同様にＡＣホール測定を行った。その測定結果は、キャリア濃度：１０＋２０／ｃｍ３、移動度：４２ｃｍ２／Ｖ・ｓｅｃであった。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板１００１ｂは、請求項１，２，６，７（補正後の請求項１，５，６）に対応する。
[第四実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項１０，１１，１２，１３（補正後の請求項９，１０，１１，１２）に対応する。また、本実施形態のＴＦＴ基板の製造方法によれば、上記第三実施形態におけるＴＦＴ基板に対して、第三のマスクを用いて、補助電極及び補助配線が形成される。
図１８は、本発明の第四実施形態にかかるＴＦＴ基板の製造方法を説明するための概略断面図であり、同図において、補助電極及び補助配線が形成されている。
図１９は、図１８の概略斜視図である。
第三のマスクを用いた工程では、まず、上記第三実施形態で作成したＴＦＴ基板上に、ＭｏとＡｌがこれらの順に高周波スパッタリング法を用いて積層され、それぞれ膜厚約５０ｎｍ、約１５０ｎｍの金属薄膜１０１８ａ、１０１８ｂが形成される。次に、酸化インジウム−酸化亜鉛（Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法によって、酸素約１％、アルゴン約９９％の条件で、厚み約５０ｎｍの透明導電層１０２０が上記金属薄膜１０１８ｂ上に形成される。この透明導電層１０２０は、ＭｏとＡｌからなる金属薄膜１０１８ａ，１０１８ｂの保護層となる。なお、図１８、図１９においては、金属薄膜１０１８ａ、１０１８ｂ及び透明導電層１０２０を合わせて１０３０の符号を付している。
次に、これらの上面にレジスト（図示せず）を塗布し、このレジストを第三のマスクを用いて所定の形状に形成する。そして、混酸によって酸化インジウム−酸化亜鉛からなる透明導電層１０２０がエッチングされる。次に、ＭｏとＡｌに対してエッチングを行い、金属薄膜１０１８ａ、１０１８ｂからなるソース補助電極、ドレイン補助電極、ソース補助配線、及び、ドレイン補助配線が形成される。次に、レジストが剥離され、ガラス基板１０１０が洗浄される。このようにすると、補助電極及び補助配線の形成されたＴＦＴ基板１００１ｃが得られる。なお、このような処理は、請求の範囲の補助配線又は補助電極を形成する工程の、好適な一例である。
なお、図１８は、図１９のＪ−Ｊ’線、Ｋ−Ｋ’線、Ｌ−Ｌ’線で示される各部分の断面を合わせて一つの断面図としたものである。
以上のようにして、第三のマスクを用いて補助電極及び補助配線が形成される。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板１００１ｃは、請求項１，２，４，６，７（補正後の請求項１，３，５，６）に対応する。
上述したように、本発明の請求項１〜１３（補正後の請求項１〜１２）によれば、製造に使用するマスクを従来に比べて削減できるので、製造工程数の削減、及び処理時間を短縮し、製造歩留りを向上させることができる。更に、本発明によれば、工程数が削減されているので、製造コストが低減することも期待される。
[第五実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項２１（補正後の請求項２０）に対応する。
図２０は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
図２０において、まず、基板２０１０上に、第一のマスク２０２２を用いて、ゲート電極２０２１及びゲート配線２０２２が形成される（ステップＳ２００１）。
次に、第一のマスク２０２２を用いた処理について、図面を参照して説明する。
（第一のマスクを用いた処理）
図２１は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図である。（ａ）は処理前のガラス基板の断面図を示している。（ｂ）はメタル成膜された断面図を示している。（ｃ）はレジスト塗布された断面図を示している。（ｄ）は露光／現像／第一のエッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。
図２１（ａ）において、まず、透光性のガラス基板２０１０が用意される。
次に、図２１（ｂ）に示すように、ガラス基板２０１０にメタルが成膜され、ゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）２０２０が形成される。
本実施形態では、ガラス基板２０１０上に、Ａｌ（アルミニウム）とＭｏ（モリブデン）が、これらの順に高周波スパッタリング法を用いて、積層される。そして、膜厚約２５０ｎｍ及び５０ｎｍの金属薄膜が、それぞれ形成される。次に、酸化インジウム−酸化スズ−酸化サマリウム（ＩＴＳｍＯ：Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜が形成され、Ａｌ／Ｍｏ／ＩＴＳｍＯからなるゲート電極・配線用薄膜２０２０が形成される。
次に、図２１（ｃ）に示すように、ゲート電極・配線用薄膜２０２０上に、第一のレジスト２０２１が塗布される。
次に、図２１（ｄ）に示すように、第一のマスク２０２２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）が形成される。次に、ＩＴＳｍＯ薄膜は、蓚酸水溶液を用いてエッチングされる。金属薄膜は、混酸（一般的に、ＰＡＮと呼ばれている。）を用いてエッチングされ、所定の形状のゲート電極２０２３及びゲート配線２０２４が形成される（図２２参照）。図２１（ｄ）に示すゲート電極２０２３及びゲート配線２０２４は、図２２のＡ−Ａ断面及びＢ−Ｂ断面を示している。ここで、ＩＴＳｍＯは、混酸を用いてもエッチング可能であり、上記混酸を用いて金属薄膜と一括エッチングしてもよい。
また、ゲート電極・配線用薄膜２０２０の形成後、熱処理を施し、Ａｌの抵抗を下げるとともに、ＩＴＳｍＯを結晶化させていてもよい。すなわち、ＩＴＳｍＯは結晶化すると、蓚酸系エッチング液や混酸に溶解しなくなるので、Ａｌ／Ｍｏ層を保護することができる。
さらに、ＩＴＳｍＯなどの酸化物導電膜をゲート配線２０２４の表面に形成することにより、ゲート配線パッド２０２５を形成した際、ゲート配線２０２４に使用した金属表面が露出しない。これにより、信頼性の高い接続が可能となる。すなわち、ゲート絶縁膜２０３０に、ゲート配線パッド２０２５を形成するためのスルーホールが形成される際、ゲート絶縁膜２０３０としてＳｉＮＸ，ＳｉＯＮＸ，ＳｉＯ２などの絶縁物が使用され、ＣＨＦ（ＣＦ４，ＣＨＦ３など）を用いたリアクティブイオンエッチング法によりスルーホールが形成される。この場合、ＩＴＳｍＯなどの酸化物導電膜は、金属薄膜（Ａｌ／Ｍｏ層）の保護膜にもなる。
次に、図２０に示すように、ガラス基板２０１０，ゲート電極２０２３及びゲート配線２０２４上に、ゲート絶縁膜２０３０，第一の酸化物層としてｎ型酸化物半導体層２０４０，第二の酸化物層として酸化物導電体層２０５０，補助導電層として金属層２０６０及び第二のレジスト２０６１が順次積層され（ステップＳ２００２）、第二のハーフトーンマスク２０６２及びハーフ露光によって、第二のレジスト２０６１が所定の形状に形成される（ステップＳ２００３）。
次に、第二のハーフトーンマスク２０６２を用いた処理について、図面を参照して説明する。
（第二のハーフトーンマスクを用いた処理）
図２３は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／金属層成膜／レジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図２３（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板２０１０，ゲート電極２０２３及びゲート配線２０２４上に、窒化シリコン（ＳｉＮＸ）膜であるゲート絶縁膜２０３０が膜厚約３００ｎｍ堆積する。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスが用いられる。
次に、ゲート絶縁膜２０３０上に、酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約６５：３５ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％、基板温度約２００℃の条件で、厚み約１００ｎｍのｎ型酸化物半導体層２０４０が形成される。なお、このｎ型酸化物半導体層２０４０のエネルギーギャップは、約３．６ｅＶであった。
次に、ｎ型酸化物半導体層２０４０上に、酸化インジウム−酸化スズ−酸化亜鉛（Ｉｎ２Ｏ３：ＳｎＯ２：ＺｎＯ＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物導電体層２０５０が形成される。なお、この酸化物導電体層２０５０のエネルギーギャップは、約３．２ｅＶであった。
次に、酸化物導電体層２０５０上に、補助導電層となる金属層（Ｍｏ／Ａｌ／Ｍｏ層）２０６０が、厚さ約３５０ｎｍ（Ｍｏ／Ａｌ／Ｍｏ層がそれぞれ厚さ約５０ｎｍ／１５０ｎｍ／５０ｎｍ）となるように、室温で成膜される。次に、金属層２０６０上に、第二のレジスト２０６１が積層される（ステップＳ２００２）。
なお、後述するステップＳ２００９において、ドレイン配線パッド２０５８上の保護用絶縁膜２０７０が、エッチングガス（ＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど））を用いてドライエッチングされると、金属層２０６０が露出する。このため、Ｍｏ／Ａｌ／Ｍｏ層の表面にＩＺＯ（Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）薄膜が成膜されてもよい。この薄膜の厚さは、約１０〜５００ｎｍであり、好ましくは、約２０〜１００ｎｍ，である。この理由は、約１０ｎｍ未満では、ピンホールが発生したりすることがあり、約５００ｎｍを超えると、成膜やエッチングに多くの時間がかかるからである。
次に、図２３（ｂ）に示すように、第二のハーフトーンマスク２０６２及びハーフトーン露光によって、第二のレジスト２０６１が所定の形状に形成される（図２０のステップＳ２００３）。第二のレジスト２０６１は、ソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５，ドレイン配線２０５６及び画素電極２０５７を覆い、かつ、ハーフトーンマスク部２６２１によって、画素電極２０５７を覆う部分が他の部分より薄い形状に形成される。
なお、金属層２０６０は、Ｍｏ／Ａｌ／Ｍｏの積層膜に限定されるものではなく、たとえば、Ｔｉ／Ａｌ／Ｔｉなどの金属薄膜の積層膜を使用してもよい。また、Ａｌ，Ｍｏ，Ａｇ，Ｃｕなどの金属や合金の単層又は多層の積層膜を使用してもよい。
図２４は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第二のエッチングされた断面図を示している。（ｂ）は第二のレジストの再形成された断面図を示している。
図２４（ａ）において、第二のレジスト２０６１を用いて、金属層２０６０及び酸化物導電体層２０５０に対して第二のエッチングを行い、所望するソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５，ドレイン配線２０５６及び画素電極２０５７を形成するとともに、後述する補助配線及び補助電極を形成する（図２０のステップＳ２００４）。ここで、金属層２０６０のＭｏ／Ａｌ／Ｍｏは、混酸によってエッチングされ、また、ｎ型酸化物半導体層２０４０は、蓚酸水溶液にてエッチングされる。
上記エッチングによって、ゲート電極２０２３の上方のｎ型酸化物半導体層２０４０にチャンネル部２０４１が形成される。これにより、ＴＦＴ基板２００１は、チャンネルエッチング型と呼ばれる。
ところで、本実施形態のｎ型酸化物半導体層２０４０として用いた酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約６５：３５ｗｔ％）薄膜は、約２００℃で成膜しても結晶化しない。また、このｎ型酸化物半導体層２０４０は、結晶化していなくても、蓚酸水溶液や混酸にエッチングされることはない。これにより、ｎ型酸化物半導体層２０４０は、上方に存在する酸化物導電体層２０５０や金属層２０６０をエッチングする薬液に侵されることはない。
また、本実施形態の酸化物導電体層２０５０として用いた酸化インジウム−酸化スズ−酸化亜鉛（Ｉｎ２Ｏ３：ＳｎＯ２：ＺｎＯ＝約６０：２０：２０ｗｔ％）薄膜は、約３５０℃の加熱によっても結晶化しない。この酸化物導電体層２０５０は結晶化させないほうがよく、これにより、蓚酸水溶液でのエッチングが可能となる。また、上記酸化物導電体層２０５０の組成では、混酸により、エッチングされることはない。すなわち、酸化物導電体層２０５０は、金属層２０６０をエッチングする液に対して耐性があり、一方、金属層２０６０に影響を与えないエッチング液で、エッチングできるなどの選択エッチング特性を有していることが重要である。
また、ｎ型酸化物半導体層２０４０の形成に用いた酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約６５：３５ｗｔ％）ターゲットにおいて、酸化亜鉛の添加量は、約５〜７０ｗｔ％が好適であり、約１０〜５０ｗｔ％がより好適である。この理由は、酸化亜鉛の添加量が約５ｗｔ％未満では、キャリヤー濃度が低下しない場合があり、約７０ｗｔ％を超えるとキャリヤー濃度が低下しなくなったり、蓚酸水溶液や、混酸への耐性が無くなったりするからである。
なお、上記のｎ型酸化物半導体層２０４０のＡＣホール測定（東陽テクニカ社製のＲＥＳＩＴＥＳＴ（商品名）を用いた測定）を行ったところ、キャリヤー濃度：１０＋１５／ｃｍ３、移動度：５ｃｍ２／Ｖ・ｓｅｃであった。また、酸化物導電体層のＡＣホール測定を行ったところ、キャリヤー濃度：１０＋２０／ｃｍ３、移動度：２２ｃｍ２／Ｖ・ｓｅｃであった。
次に、図２０に示すように、上記第二のレジスト２０６１が再形成され、画素電極２０５７が露出される（ステップＳ２００５）。すなわち、まず、図２４（ｂ）に示すように、第二のレジスト２０６１のうちハーフトーン露光により薄く形成された画素電極２０５７上のレジストをアッシングし、第二のレジスト２０６１を再形成する。
次に、画素電極２０５７を露出させる処理について、図面を参照して説明する。
図２５は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第三のエッチングされた断面図を示している。（ｂ）は第二のレジスト剥離された断面図を示している。
図２５（ａ）において、再形成された第二のレジスト２０６１を用いて、硝酸の混酸により、画素電極２０５７上の金属層２０６０をエッチングし、画素電極２０５７を露出させ、透明画素電極を形成する。
次に、再形成された第二のレジスト２０６１を全てアッシングすると、ソース電極２０５３上，ドレイン電極２０５４上，ソース配線２０５５上，ドレイン配線２０５６上に形成された、金属層２０６０からなる補助導電層（補助配線及び補助電極）が露出する。すなわち、金属層２０６０からなるソース電極用補助電極２５３１，ドレイン電極用補助電極２５４１，ソース配線用補助配線２５５１，ドレイン配線用補助配線２５６１が露出する（図２６参照）。図２５（ｂ）に示す、ドレイン電極２０５４，チャンネル部２０４１，ソース電極２０５３，ソース配線２０５５及び画素電極２０５７は、図２６におけるＣ−Ｃ断面を示している。また、図２５（ｂ）に示すドレイン配線２０５６は、図２６におけるＤ−Ｄ断面を示している。
次に、図２０に示すように、ｎ型酸化物半導体層２０４０、画素電極２０５７、ソース配線用補助配線２５５１、ドレイン配線用補助配線２５６１、ソース電極用補助電極２５３１及びドレイン電極用補助電極２５４１上に、保護用絶縁膜２０７０及び第三のレジスト２０７１が順次積層され（ステップＳ２００６）、第三のハーフトーンマスク２０７２及びハーフトーン露光によって、第三のレジスト２０７１が所定の形状に形成される（ステップＳ２００７）。
次に、第三のハーフトーンマスク２０７２を用いた処理について、説明する。
（第三のハーフトーンマスクを用いた処理）
図２７は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図２７（ａ）において、まず、画素電極２０５７の露出したＴＦＴ基板２００１に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護用絶縁膜２０７０が膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。次に、保護用絶縁膜２０７０上に、第三のレジスト２０７１を積層する（ステップＳ２００６）。
次に、図２７（ｂ）に示すように、第三のハーフトーンマスク２０７２及びハーフトーン露光によって、第三のレジスト２０７１が所定の形状に形成される（ステップＳ２００７）。第三のレジスト２０７１は、ゲート配線パッド２０２５上を除く全ての保護用絶縁膜２０７０を覆い、かつ、ハーフトーンマスク部２７２１によって、ドレイン配線パッド２０５８及び画素電極２０５７を覆う部分が他の部分より薄い形状に形成される。
図２８は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第四のエッチングされた断面図を示している。（ｂ）は第三のレジストの再形成された断面図を示している。
図２８（ａ）において、第四のエッチングとして、まず、ゲート配線パッド２０２５上の保護用絶縁膜２０７０を、ＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、ドライエッチングし、続いて、塩酸，塩酸第二鉄系エッチャント，ＨＢｒ（臭化水素），王水などでｎ型酸化物半導体層２０４０をエッチングする（ステップＳ２００８）。
次に、図２８（ｂ）に示すように、第三のレジスト２０７１のうち、薄く形成された部分（画素電極２０５７及びドレイン配線パッド２０５８上の部分）をアッシングし、第三のレジスト２０７１を再形成する。
図２９は、本発明の第五実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第五のエッチングされた断面図を示している。（ｂ）は第三のレジスト剥離された断面図を示している。
図２９（ａ）において、再形成された第三のレジスト２０７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、画素電極２０５７及びドレイン配線パッド２０５８上の保護用絶縁膜２０７０，並びに，ゲート配線パッド２０２５上のゲート絶縁膜２０３０が選択的にドライエッチングされ、画素電極２０５７，ドレイン配線パッド２０５８及びゲート配線パッド２０２５が露出される（ステップＳ２００９）。
次に、再形成された第三のレジスト２０７１をアッシングすると、図３０に示すように、基板２０１０上に、画素電極２０５７，ドレイン配線パッド２０５８及びゲート配線パッド２０２５上を除き、保護用絶縁膜２０７０が露出する。図２９（ｂ）に示す、ドレイン電極２０５４，チャンネル部２０４１，ゲート電極２０２３，ソース電極２０５３，ソース配線２０５５及び画素電極２０５７は、図３０におけるＥ−Ｅ断面を示している。また、図２９（ｂ）に示すドレイン配線パッド２０５８は、図３０におけるＦ−Ｆ断面を示している。また、図２９（ｂ）に示すゲート配線パッド２０２５は、図３０におけるＧ−Ｇ断面を示している。
このように、本実施形態のＴＦＴ基板２００１の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減できる。また、ＴＦＴ基板２００１は、チャンネル部２０４１のｎ型酸化物半導体層２０４０の上部が、保護用絶縁膜２０７０により保護されているので、長期間安定して作動することができる。さらに、保護用絶縁膜２０７０が形成されているので、ＴＦＴ基板２００１に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。
また、金属層２０６０からなるソース電極用補助電極２５３１，ドレイン電極用補助電極２５４１，ソース配線用補助配線２５５１及びドレイン配線用補助配線２５６１を形成することにより、ソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５及びドレイン配線２０５６の電気抵抗が低減され、信頼性が向上し、エネルギー効率の低下が抑制される。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板２００１は、請求項１、１４〜１９（補正後の請求項１、１３〜１８）に対応する。
ＴＦＴ基板２００１は、図２９（ｂ）及び図３０に示すように、ガラス基板２０１０と、このガラス基板２０１０上に形成されたゲート電極２０２３及びゲート配線２０２４と、ガラス基板２０１０、ゲート電極２０２３及びゲート配線２０２４上に形成されたゲート絶縁膜２０３０と、少なくともゲート電極２０２３上のゲート絶縁膜２０３０上に、形成されたｎ型酸化物半導体層２０４０と、ｎ型酸化物半導体層２０４０上にチャンネル部２０４１によって隔てられて形成された酸化物導電体層２０５０を具備している。すなわち、第一の酸化物層として、ｎ型酸化物半導体層２０４０を設け、第二の酸化物層として、酸化物導電体層２０５０を設けてある。このＴＦＴ基板２００１は、ＴＦＴの活性層としてｎ型酸化物半導体層２０４０を使用することにより、電流が安定して流れるので、電流制御により作動する有機電界発光装置にとって有用である。また、チャンネル部２０４１、ソース電極２０５３及びドレイン電極２０５４が容易に形成される。
また、ＴＦＴ基板２００１は、酸化物導電体層２０５０によって、ソース配線２０５５，ドレイン配線２０５６，ソース電極２０５３，ドレイン電極２０５４及び画素電極２０５７が形成されている。すなわち、上述した第五実施形態の製造方法により三枚のマスク（第一のマスク２０２２，第二のハーフトーンマスク２０６２，第三のハーフトーンマスク２０７２）で製造されるので、製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。
さらに、ＴＦＴ基板２００１は、画素電極２０５７，ドレイン配線パッド２０５８及びゲート配線パッド２０２５が露出した状態で、ゲート電極２０２３及びゲート配線２０２４の上方，並びに，ソース配線２０５５，ドレイン配線２０５６，ソース電極２０５３及びドレイン電極２０５４の上方に形成された保護用絶縁膜２０７０を備えている。このようにすると、ＴＦＴ基板２００１は、チャンネル部２０４１のｎ型酸化物半導体層２０４０の上部が、保護用絶縁膜２０７０により保護されているので、長期間安定して作動することができる。さらに、保護用絶縁膜２０７０が形成されているので、ＴＦＴ基板２００１に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置が容易に得られる。
また、ＴＦＴ基板２００１は、画素電極２０５７が、ｎ型酸化物半導体層２０４０と酸化物導電体層２０５０との積層膜よりなっている。このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。
さらに、ＴＦＴ基板２００１は、少なくとも酸化物導電体層２０５０の下層に、ｎ型酸化物半導体層２０４０が形成されており、酸化物導電体層２０５０及びｎ型酸化物半導体層２０４０を透明とすることができるので、光による誤動作をより確実に防止することができる。
また、ｎ型酸化物半導体層２０４０及び酸化物導電体層２０５０のエネルギーギャップを、３．０ｅＶ以上としてあり、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。
また、ＴＦＴ基板２００１は、ソース配線２０５５，ドレイン配線２０５６，ソース電極２０５３及びドレイン電極２０５４上に、金属層２０６０からなるソース配線用補助配線２５５１，ドレイン配線用補助配線２５６１，ソース電極用補助電極２５３１及びドレイン電極用補助電極２５４１が形成されている。このようにすると、各配線２０５５，２０５６や電極２０５３，２０５４の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
なお、本実施形態では、ソース電極２０５３上，ドレイン電極２０５４上，ソース配線２０５５上，ドレイン配線２０５６上に、補助導電層を形成した構成としてあるが、この構成に限定されるものではない。たとえば、ソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５，ドレイン配線２０５６及び画素電極２０５７の少なくとも一つの上に、補助導電層を形成した構成としてもよい。すなわち、図示してないが、画素電極２０５７上の一部に、ソース配線用補助配線２５５１と接続された（金属層２０６０からなる）補助導電層を形成すると、この補助導電層によって、画素電極２０５７の電気導電性及び動作の信頼性が向上する。上記補助導電層の形状は、特に限定されるものではなく、たとえば、櫛型電極のような形状としてもよい。
このように、本実施形態のＴＦＴ基板２００１は、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、また、チャンネル部２０４１のｎ型酸化物半導体層２０４０の上部が、保護用絶縁膜２０７０により保護されているので、長期間安定して作動することができる。さらに、保護用絶縁膜２０７０が形成されているので、ＴＦＴ基板２００１に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることができる。また、金属層２０６０からなるソース電極用補助電極２５３１，ドレイン電極用補助電極２５４１，ソース配線用補助配線２５５１及びドレイン配線用補助配線２５６１によって、ソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５及びドレイン配線２０５６の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
[第六実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項２０（補正後の請求項１９）に対応する。
図３１は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
図３１において、まず、基板２０１０上に、第一のマスク２０２２を用いて、ゲート電極２０２１及びゲート配線２０２２を形成する（ステップＳ２０１１）。
なお、ステップＳ２０１１における第一のマスク２０２２を用いた処理は、第五実施形態のステップＳ２００１における第一のマスク２０２２を用いた処理と同様である。
次に、図３１に示すように、ガラス基板２０１０，ゲート電極２０２３及びゲート配線２０２４上に、ゲート絶縁膜２０３０、第一の酸化物層としてｎ型酸化物半導体層２０４０、第二の酸化物層として酸化物導電体層２０５０及び第二のレジスト２０５１が順次積層され（ステップＳ２０１２）、第二のマスク２０５２によって、第二のレジスト２０５１が所定の形状に形成される。
次に、第二のマスク２０５２を用いた処理について、図面を参照して説明する。
（第二のマスクを用いた処理）
図３２は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第二のマスクを用いた処理を説明するための概略図である。（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／レジスト塗布された断面図を示している。（ｂ）は露光／現像された断面図を示している。
図３２（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板２０１０、ゲート電極２０２３及びゲート配線２０２４上に、窒化シリコン（ＳｉＮＸ）膜であるゲート絶縁膜２０３０が膜厚約３００ｎｍ堆積する。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
次に、ゲート絶縁膜２０３０上に、酸化スズ−酸化亜鉛（ＳｎＯ２：ＺｎＯ＝約６５：３５ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１５％、アルゴン約８５％、基板温度約２００℃の条件で厚み約１００ｎｍのｎ型酸化物半導体層２０４０が形成される。
続いて、ｎ型酸化物半導体層２０４０上に、酸化インジウム−酸化スズ−酸化亜鉛（Ｉｎ２Ｏ３：ＳｎＯ２：ＺｎＯ＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物導電体層２０５０が形成される。
次に、図３２（ｂ）に示すように、第二のマスク２０５２によって、第二のレジスト２０５１を所定の形状に形成する。第二のレジスト２０５１は、ソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５，ドレイン配線２０５６及び画素電極２０５７を覆う形状に形成される。
図３３は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第二のエッチングされた断面図を示している。（ｂ）は第二のレジスト剥離された断面図を示している。
図３３（ａ）において、第二のレジスト２０５１を用いて、酸化物導電体層２０５０に対して第二のエッチングを行い、所望するソース電極２０５３、ドレイン電極２０５４、ソース配線２０５５、ドレイン配線２０５６及び画素電極２０５７が形成される（図３１のステップＳ２０１３）。ここで、ｎ型酸化物半導体層２０４０は、蓚酸水溶液にてエッチングされる。
上記エッチングによって、ゲート電極２０２３の上方のｎ型酸化物半導体層２０４０にチャンネル部２０４１が形成される。これにより、ＴＦＴ基板２００１ａは、チャンネルエッチング型と呼ばれる。
次に、図３３（ｂ）に示すように、第二のレジス２０５１を全てアッシングすると、ソース電極２０５３、ドレイン電極２０５４、ソース配線２０５５、ドレイン配線２０５６及び画素電極２０５７が露出する。図３３（ｂ）に示す、ドレイン電極２０５４、チャンネル部２０４１、ソース電極２０５３、ソース配線２０５５及び画素電極２０５７は、図３４におけるＨ−Ｈ断面を示している。図３３（ｂ）に示すドレイン配線２０５６は、図３４におけるＩ−Ｉ断面を示している。
次に、図３１に示すように、ｎ型酸化物半導体層２０４０、ドレイン電極２０５４、ソース電極２０５３、ソース配線２０５５、画素電極２０５７及びドレイン配線２０５６上に、保護用絶縁膜２０７０及び第三のレジスト２０７１が順次積層され（ステップＳ２０１４）、第三のハーフトーンマスク２０７２及びハーフトーン露光によって、第三のレジスト２０７１が所定の形状に形成される（ステップＳ２０１５）。
次に、第三のハーフトーンマスク２０７２を用いた処理について、説明する。
（第三のハーフトーンマスクを用いた処理）
図３５は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図３５（ａ）において、まず、画素電極２０５７の露出したＴＦＴ基板２００１ａに、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護用絶縁膜２０７０が膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。次に、保護用絶縁膜２０７０上に、第三のレジスト２０７１が積層される（ステップＳ２０１４）。
次に、図３５（ｂ）に示すように、第三のハーフトーンマスク２０７２及びハーフトーン露光によって、第三のレジスト２０７１を所定の形状に形成する（ステップＳ２０１５）。第三のレジスト２０７１は、ゲート配線パッド２０２５上を除く全ての保護用絶縁膜２０７０を覆い、かつ、ハーフトーンマスク部２７２１によって、ドレイン配線パッド２０５８及び画素電極２０５７を覆う部分が他の部分より薄い形状に形成される。
図３６は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第三のエッチングされた断面図を示している。（ｂ）は第三のレジストの再形成された断面図を示している。
図３６（ａ）において、第三のエッチングとして、まず、ゲート配線パッド２０２５上の保護用絶縁膜２０７０が、ＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、ドライエッチングされる。次に、塩酸，塩酸第二鉄系エッチャント，ＨＢｒ（臭化水素），王水などでｎ型酸化物半導体層２０４０がエッチングされる（ステップＳ２０１６）。
次に、図３６（ｂ）に示すように、第三のレジスト２０７１のうち、薄く形成された部分（画素電極２０５７及びドレイン配線パッド２０５８上の部分）がアッシングされ、第三のレジスト７１が再形成される。
図３７は、本発明の第六実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第四のエッチングされた断面図を示している。（ｂ）は第三のレジスト剥離された断面図を示している。
図３７（ａ）において、再形成された第三のレジスト２０７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、画素電極２０５７及びドレイン配線パッド２０５８上の保護用絶縁膜２０７０，並びに，ゲート配線パッド２０２５上のゲート絶縁膜２０３０が選択的にドライエッチングされ、画素電極２０５７，ドレイン配線パッド２０５８及びゲート配線パッド２０２５が露出される（ステップＳ２０１７）。
次に、再形成された第三のレジスト２０７１がアッシングされると、図３８に示すように、基板２０１０上に、画素電極２０５７、ドレイン配線パッド２０５８及びゲート配線パッド２０２５上を除き、保護用絶縁膜２０７０が露出する。図３７（ｂ）に示す、ドレイン電極２０５４、チャンネル部２０４１、ゲート電極２０２３、ソース電極２０５３、ソース配線２０５５及び画素電極２０５７は、図３８におけるＪ−Ｊ断面を示している。図３７（ｂ）に示すドレイン配線パッド２０５８は、図３８におけるＫ−Ｋ断面を示している。図３７（ｂ）に示すゲート配線パッド２０２５は、図３８におけるＬ−Ｌ断面を示している。
このように、本実施形態のＴＦＴ基板２００１ａの製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減できる。また、ＴＦＴ基板２００１ａは、チャンネル部２０４１のｎ型酸化物半導体層２０４０の上部が、保護用絶縁膜２０７０により保護されているので、長期間安定して作動することができる。さらに、保護用絶縁膜２０７０が形成されているので、ＴＦＴ基板２００１ａに、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置が容易に得られる。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板２００１ａは、請求項１、１４、１５、１６、１７、１９（補正後の請求項１，１３，１４，１５，１６，１８）に対応する。
ＴＦＴ基板２００１ａは、ＴＦＴ基板２００１と比べると、図３７（ｂ）に示すように、ソース配線２０５５、ドレイン配線２０５６、ソース電極２０５３及びドレイン電極２０５４上に、金属層２０６０からなるソース配線用補助配線２５５１、ドレイン配線用補助配線２５６１、ソース電極用補助電極２５３１及びドレイン電極用補助電極２５４１が形成されていない点が相違する。すなわち、上述した第六実施形態の製造方法により三枚のマスク（第一のマスク２０２２、第二のマスク２０５２及び第三のハーフトーンマスク２０７２）で製造されるので、ＴＦＴ基板２００１より製造工程が削減され、生産効率の向上及び製造原価のコストダウンを図ることができる。
このように、本実施形態のＴＦＴ基板２００１ａは、ＴＦＴ基板２００１とほぼ同等の効果（補助導電層による効果を除く）を有しつつ、ＴＦＴ基板２００１より製造工程が削減されるので、生産効率がさらに向上し、製造原価のコストダウンを図ることができる。
上述したように、本発明の請求項１４〜２１（補正後の請求項１３〜２０）によれば、三枚のマスクを用いて、補助導電層及び保護用絶縁膜を有するＴＦＴ基板を製造することができ、マスク数が削減され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、ＴＦＴ基板は、長期間安定して作動することができる。また、補助導電層により各配線や電極の電気抵抗が低減されるので、信頼性が向上するとともに、エネルギー効率の低下を抑制することができる。
[第七実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項３６（補正後の請求項３５）に対応する。
図３９は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
図３９において、まず、基板３０１０上に、第一のマスク３０２２を用いて、ゲート電極３０２３及びゲート配線３０２４が形成される（ステップＳ３００１）。
次に、第一のマスク３０２２を用いた処理について、図面を参照して説明する。
（第一のマスクを用いた処理）
図４０は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図である。（ａ）は処理前のガラス基板の断面図を示している。（ｂ）はメタル成膜された断面図を示している。（ｃ）はレジスト塗布された断面図を示している。（ｄ）は露光／現像／第一のエッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。
図４０（ａ）において、まず、透光性のガラス基板３０１０が用意される。
なお、ＴＦＴ基板３００１の基材となる板状部材は、上記ガラス基板３０１０に限定されるものではなく、たとえば、樹脂製の板状部材やシート状部材などでもよい。
次に、図４０（ｂ）に示すように、ガラス基板３０１０にメタル成膜を行い、ゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）３０２０が形成される。
本実施形態では、ガラス基板３０１０上に、ＡｌとＭｏがこれらの順に高周波スパッタリング法を用いて、積層する。そして、膜厚約２５０ｎｍ及び５０ｎｍの金属薄膜が、それぞれ形成される。次に、酸化インジウム−酸化スズ−酸化サマリウム（一般的に、ＩＴＳｍＯと呼ばれる。Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｍ２Ｏ３＝約９０：７：３ｗｔ％）からなるスパッタリングターゲットを用いて、膜厚約１００ｎｍの薄膜が形成され、Ａｌ／Ｍｏ／ＩＴＳｍＯからなるゲート電極・配線用薄膜３０２０が形成される。
次に、図４０（ｃ）に示すように、ゲート電極・配線用薄膜３０２０上に、第一のレジスト３０２１が塗布される。
次に、図４０（ｄ）に示すように、第一のマスク３０２２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）が形成される。次に、ＩＴＳｍＯ薄膜は、蓚酸水溶液を用いてエッチングされる。金属薄膜は、混酸（一般的に、ＰＡＮと呼ばれている。）を用いてエッチングされ、所定の形状のゲート電極３０２３及びゲート配線３０２４が形成される（図４１参照）。図４０（ｄ）に示すゲート電極３０２３及びゲート配線３０２４は、図４１におけるＡ−Ａ断面及びＢ−Ｂ断面を示している。ここで、ＩＴＳｍＯは、混酸を用いてもエッチング可能である。したがって、この混酸を用いてＩＴＳｍＯと金属薄膜を一括エッチングしてもよい。
また、ゲート電極・配線用薄膜３０２０の形成後、熱処理を施しＡｌの抵抗を下げるとともに、ＩＴＳｍＯを結晶化させてもよい。すなわち、ＩＴＳｍＯは結晶化すると、蓚酸系エッチング液や混酸に溶解しなくなるので、Ａｌ／Ｍｏ層を保護することができる。
さらに、ＩＴＳｍＯなどの酸化物導電膜をゲート配線３０２４の表面に形成することにより、ゲート配線パッド３０２５が形成された際、ゲート配線３０２４に使用した金属表面が露出しない。これにより、信頼性の高い接続が可能となる。すなわち、ゲート絶縁膜３０３０に、ゲート配線パッド３０２５を形成するためのスルーホール（開口部）を形成する際、ゲート絶縁膜３０３０としてＳｉＮＸ，ＳｉＯＮＸ，ＳｉＯ２などの絶縁物が使用される。そして、ＣＨＦ（ＣＦ４，ＣＨＦ３など）を用いたリアクティブイオンエッチング法によりスルーホールが形成されると、ＩＴＳｍＯなどの酸化物導電膜が、金属薄膜（Ａｌ／Ｍｏ層）の保護膜（金属層保護用酸化物導電体層とも呼ばれる。）にもなる。
なお、ＩＴＳｍＯに代わる材料として、ＩＴＯにランタノイド系元素を含有させた材料や、ＩＴＯにＭｏ，Ｗ（タングステン）などの高融点金属酸化物を添加した材料、等が使用される。添加量は、全金属元素に対して、約１０原子％以下、好ましくは、約１〜５原子％がよい。約１０原子％を超えると、結晶化しなくなり、蓚酸水溶液や混酸に溶解する。また、膜厚は、約２０ｎｍ〜５００ｎｍ、好ましくは約３０ｎｍ〜３００ｎｍとするとよい。膜厚が約２０ｎｍ未満である膜は、ピンホールを有し、保護膜として機能しない場合がある。一方、膜厚が約５００ｎｍを超える膜は、成膜やエッチングに、多くの時間を必要とし、その製造時間は長くなる。このため、その製造は、効率的でなく、また、経済的でない。
次に、図３９に示すように、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に、ゲート絶縁膜３０３０，第一の酸化物層としてｎ型酸化物半導体層３０４０，第二の酸化物層として酸化物導電体層３０５０，補助導電層として金属層３０６０及び第二のレジスト３０６１が順次積層され（ステップＳ３００２）、第二のハーフトーンマスク３０６２及びハーフ露光によって、第二のレジスト３０６１が所定の形状に形成される（ステップＳ３００３）。
次に、第二のハーフトーンマスク３０６２を用いた処理について、図面を参照して説明する。
（第二のハーフトーンマスクを用いた処理）
図４２は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／金属層成膜／レジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図４２（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に、窒化シリコン（ＳｉＮＸ）膜であるゲート絶縁膜３０３０が膜厚約３００ｎｍ堆積する。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
次に、ゲート絶縁膜３０３０上に、酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝約７０：３：２７ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１０％、アルゴン約９０％、基板温度が約２００℃を超えない条件で（すなわち、ｎ型酸化物半導体層３０４０を結晶化させない条件で）厚み約１００ｎｍのｎ型酸化物半導体層（活性層）３０４０が形成される。なお、このｎ型酸化物半導体層３０４０のエネルギーギャップは、約３．６ｅＶであった。
次に、ｎ型酸化物半導体層３０４０上に、酸化インジウム−酸化亜鉛−酸化スズ（Ｉｎ２Ｏ３：ＺｎＯ：ＳｎＯ２＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％、さらに、酸化物導電体層３０５０を結晶化させない条件で、厚み約１５０ｎｍの酸化物導電体層３０５０が形成される。なお、この酸化物導電体層３０５０のエネルギーギャップは、約３．２ｅＶであった。
次に、酸化物導電体層３０５０上に、補助導電層となる金属層（Ｍｏ／Ａｌ／Ｍｏ／ＩＺＯ薄膜）３０６０が、厚さ約４５０ｎｍ（Ｍｏ／Ａｌ／Ｍｏ／ＩＺＯ層がそれぞれ厚さ約５０ｎｍ／２００ｎｍ／５０ｎｍ／１５０ｎｍ）に成膜される。すなわち、まず、酸化物導電体層３０５０上に、Ｍｏ／Ａｌ／Ｍｏ層が室温で成膜される。続いて、Ｍｏ／Ａｌ／Ｍｏ層上に、酸化インジウム−酸化亜鉛（Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの酸化物保護膜（金属層保護用酸化物導電体層とも呼ばれる。本実施形態では、ＩＺＯ薄膜。）が形成される。なお、金属層３０６０は、Ｍｏ／Ａｌ／Ｍｏの積層膜に限定されるものではなく、たとえば、Ｔｉ／Ａｌ／Ｔｉなどの金属薄膜の積層膜を使用してもよい。また、Ａｌ，Ｍｏ，Ａｇ，Ｃｕなどの金属や合金の単層又は多層の積層膜を使用してもよい。
次に、金属層３０６０上に、第二のレジスト３０６１が積層される（ステップＳ３００２）。
次に、図４２（ｂ）に示すように、第二のハーフトーンマスク３０６２及びハーフトーン露光によって、第二のレジスト３０６１が所定の形状に形成される（図３９のステップＳ３００３）。第二のレジスト３０６１は、ゲート電極３０２３，ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７の上方を覆い、かつ、ハーフトーンマスク部３６２１によって、チャンネル部３０４１の上方を覆う部分が他の部分より薄い形状に形成される。
図４３は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第二のエッチング／第三のエッチングされた断面図を示している。（ｂ）は第二のレジストの再形成された断面図を示している。
図４３（ａ）において、第二のレジスト３０６１及び混酸を用いて、金属層（Ｍｏ／Ａｌ／Ｍｏ／ＩＺＯ層）３０６０に対して第二のエッチングが行われる。次に、第二のレジスト３０６１及び蓚酸水溶液を用いて、酸化物導電体層３０５０及びｎ型酸化物半導体層３０４０に対して第三のエッチングが行われる。これらのエッチングによって、所望するソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７が形成されるとともに、後述する補助配線が形成される（図３９のステップＳ３００４）。
なお、上記第二及び第三のエッチングによって、ソース電極３０５３及びドレイン電極３０５４を隔てる空隙は形成されないが、ソース電極３０５３，ドレイン電極３０５４及び後述する補助電極の外郭の一部が形成される。
次に、図４３（ｂ）に示すように、上記第二のレジスト３０６１を再形成する（図３９のステップＳ３００５）。すなわち、まず、図４３（ｂ）に示すように、第二のレジスト３０６１のうちハーフトーン露光により薄く形成されたチャンネル部３０４１上のレジストがアッシングされ、第二のレジスト３０６１が再形成される。
次に、再形成された第二のレジスト３０６１を用いて、ゲート電極３０２３の上方の金属層３０６０及び酸化物導電体層３０５０が選択的にエッチングされ、ソース電極３０５３及びドレイン電極３０５４が形成されるとともに、金属層３０６０からなる補助電極が形成する（図３９のステップＳ３００５）。
次に、ソース電極３０５３及びドレイン電極３０５４を形成する処理について、図面を参照して説明する。
図４４は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第四のエッチング／第五のエッチングされた断面図を示している。（ｂ）は第二のレジスト剥離された断面図を示している。
図４４（ａ）において、再形成された第二のレジスト３０６１及び混酸を用いて、ゲート電極３０２３の上方の金属層３０６０に対して第四のエッチングが行われる。次に、再形成された第二のレジスト３０６１及び蓚酸水溶液を用いて、酸化物導電体層３０５０に対して第五のエッチングが選択的に行われる（すなわち、チャンネル部３０４１となるｎ型酸化物半導体層３０４０を溶解させることなくエッチングする。）。上記エッチングによって、ゲート電極３０２３の上方のｎ型酸化物半導体層３０４０にチャンネル部３０４１が形成される。これにより、ＴＦＴ基板３００１は、チャンネルエッチング型と呼ばれる。
ここで、好ましくは、上記エッチングを行う前に、（たとえば、２００℃以上３５０℃以下で）ｎ型酸化物半導体層３０４０が加熱され、結晶化するとよい。すなわち、本実施形態のｎ型酸化物半導体層３０４０として用いた酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝約７０：２７：３ｗｔ％）は、アモルファス状態（結晶化されていない状態）では、蓚酸水溶液によりエッチングされるが、結晶化させると、蓚酸水溶液や混酸によりエッチングされることはない。これにより、上方に存在する酸化物導電体層３０５０をエッチングする薬液（本実施形態では、蓚酸水溶液）に対して、ｎ型酸化物半導体層３０４０が耐性を有するようになるので、チャンネル部３０４１となるｎ型酸化物半導体層３０４０が浸食されるといった不具合を防止することができる。さらに、ｎ型酸化物半導体層３０４０（活性層）は、結晶化されることにより、安定した半導体特性を示すようになる。
また、ｎ型酸化物半導体層３０４０の形成に用いた酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝約７０：２７：３ｗｔ％）ターゲットにおいて、酸化亜鉛の添加量は、約１〜６ｗｔ％が好適であり、約２〜５ｗｔ％がより好適である。この理由は、約１ｗｔ％未満では、キャリヤー濃度が低下しない場合があり、約６ｗｔ％を超えるとキャリヤー濃度が低下しなくなったり、結晶化せず混酸への耐性が無くなったりするからである。
また、本実施形態の酸化物導電体層３０５０として用いた酸化インジウム−酸化スズ−酸化亜鉛（Ｉｎ２Ｏ３：ＳｎＯ２：ＺｎＯ＝約６０：２０：２０ｗｔ％）薄膜は、３５０℃の加熱でも結晶化しない。この酸化物導電体層３０５０は結晶化させないほうがよく、これにより、蓚酸水溶液でのエッチングが可能となる。また、上記組成を有する酸化物導電体層３０５０は、結晶化されなくても、混酸によりエッチングされることはない。すなわち、酸化物導電体層３０５０は、画素電極３０５７上の金属層３０６０をエッチングする液（混酸）に対して耐性があり、一方、結晶化されたｎ型酸化物半導体層３０４０に影響を与えないエッチング液（蓚酸水溶液）で、エッチングできるなどの選択エッチング特性を有している。また、酸化物導電体層３０５０は、所定のエッチング液（蓚酸水溶液）により、結晶化されていないｎ型酸化物半導体層３０４０とともにエッチングされ、かつ、結晶化されたｎ型酸化物半導体層３０４０が耐性を有するエッチング液（蓚酸水溶液）により、エッチングされるといった選択エッチング特性を有していることが重要である。
なお、上記のｎ型酸化物半導体層３０４０のＡＣホール測定（東陽テクニカ社製のＲＥＳＩＴＥＳＴ（商品名）を用いた測定）を行ったところ、キャリヤー濃度：１０＋１４／ｃｍ３、移動度：３０ｃｍ２／Ｖ・ｓｅｃであった。また、酸化物導電体層３０５０のＡＣホール測定を行ったところ、キャリヤー濃度：１０＋２０／ｃｍ３、移動度：３８ｃｍ２／Ｖ・ｓｅｃであった。このように活性層の移動度が３０ｃｍ２／Ｖ・ｓｅｃ以上あり、通常のアモルファスシリコンの移動度０．１〜１ｃｍ２／Ｖ・ｓｅｃに比較して大きな移動度を有しており、スイッチング素子として非常に有用である。また、ｎ型酸化物半導体層３０４０及び酸化物導電体層３０５０の材料は、上記材料に限定されるものではない。
次に、図４４（ｂ）に示すように、再形成された第二のレジスト３０６１を全てアッシングすると、ソース電極３０５３上，ドレイン電極３０５４上，ソース配線３０５５上，ドレイン配線３０５６上及び画素電極３０５７上に形成された、金属層３０６０からなる補助導電層（補助配線及び補助電極（画素電極３０５７上の金属層３０６０は、後にエッチングされる。））が露出する。すなわち、金属層３０６０からなるソース電極用補助電極３５３１，ドレイン電極用補助電極３５４１，ソース配線用補助配線３５５１，ドレイン配線用補助配線３５６１が露出する（図４５参照）。図４４（ｂ）に示す、ドレイン電極３０５４，チャンネル部３０４１，ソース電極３０５３，ソース配線３０５５及び画素電極３０５７は、図４５におけるＣ−Ｃ断面を示している。図４４（ｂ）に示すドレイン配線３０５６は、図４５におけるＤ−Ｄ断面を示している。
次に、図３９に示すように、露出したゲート絶縁膜３０３０及びｎ型酸化物半導体層３０４０上、並びに、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７上に形成された金属層３０６０上に、保護用絶縁膜３０７０及び第三のレジスト３０７１が順次積層され（ステップＳ３００６）、第三のマスク３０７２を用いて、第三のレジスト３０７１が所定の形状に形成される（ステップＳ３００７）。
次に、第三のマスク３０７２を用いた処理について、説明する。
（第三のマスクを用いた処理）
図４６は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図である。（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を、（ｂ）は露光／現像された断面図を示している。
図４６（ａ）において、まず、チャンネル部３０４１が形成されたＴＦＴ基板３００１に、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護用絶縁膜３０７０が膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。次に、保護用絶縁膜３０７０上に、第三のレジスト３０７１が積層される（ステップＳ３００６）。
次に、図４６（ｂ）に示すように、第三のマスク３０７２によって、第三のレジスト３０７１が所定の形状に形成される（ステップＳ３００７）。第三のレジスト３０７１は、画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５上を除く全ての保護用絶縁膜３０７０を覆う形状に形成される。
図４７は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図である。（ａ）は第六のエッチングされた断面図を示している。（ｂ）は第七のエッチングされた断面図を示している。
図４７（ａ）において、第六のエッチングとして、第三のレジスト３０７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、画素電極３０５７及びドレイン配線パッド３０５８上の保護用絶縁膜３０７０、並びに、ゲート配線パッド３０２５上の保護用絶縁膜３０７０がドライエッチングされ（図３９のステップＳ３００８）、画素電極３０５７及びドレイン配線パッド３０５８上の金属層３０６０が露出される。なお、ゲート配線パッド３０２５上にはゲート絶縁膜３０３０及び保護用絶縁膜３０７０が積層されており、上記第六のエッチングによっては、通常、ゲート配線パッド３０２５は露出しない。
次に、図４７（ｂ）に示すように、第七のエッチングとして、第三のレジスト３０７１及び混酸を用いて、画素電極３０５７及びドレイン配線パッド３０５８上の金属層３０６０がエッチングされ（図３９のステップＳ３００９）、画素電極３０５７及びドレイン配線パッド３０５８が露出される。ここで、画素電極３０５７上の金属層３０６０をエッチングし、画素電極３０５７を露出させることにより、透明画素電極が形成される。
図４８は、本発明の第七実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図である。（ａ）は第八のエッチングされた断面図を示している。（ｂ）は第三のレジスト剥離された断面図を示している。
図４８（ａ）において、第八のエッチングとして、第三のレジスト３０７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、ゲート配線パッド３０２５上の保護用絶縁膜３０７０及びゲート絶縁膜３０３０がドライエッチングされ、ゲート配線パッド３０２５が露出する（図３９のステップＳ３０１０）。
次に、第三のレジスト３０７１をアッシングすると、図４９に示すように、基板３０１０上に、画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５上を除き、保護用絶縁膜３０７０が露出する。図４８（ｂ）に示す、ドレイン電極３０５４，チャンネル部３０４１，ゲート電極３０２３，ソース電極３０５３，ソース配線３０５５及び画素電極３０５７は、図４９におけるＥ−Ｅ断面を示している。図４８（ｂ）に示すドレイン配線パッド３０５８は、図４９におけるＦ−Ｆ断面を示している。図４８（ｂ）に示すゲート配線パッド３０２５は、図４９におけるＧ−Ｇ断面を示している。
このように、本実施形態のＴＦＴ基板３００１の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減できる。また、ＴＦＴ基板３００１は、チャンネル部３０４１のｎ型酸化物半導体層３０４０の上部が、保護用絶縁膜３０７０により保護されているので、長期間安定して作動することができる。さらに、通常、ｎ型酸化物半導体層３０４０が、所定の位置（チャンネル部３０４１，ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７に対応する所定の位置）にのみ形成されることとなるので、ゲート配線３０２４どうしが干渉する（クロストーク）といった心配を排除することができる。さらに、保護用絶縁膜３０７０が形成されているので、ＴＦＴ基板３００１に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置が容易に得られる。
また、金属層３０６０からなるソース電極用補助電極３５３１，ドレイン電極用補助電極３５４１，ソース配線用補助配線３５５１及びドレイン配線用補助配線３５６１を形成することにより、ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５及びドレイン配線３０５６の電気抵抗を低減することができる。これにより、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
なお、本実施形態では、ガラス基板３０１０上に、ゲート電極・配線用薄膜３０２０及び第一のレジスト３０２１が積層され、さらに、ゲート絶縁膜３０３０，ｎ型酸化物半導体層３０４０，酸化物導電体層３０５０，金属層３０６０及び第二のレジスト３０６１が積層され、さらに、保護用絶縁膜３０７０及び第三のレジスト３０７１が積層されるが、これに限定されるものではない。たとえば、各層間に（たとえば、本実施形態の機能や効果を損なわない、あるいは、他の機能や効果などを補助する）他の層を介して積層されてもよい。このことは、後述する実施形態についても同様である。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板３００１は、請求項１、２２、２３、２４、２５、２６、２７、２８、２９、３３、３４（補正後の請求項１，２１，２２，２３，２４，２５，２６，２７，２８，３２，３３）に対応する。
ＴＦＴ基板３００１は、図４８（ｂ）及び図４９に示すように、ガラス基板３０１０と、このガラス基板３０１０上に形成されたゲート電極３０２３及びゲート配線３０２４と、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に形成されたゲート絶縁膜３０３０と、少なくともゲート電極３０２３上のゲート絶縁膜３０３０上に、形成されたｎ型酸化物半導体層３０４０と、ｎ型酸化物半導体層３０４０上にチャンネル部３０４１によって隔てられて形成された酸化物導電体層３０５０を具備している。すなわち、第一の酸化物層として、ｎ型酸化物半導体層３０４０を設け、第二の酸化物層として、酸化物導電体層３０５０を設けてある。このようにすると、ＴＦＴの活性層としてｎ型酸化物半導体層３０４０を使用することにより、電流が安定して流れるので、ＴＦＴ基板３００１は、電流制御により作動させる有機電界発光装置にとって有用である。また、チャンネル部３０４１，ソース電極３０５３及びドレイン電極３０５４が容易に形成される。
また、ＴＦＴ基板３００１は、酸化物導電体層３０５０によって、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７が形成されている。すなわち、上述した第七実施形態の製造方法により三枚のマスク（第一のマスク３０２２，第二のハーフトーンマスク３０６２，第三のマスク３０７２）で製造されるので、製造工程が削減される。これにより、生産効率が向上し、製造原価のコストダウンを図ることができる。さらに、ＴＦＴ基板３００１は、酸化物導電体層３０５０によって、画素電極３０５７及びソース配線３０５５に加え、ドレイン配線３０５６，ソース電極３０５３及びドレイン電極３０５４が形成されているので、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７を効率よく製造することができる。
さらに、ＴＦＴ基板３００１は、ＴＦＴ基板３００１の上方が保護用絶縁膜３０７０によって覆われ、かつ、保護用絶縁膜３０７０が、各画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５に対応する位置に、画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５を露出させるための開口部を有している。すなわち、露出した画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５の上方を除くＴＦＴ基板３００１の上方は、通常、全て保護用絶縁膜３０７０で覆われている。このようにすると、チャンネル部３０４１のｎ型酸化物半導体層３０４０の上部が、保護用絶縁膜３０７０により保護されているので、ＴＦＴ基板３００１は、長期間安定して作動することができる。また、ＴＦＴ基板３００１自体が保護用絶縁膜３０７０を備えた構造となるので、液晶や有機ＥＬ材料などを利用した表示手段や発光手段を容易に製造可能なＴＦＴ基板３００１を提供することができる。
また、ＴＦＴ基板３００１は、画素電極３０５７が、ｎ型酸化物半導体層３０４０と酸化物導電体層３０５０との積層膜よりなっている。このようにすると、積層膜を透明とすることができるので、光による誤動作を防止することができる。
さらに、ＴＦＴ基板３００１は、酸化物導電体層３０５０の下層に、ｎ型酸化物半導体層３０４０が形成されており、酸化物導電体層３０５０及びｎ型酸化物半導体層３０４０を透明とすることができるので、光による誤動作をより確実に防止することができる。
また、ｎ型酸化物半導体層３０４０及び酸化物導電体層３０５０のエネルギーギャップを、３．０ｅＶ以上としてあり、エネルギーギャップを３．０ｅＶ以上とすることにより、光による誤動作を防止することができる。
また、ＴＦＴ基板３００１は、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３及びドレイン電極３０５４上に、金属層３０６０からなるソース配線用補助配線３５５１，ドレイン配線用補助配線３５６１，ソース電極用補助電極３５３１及びドレイン電極用補助電極３５４１が形成されている。このようにすると、各配線３０５５，３０５６や電極３０５３，３０５４の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
また、ＴＦＴ基板３００１は、ｎ型酸化物半導体層３０４０が、チャンネル部３０４１，ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７に対応する所定の位置に形成されている。すなわち、通常、上記所定の位置を除く領域の全てのｎ型酸化物半導体層３０４０は、エッチングにより除去される。このようにすると、通常、ｎ型酸化物半導体層３０４０が、所定の位置にのみ形成されることとなるので、ゲート配線３０２４どうしが干渉する（クロストーク）といった心配を排除することができる。
なお、ＴＦＴ基板３００１は、ソース電極３０５３上，ドレイン電極３０５４上，ソース配線３０５５上，ドレイン配線３０５６上に、補助導電層を形成した構成としてあるが、この構成に限定されるものではない。たとえば、ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７の少なくとも一つの上に、補助導電層を形成した構成としてもよい。すなわち、図示してないが、画素電極３０５７上の一部に、ソース配線用補助配線３５５１と接続された（金属層３０６０からなる）補助導電層を形成すると、この補助導電層によって、画素電極３０５７の電気導電性及び動作の信頼性が向上する。上記補助導電層の形状は、特に限定されるものではなく、たとえば、櫛型電極のような形状としてもよい。
このように、本実施形態のＴＦＴ基板３００１は、製造工程の工程数を削減することによって、製造コストを大幅に低減できる。また、チャンネル部３０４１のｎ型酸化物半導体層３０４０の上部が、保護用絶縁膜３０７０により保護されているので、ＴＦＴ基板３００１は、長期間安定して作動することができる。さらに、保護用絶縁膜３０７０が形成されているので、ＴＦＴ基板３００１に、有機ＥＬ材料，電極及び保護膜を設けることにより、有機電界発光装置が容易に得られる。また、金属層３０６０からなるソース電極用補助電極３５３１，ドレイン電極用補助電極３５４１，ソース配線用補助配線３５５１及びドレイン配線用補助配線３５６１によって、ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５及びドレイン配線３０５６の電気抵抗が低減される。これにより、信頼性が向上するとともに、エネルギー効率の低下が抑制される。さらに、ｎ型酸化物半導体層３０４０が、所定の位置にのみ形成されることとなるので、ゲート配線３０２４どうしが干渉する（クロストーク）といった心配を排除することができる。
[第八実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項３５（補正後の請求項３４）に対応する。
図５０は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
図５０において、まず、基板３０１０上に、第一のマスク３０２２を用いて、ゲート電極３０２３及びゲート配線３０２４が形成される（ステップＳ３０１１）。
なお、ステップＳ３０１１における第一のマスク３０２２を用いた処理は、第七実施形態のステップＳ３００１における第一のマスク３０２２を用いた処理と同様である。
次に、図５０に示すように、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に、ゲート絶縁膜３０３０，第一の酸化物層としてｎ型酸化物半導体層３０４０，第二の酸化物層として酸化物導電体層３０５０及び第二のレジスト３０５１が順次積層され（ステップＳ３０１２）、第二のハーフトーンマスク３０５２及びハーフ露光によって、第二のレジスト３０５１が所定の形状に形成される（ステップＳ３０１３）。
次に、第二のハーフトーンマスク３０５２を用いた処理について、図面を参照して説明する。
（第二のハーフトーンマスクを用いた処理）
図５１は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物導電体層成膜／レジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図５１（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に、窒化シリコン（ＳｉＮＸ）膜であるゲート絶縁膜３０３０が膜厚約３００ｎｍ堆積する。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
次に、ゲート絶縁膜３０３０上に、酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝約７０：２７：３ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１０％、アルゴン約９０％、基板温度約２００℃を超えない条件で（すなわち、ｎ型酸化物半導体層３０４０を結晶化させない条件で）厚み約１００ｎｍのｎ型酸化物半導体層（活性層）３０４０が形成される。
次に、ｎ型酸化物半導体層３０４０上に、酸化インジウム−酸化亜鉛−酸化スズ（Ｉｎ２Ｏ３：ＺｎＯ：ＳｎＯ２＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％、さらに、酸化物導電体層３０５０を結晶化させない条件で厚み約１５０ｎｍの酸化物半導体層３０５０が形成される。
次に、酸化物導電体層３０５０上に、第二のレジスト３０５１が積層される（ステップＳ３０１２）。
次に、図５１（ｂ）に示すように、第二のハーフトーンマスク３０５２及びハーフトーン露光によって、第二のレジスト３０５１が所定の形状に形成される（図５０のステップＳ３０１３）。第二のレジスト３０５１は、ゲート電極３０２３，ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７の上方を覆い、かつ、ハーフトーンマスク部３５２１によって、チャンネル部３０４１の上方を覆う部分が他の部分より薄い形状に形成される。
図５２は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第二のエッチングされた断面図を示している。（ｂ）は第二のレジストの再形成された断面図を示している。
図５２（ａ）において、第二のレジスト３０５１及び蓚酸水溶液を用いて、酸化物導電体層３０５０及びｎ型酸化物半導体層３０４０に対して第二のエッチングを行い、所望するソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７が形成される（図５０のステップＳ３０１４）。
次に、図５２（ｂ）に示すように、上記第二のレジスト３０５１が再形成される。すなわち、まず、図５２（ｂ）に示すように、第二のレジスト３０５１のうちハーフトーン露光により薄く形成されたチャンネル部３０４１上のレジストがアッシングされ、第二のレジスト３０５１が再形成される。
次に、再形成された第二のレジスト３０５１を用いて、ゲート電極３０２３の上方の酸化物導電体層３０５０を選択的にエッチングし、ソース電極３０５３及びドレイン電極３０５４を形成する（図５０のステップＳ３０１５）。
次に、ソース電極３０５３及びドレイン電極３０５４を形成する処理について、図面を参照して説明する。
図５３は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第三のエッチングされた断面図を示している。（ｂ）は第二のレジスト剥離された断面図を示している。
図５３（ａ）において、再形成された第二のレジスト３０５１及び蓚酸水溶液を用いて、酸化物導電体層３０５０に対して第三のエッチングが選択的に行われる（すなわち、チャンネル部３０４１となるｎ型酸化物半導体層３０４０を溶解させることなくエッチングする。）。上記エッチングによって、ゲート電極３０２３の上方のｎ型酸化物半導体層３０４０にチャンネル部３０４１が形成される。
ここで、好ましくは、上記エッチングを行う前に、（たとえば、２００℃以上３５０℃以下で）ｎ型酸化物半導体層３０４０を加熱し、結晶化させるとよい。すなわち、上方に存在する酸化物導電体層３０５０をエッチングする薬液（本実施形態では、蓚酸水溶液）に対して、結晶化されたｎ型酸化物半導体層３０４０が耐性を有するようになるので、チャンネル部３０４１となるｎ型酸化物半導体層３０４０が浸食されるといった不具合を防止することができる。また、酸化物導電体層３０５０は、所定のエッチング液（蓚酸水溶液）により、結晶化されていないｎ型酸化物半導体層３０４０とともにエッチングされ、かつ、結晶化されたｎ型酸化物半導体層３０４０が耐性を有するエッチング液（蓚酸水溶液）により、エッチングされるといった選択エッチング特性を有していることが重要である。
次に、図５３（ｂ）に示すように、再形成された第二のレジスト３０５１を全てアッシングすると、ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７が露出する（図５４参照）。図５３（ｂ）に示す、ドレイン電極３０５４，チャンネル部３０４１，ソース電極３０５３，ソース配線３０５５及び画素電極３０５７は、図５４におけるＨ−Ｈ断面を示している。図５３（ｂ）に示すドレイン配線３０５６は、図５４におけるＩ−Ｉ断面を示している。
次に、図５０に示すように、露出したゲート絶縁膜３０３０，ｎ型酸化物半導体層３０４０上、並びに、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７上に、保護用絶縁膜３０７０及び第三のレジスト３０７１が順次積層され（ステップＳ３０１６）、第三のマスク３０７２を用いて、第三のレジスト３０７１が所定の形状に形成される（ステップＳ３０１７）。
次に、第三のマスク３０７２を用いた処理について、説明する。
（第三のマスクを用いた処理）
図５５は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図である。（ａ）は保護用絶縁膜成膜／レジスト塗布された断面図を示している。（ｂ）は露光／現像された断面図を示している。
図５５（ａ）において、まず、チャンネル部３０４１が形成されたＴＦＴ基板３００１ａに、グロー放電ＣＶＤ法により、窒化シリコン（ＳｉＮｘ）膜である保護用絶縁膜３０７０が膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。続いて、保護用絶縁膜３０７０上に、第三のレジスト３０７１が積層される（ステップＳ３０１６）。
次に、図５５（ｂ）に示すように、第三のマスク３０７２によって、第三のレジスト３０７１が所定の形状に形成される（ステップＳ３０１７）。第三のレジスト３０７１は、画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５上を除く全ての保護用絶縁膜３０７０を覆う形状に形成される。
図５６は、本発明の第八実施形態にかかるＴＦＴ基板の製造方法の、第三のマスクを用いた処理を説明するための概略図である。（ａ）は第四のエッチングされた断面図を示している。（ｂ）は第三のレジスト剥離された断面図を示している。
図５６（ａ）において、第四のエッチングとして、第三のレジスト３０７１及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、画素電極３０５７及びドレイン配線パッド３０５８上の保護用絶縁膜３０７０、並びに、ゲート配線パッド３０２５上の保護用絶縁膜３０７０及びゲート絶縁膜３０３０をドライエッチングし（図５０のステップＳ３０１８）、画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５を露出させる。
次に、図５６（ｂ）に示すように、第三のレジスト３０７１をアッシングすると、図５７に示すように、基板３０１０上に、画素電極３０５７，ドレイン配線パッド３０５８及びゲート配線パッド３０２５上を除き、保護用絶縁膜３０７０が露出する。図５６（ｂ）に示す、ドレイン電極３０５４，チャンネル部３０４１，ゲート電極３０２３，ソース電極３０５３，ソース配線３０５５及び画素電極３０５７は、図５７におけるＪ−Ｊ断面を示している。図５６（ｂ）に示すドレイン配線パッド３０５８は、図５７におけるＫ−Ｋ断面を示している。図５６（ｂ）に示すゲート配線パッド３０２５は、図５７におけるＬ−Ｌ断面を示している。
このように、本実施形態のＴＦＴ基板３００１ａの製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減できる。また、チャンネル部３０４１のｎ型酸化物半導体層３０４０の上部が、保護用絶縁膜３０７０により保護されているので、ＴＦＴ基板３００１ａは、長期間安定して作動することができる。さらに、通常、ｎ型酸化物半導体層３０４０が、所定の位置（チャンネル部３０４１，ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７に対応する所定の位置）にのみ形成されることとなるので、ゲート配線３０２４どうしが干渉する（クロストーク）といった心配を排除することができる。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板３００１ａは、請求項１、２２、２３、２４、２５、２６、２８、２９、３３、３４（補正後の請求項１，２１，２２，２３，２４，２５，２７，２８，３２，３３）に対応する。
ＴＦＴ基板３００１ａは、ＴＦＴ基板３００１と比べると、図５６（ｂ）に示すように、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３及びドレイン電極３０５４上に、金属層３０６０からなるソース配線用補助配線３５５１，ドレイン配線用補助配線３５６１，ソース電極用補助電極３５３１及びドレイン電極用補助電極３５４１を形成していない点が相違する。すなわち、上述した第七実施形態の製造方法により三枚のマスク（第一のマスク３０２２，第二のマスク３０５２，第三のマスク３０７２）で製造されるので、ＴＦＴ基板３００１より製造工程が削減されて生産効率が向上し、製造原価のコストダウンを図ることができる。
このように、本実施形態のＴＦＴ基板３００１ａは、ＴＦＴ基板３００１とほぼ同等の効果（補助導電層による効果を除く）を有しつつ、ＴＦＴ基板３００１より製造工程が削減されるので、生産効率がさらに向上し、製造原価のコストダウンを図ることができる。
[第九実施形態にかかるＴＦＴ基板の製造方法]
本実施形態のＴＦＴ基板の製造方法は、３枚のマスクを使用する方法であり、請求項３７，３８（補正後の請求項３６，３７）に対応する。
図５８は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法を説明するための概略フローチャート図を示している。
図５８において、まず、基板３０１０上に、第一のマスク３０２２を用いて、ゲート電極３０２３及びゲート配線３０２４が形成される（ステップＳ３０３１）。
次に、第一のマスク３０２２を用いた処理について、図面を参照して説明する。
（第一のマスクを用いた処理）
図５９は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第一のマスクを用いた処理を説明するための概略図である。（ａ）は処理前のガラス基板の断面図を示している。（ｂ）はメタル成膜／金属層保護用酸化物導電体層成膜された断面図を示している。（ｃ）はレジスト塗布された断面図を示している。（ｄ）は露光／現像／第一のエッチング／レジスト剥離され、ゲート電極及びゲート配線が形成された断面図を示している。
図５９（ａ）において、まず、透光性のガラス基板３０１０が用意される。
次に、図５９（ｂ）に示すように、ガラス基板３０１０にメタル成膜を行い、ゲート電極・配線用薄膜（ゲート電極及びゲート配線用薄膜）３０２０が形成される。
本実施形態では、ガラス基板３０１０上に、ＡｌとＭｏがこれらの順に高周波スパッタリング法を用いて、積層される。そして、膜厚約２５０ｎｍ及び５０ｎｍの金属薄膜がそれぞれ形成される。次に、酸化インジウム−酸化亜鉛（ＩＺＯ：Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）からなるスパッタリングターゲットを用いて膜厚１００ｎｍの金属層保護用酸化物導電体層（適宜、酸化物保護膜と略称する。）３０２６が形成され、Ａｌ／Ｍｏ／ＩＺＯからなるゲート電極・配線用薄膜３０２０が形成される。
ここで、ＩＺＯやＩＴＳｍＯなどの透明導電膜が金属層保護用酸化物導電体層３０２６としてゲート配線３０２４の表面に配置される。これにより、ゲート絶縁膜３０３０に開口部３２５１が形成され、ゲート配線パッド３０２５が形成された場合、ゲート配線３０２４に使用した金属表面が露出しない。したがって、信頼性の高い接続が可能となる。
また、ゲート絶縁膜３０３０に開口部３２５１を形成する場合に、ゲート絶縁膜３０３０としてＳｉＮＸ，ＳｉＯＮＸ，ＳｉＯ２などの絶縁物が使用される。ＣＨＦ（ＣＦ４，ＣＨＦ３など）を用いたリアクティブイオンエッチング法により開口部３２５１が形成される場合、ＩＺＯなどの酸化物導電膜が、金属薄膜（Ａｌ／Ｍｏ層）の保護膜にもなる。
次に、図５９（ｃ）に示すように、ゲート電極・配線用薄膜３０２０上に、第一のレジスト３０２１が塗布される。
次に、図５９（ｄ）に示すように、第一のマスク３０２２を用いて、ホトリソグラフィー法により、所定の形状にレジスト（図示せず）が形成される。次に、蓚酸水溶液を用いて、金属層保護用酸化物導電体層３０２６がエッチングされる。次に、混酸（一般的に、ＰＡＮと呼ばれている。）を用いて、金属薄膜がエッチングされ、所望の形状のゲート電極３０２３及びゲート配線３０２４を形成する（図６０参照）。図５９（ｄ）に示すゲート電極３０２３及びゲート配線３０２４は、図６０におけるＭ−Ｍ断面及びＮ−Ｎ断面を示している。ここで、ＩＺＯは、混酸を用いてもエッチング可能であり、上記混酸を用いて金属薄膜と一括エッチングしてもよい。
次に、図５８に示すように、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に、ゲート絶縁膜３０３０，第一の酸化物層としてｎ型酸化物半導体層３０４０，第二の酸化物層として酸化物透明導電体層３０５０ｂ，反射金属層３０９０及び第二のレジスト３０９１が順次積層され（ステップＳ３０３２）、第二のハーフトーンマスク３０９２及びハーフ露光によって、第二のレジスト３０９１が所定の形状に形成される（ステップＳ３０３３）。
次に、第二のハーフトーンマスク３０９２を用いた処理について、図面を参照して説明する。
（第二のハーフトーンマスクを用いた処理）
図６１は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）はゲート絶縁膜成膜／ｎ型酸化物半導体層成膜／酸化物透明導電体層成膜／反射金属層成膜／金属層保護用酸化物導電体層成膜／レジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図６１（ａ）において、まず、グロー放電ＣＶＤ（化学蒸着法）法により、ガラス基板３０１０，ゲート電極３０２３及びゲート配線３０２４上に、窒化シリコン（ＳｉＮＸ）膜であるゲート絶縁膜３０３０が膜厚約３００ｎｍ堆積する。なお、本実施形態では、放電ガスとして、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。
次に、ゲート絶縁膜３０３０上に、酸化インジウム−酸化亜鉛−酸化ガリウム（Ｉｎ２Ｏ３：ＺｎＯ：Ｇａ２Ｏ３＝約７０：３：２７ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１０％、アルゴン約９０％、基板温度約２００℃を超えない条件で（すなわち、ｎ型酸化物半導体層３０４０を結晶化させない条件で）厚み約１００ｎｍのｎ型酸化物半導体層（活性層）３０４０が形成される。なお、このｎ型酸化物半導体層３０４０のエネルギーギャップは、約３．６ｅＶであった。
また、上記ｎ型酸化物半導体層３０４０において、酸化亜鉛の添加量は、約１〜６ｗｔ％が好適であり、約２〜５ｗｔ％がより好適である。この理由は、約１ｗｔ％未満では、キャリヤー濃度が低下しない場合があるからであり、また、約６ｗｔ％を超えるとキャリヤー濃度が低下しなくなったり、結晶化せず混酸への耐性が無くなったりするからである。
次に、ｎ型酸化物半導体層３０４０上に、酸化インジウム−酸化亜鉛−酸化スズ（Ｉｎ２Ｏ３：ＺｎＯ：ＳｎＯ２＝約６０：２０：２０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％、さらに、酸化物透明導電体層３０５０ｂを結晶化させない条件で厚み約１５０ｎｍの酸化物透明半導体層３０５０ｂが形成される。なお、この酸化物透明導電体層３０５０ｂのエネルギーギャップは、約３．２ｅＶであった。
次に、酸化物透明導電体層３０５０ｂ上に、ＭｏとＡｌとＭｏがこれらの順に高周波スパッタリング法を用いて、積層される。そして、それぞれ膜厚約５０ｎｍ、２００ｎｍ及び５０ｎｍに形成し、Ｍｏ／Ａｌ／Ｍｏからなる反射金属層３０９０が形成される。なお、反射金属層３０９０としてＡｇ，Ａｕなどの金属薄膜や、Ａｌ，Ａｇ，Ａｕの少なくとも一つを含む合金薄膜を使用することもできる。また、Ａｌと酸化物透明導電体層３０５０ｂとの接触抵抗が気にならない程度に小さい場合は、Ｍｏなどの金属を中間層に使用する必要はない。
次に、酸化インジウム−酸化亜鉛（一般的に、ＩＺＯと呼ばれる。Ｉｎ２Ｏ３：ＺｎＯ＝約９０：１０ｗｔ％）ターゲットを用いて、高周波スパッタリング法により、酸素約１％、アルゴン約９９％の条件で厚み約１５０ｎｍの金属層保護用酸化物導電体層３０９５（本実施形態では、ＩＺＯ薄膜）が形成される。この金属層保護用酸化物導電体層３０９５により、反射金属層３０９０の変色などを防止でき、反射金属層３０９０の反射率が低下するといった不具合を防止することができる。
続いて、金属層保護用酸化物導電体層３０９５上に、第二のレジスト３０９１が積層される（ステップＳ３０３２）。
次に、図６１（ｂ）に示すように、第二のハーフトーンマスク３０９２及びハーフトーン露光によって、第二のレジスト３０９１が所定の形状に形成される（図５８のステップＳ３０３３）。第二のレジスト３０９１は、ゲート電極３０２３，ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７の上方を覆い、かつ、ハーフトーンマスク部３９２１によって、チャンネル部３０４１の上方を覆う部分が他の部分より薄い形状に形成される。
図６２は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第二のエッチング／第三のエッチングされた断面図を示している。（ｂ）は第二のレジストの再形成された断面図を示している。
図６２（ａ）において、第二のレジスト３０９１及び混酸を用いて、金属層保護用酸化物導電体層３０９５と反射金属層３０９０に対して第二のエッチングを行い、さらに、第二のレジスト３０９１及び蓚酸水溶液を用いて、酸化物透明導電体層３０５０ｂ及びｎ型酸化物半導体層３０４０に対して第三のエッチングを行い、所望するソース配線３０５５，ドレイン配線３０５６及び画素電極３０５７が形成される（図５８のステップＳ３０３４）。
次に、図６２（ｂ）に示すように、上記第二のレジスト３０９１が再形成される（図５８のステップＳ３０３５）。すなわち、まず、同図（ｂ）に示すように、第二のレジスト３０９１のうちハーフトーン露光により薄く形成されたチャンネル部３０４１上のレジストがアッシングされ、第二のレジスト３０９１が再形成される。
次に、再形成した第二のレジスト３０９１を用いて、ゲート電極３０２３の上方の金属層保護用酸化物導電体層３０９５、反射金属層３０９０及び酸化物透明導電体層３０５０ｂが選択的にエッチングされ、ソース電極３０５３及びドレイン電極３０５４が形成される（図５８のステップＳ３０３５）。
次に、ソース電極３０５３及びドレイン電極３０５４を形成する処理について、図面を参照して説明する。
図６３は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第二のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第四のエッチング／第五のエッチングされた断面図を示している。（ｂ）は第二のレジスト剥離された断面図を示している。
図６３（ａ）において、再形成された第二のレジスト３０９１及び混酸を用いて、ゲート電極３０２３の上方の金属層保護用酸化物導電体層３０９５と反射金属層３０９０に対して第四のエッチングが行われる。次に、再形成された第二のレジスト３０９１及び蓚酸水溶液を用いて、酸化物透明導電体層３０５０ｂに対して第五のエッチングが選択的に行われる（すなわち、チャンネル部３０４１となるｎ型酸化物半導体層３０４０を溶解させることなくエッチングする。）。上記エッチングによって、ゲート電極３０２３の上方のｎ型酸化物半導体層３０４０にチャンネル部３０４１が形成される。
次に、図６３（ｂ）に示すように、再形成された第二のレジスト３０９１を全てアッシングすると、ソース電極３０５３上，ドレイン電極３０５４上，ソース配線３０５５上，ドレイン配線３０５６上及び画素電極３０５７上に形成された反射金属層３０９０の金属層保護用酸化物導電体層３０９５が露出する。ここで、ソース電極３０５３上，ドレイン電極３０５４上，ソース配線３０５５上及びドレイン配線３０５６上に形成された反射金属層３０９０は、補助電極層として機能し、反射金属層３０９０からなるソース電極用補助電極３５３１ｂ，ドレイン電極用補助電極３５４１ｂ，ソース配線用補助配線３５５１ｂ，ドレイン配線用補助配線３５６１ｂとなる。（図６４参照）。図６３（ｂ）に示す、ドレイン電極３０５４，チャンネル部３０４１，ソース電極３０５３，ソース配線３０５５及び画素電極３０５７は、図６４におけるＯ−Ｏ断面を示している。図６３（ｂ）に示すドレイン配線３０５６は、図６４におけるＰ−Ｐ断面を示している。
次に、図５８に示すように、露出したゲート絶縁膜３０３０及びｎ型酸化物半導体層３０４０上、並びに、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７の上方に形成された金属層保護用酸化物導電体層３０９５上に、保護用絶縁膜３０７０及び第三のレジスト３０７１ｂが順次積層され（ステップＳ３０３６）、第三のハーフトーンマスク３０７２ｂを用いて、第三のレジスト３０７１ｂが所定の形状に形成される（ステップＳ３０３７）。
次に、第三のハーフトーンマスク３０７２ｂを用いた処理について、説明する。
（第三のハーフトーンマスクを用いた処理）
図６５は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は保護用絶縁膜成膜／第三のレジスト塗布された断面図を示している。（ｂ）はハーフトーン露光／現像された断面図を示している。
図６５（ａ）において、まず、チャンネル部３０４１が形成されたＴＦＴ基板に、グロー放電（ＣＶＤ）法により、窒化シリコン（ＳｉＮｘ）膜である保護用絶縁膜３０７０ｂが膜厚約２００ｎｍ堆積する。放電ガスとしては、ＳｉＨ４−ＮＨ３−Ｎ２系の混合ガスを用いる。次に、保護用絶縁膜３０７０ｂ上に、第三のレジスト３０７１ｂが積層される（ステップＳ３０３６）。
次に、図６５（ｂ）に示すように、第三のハーフトーンマスク３０７２ｂによって、第三のレジスト３０７１ｂが所定の形状に形成される（ステップＳ３０３７）。第三のレジスト３０７１ｂは、反射金属部３０９４を除く画素電極３０５７の部分及びゲート配線パッド３０２５の上方を除く全ての保護用絶縁膜３０７０を覆う形状に形成され、かつ、ハーフトーンマスク部３７２１ｂによって、ドレイン配線パッド３０６８及び反射金属部３０９４の上方の部分が他の部分より薄い形状に形成される。
図６６は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第六のエッチングされた断面図を示している。（ｂ）は第七のエッチングされた断面図を示している。
図６６（ａ）において、第六のエッチングとして、第三のレジスト３０７１ｂ及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、反射金属部３０９４を除く画素電極３０５７の部分及びゲート配線パッド３０２５の上方の保護用絶縁膜３０７０がドライエッチングされる（図５８のステップＳ３０３８）。なお、反射金属部３０９４を除く画素電極３０５７の部分の上方の保護用絶縁膜３０７０は、全てエッチングされるが、ゲート配線パッド３０２５の上方の保護用絶縁膜３０７０は、通常、一部がエッチングされずに残っている。
次に、図６６（ｂ）に示すように、第七のエッチングとして、第三のレジスト３０７１ｂ及び混酸を用いて、反射金属部３０９４を除く画素電極３０５７の部分の上方の金属層保護用酸化物導電体層３０９５と反射金属層３０９０をエッチングし、反射金属部３０９４を除く画素電極３０５７の部分を露出させる（図５８のステップＳ３０３９）。
図６７は、本発明の第九実施形態にかかるＴＦＴ基板の製造方法の、第三のハーフトーンマスクを用いた処理を説明するための概略図である。（ａ）は第三のレジストの再形成された断面図を示している。（ｂ）は第八のエッチング／第三のレジスト剥離された断面図を示している。
図６７（ａ）において、上記第三のレジスト３０７１ｂが再形成される。すなわち、第三のレジスト３０７１ｂのうちハーフトーン露光により薄く形成された反射金属部３０９４及びドレイン配線パッド３０５８の上方のレジストをアッシングし、第三のレジスト３０７１ｂが再形成される。
次に、第八のエッチングとして、再形成された第三のレジスト３０７１ｂ及びＣＨＦ（ＣＦ４，ＣＨＦ３ガスなど）を用いて、反射金属部３０９４及びドレイン配線パッド３０５８上の保護用絶縁膜３０７０をドライエッチングするとともに、ゲート配線パッド３０２５上の保護用絶縁膜３０７０及びゲート絶縁膜３０３０をドライエッチングし、反射金属部３０９４、ドレイン配線パッド３０５８及びゲート配線パッド３０２５を露出させる（図５８のステップＳ３０４０）。
次に、第三のレジスト３０７１ｂをアッシングすると、図６８に示すように、基板３０１０上に、画素電極３０５７，反射金属部３０９４，ドレイン配線パッド３０５８及びゲート配線パッド３０２５上を除き、保護用絶縁膜３０７０が露出する。図６７（ｂ）に示す、ドレイン電極３０５４，チャンネル部３０４１，ゲート電極３０２３，ソース電極３０５３，ソース配線３０５５，反射金属部３０９４及び画素電極３０５７は、図６８におけるＱ−Ｑ断面を示している。図６７（ｂ）に示すドレイン配線パッド３０５８は、図６８におけるＲ−Ｒ断面を示している。図６７（ｂ）に示すゲート配線パッド３０２５は、図６８におけるＳ−Ｓ断面を示している。
このように、本実施形態のＴＦＴ基板３００１ｂの製造方法によれば、第七実施形態とほぼ同様の効果を有するとともに、チャンネルエッチ型かつ半反射型のＴＦＴ基板３００１ｂを製造することができる。また、ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５，反射金属部３０９４及びドレイン配線３０５６の上部に反射金属層３０９０が形成されるので、ソース電極３０５３，ドレイン電極３０５４，ソース配線３０５５及びドレイン配線３０５６の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。
なお、本実施形態では、反射金属部３０９４を除く画素電極３０５７の部分が、酸化物透明導電体層３０５０ｂからなり、この部分を介して光を透過させて使用する場合、ＴＦＴ基板３００１ｂを半透過型のＴＦＴ基板として使用することができる。
また、本実施形態は、ＴＦＴ基板の発明としても有効であり、上記ＴＦＴ基板３００１ｂは、請求項１、２２〜３４（補正後の請求項１、２１〜３３）に対応する。
ＴＦＴ基板３００１ｂは、ＴＦＴ基板３００１と比べると、図６７（ｂ）、６８に示すように、画素電極３０５７の一部が、反射金属層３０９０からなる反射金属部３０９４によって覆われている点が相違する。
なお、その他の構造は、ほぼ第七実施形態のＴＦＴ基板３００１とほぼ同様としてある。
また、ＴＦＴ基板３００１ｂは、反射金属層３０９０によって、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３及びドレイン電極３０５４が形成された構成としてある。このようにすると、より多くの光を反射することができ、反射光による輝度を向上させることができる。
さらに、反射金属層３０９０をＡｌからなる薄膜としてあるので、より多くの光を反射することができ、反射光による輝度を向上させることができる。
また、ＴＦＴ基板３００１ｂは、反射金属層３０９０を保護する金属層保護用酸化物導電体層３０９５を有する構成としてある。このようにすると、反射金属層３０９０の腐蝕を防ぐとともに、耐久性を向上させることができる。たとえば、反射金属層３０９０の変色などを防止でき、反射金属層３０９０の反射率が低下するといった不具合を防止することができる。
さらに、第二の酸化物層として、酸化物透明導電体層３０５０ｂを用いており、ソース配線３０５５，ドレイン配線３０５６，ソース電極３０５３，ドレイン電極３０５４及び画素電極３０５７が、酸化物透明導電体層３０５０ｂよりなる構成としてある。このようにすると、光の透過量が増大するので、輝度の優れた表示装置を提供することができる。
このように本実施形態のＴＦＴ基板３００１ｂは、ＴＦＴ基板３００１とほぼ同様の効果を有するとともに、表示装置とした際に、輝度の優れた半透過型のＴＦＴ基板又は半反射型のＴＦＴ基板を提供することができる。
上述したように、本発明の請求項２２〜３８（補正後の請求項２１〜３７）によれば、三枚のマスクを用いて、補助導電層及び保護用絶縁膜を有するＴＦＴ基板を製造することができ、マスク数が削減され製造工程が削減される。これにより、生産効率の向上及び製造原価のコストダウンを図ることができる。また、チャンネル部の第一の酸化物層の上部が、保護用絶縁膜により保護されているので、ＴＦＴ基板は、長期間安定して作動することができる。さらに、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。また、補助導電層により各配線や電極の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネルギー効率の低下を抑制することができる。さらに、長期間にわたり安定に作動し、かつ、クロストークを防止することができる半透過型のＴＦＴ基板又は半反射型のＴＦＴ基板を提供することができる。
以上、本発明のＴＦＴ基板及びＴＦＴ基板の製造方法について、好ましい実施形態を示して説明したが、本発明に係るＴＦＴ基板及びＴＦＴ基板の製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
たとえば、図示してないが、ＴＦＴ基板２００１，２００１ａにおいて、ガラス基板２０１０上に、ゲート絶縁膜２０３０／ｎ型酸化物半導体層２０４０／保護用絶縁膜２０７０のみが積層された範囲（すなわち、ゲート電極２０２３，ゲート配線２０２４，ソース電極２０５３，ドレイン電極２０５４，ソース配線２０５５，ドレイン配線２０５６及び画素電極２０５７から外れた範囲）は、ゲート配線パッド２０２５上のゲート絶縁膜２０３０／ｎ型酸化物半導体層２０４０／保護用絶縁膜２０７０をエッチングする際、これと同様にエッチングしてもよい。これにより、ガラス基板２０１０の下面からの光の透過量を増大させることができる。
また、上記各実施形態に用いたｎ型酸化物半導体層や酸化物導電体層、酸化物透明導電体層は、上記材料に限定されるものではない。
すなわち、ｎ型酸化物半導体層の材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化インジウム−酸化亜鉛、酸化亜鉛−酸化錫、酸化インジウム−酸化亜鉛−酸化錫、酸化インジウム−酸化亜鉛−酸化ガリウムなど、あるいは、これらに絶縁性透明酸化物を添加したものなどをあげることができる。なお、絶縁性透明酸化物として、酸化イットリウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化ニオブ、酸化タンタル、酸化硼素、酸化アルミニウム、酸化珪素、酸化ゲルマニウム、ランタノイド系元素の酸化物などがあげられる。
さらに、ｎ型酸化物半導体層として、上記の酸化物を使用する場合、そのキャリヤー密度を１０+１７／ｃｍ３以下にすることが重要となる。この場合、大量の酸素存在下に成膜したり、酸素の存在下に熱処理することにより酸素欠損によるキャリヤーを減らす方法や、キャリヤー密度を低下させる目的で、酸化インジウムに酸化亜鉛を添加した場合や、酸化錫に酸化インジウムを添加する場合など、荷電子制御により行うこともできる。また、それらの組み合わせも効果的である。
また、酸化物導電体層、酸化物透明導電体層の材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化インジウム−酸化亜鉛、酸化亜鉛−酸化錫、酸化インジウム−酸化亜鉛−酸化錫などをあげることができる。酸化物導電体層、酸化物透明導電体層として、上記の酸化物を使用する場合、そのキャリヤー密度を１０+２０／ｃｍ３以上にすることが重要となる。
本発明のＴＦＴ基板及びＴＦＴ基板の製造方法は、ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置に使用されるＴＦＴ基板及びＴＦＴ基板の製造方法に限定されるものではなく、たとえば、ＬＣＤ（液晶表示装置）や有機ＥＬ表示装置以外の表示装置、あるいは、他の用途に使用されるＴＦＴ基板及びＴＦＴ基板の製造方法としても、本発明を適用することが可能である。

Claims (37)

  1. 基板と、
    この基板の上方に形成されたゲート電極及びゲート配線と、
    少なくとも前記ゲート電極及び前記ゲート配線の上方に、形成されたゲート絶縁膜と、
    少なくとも前記ゲート電極の上方の前記ゲート絶縁膜の上方に、形成された第一の酸化物層と、
    前記第一の酸化物層の上方に形成された第二の酸化物層と
    を具備するＴＦＴ基板であって、
    前記第二の酸化物層によって、少なくとも画素電極が形成され、
    前記第二の酸化物層によって、前記画素電極と、ソース電極及びドレイン電極と、ソース配線及びドレイン配線が形成されたことを特徴とするＴＦＴ基板。
  2. 前記第一の酸化物層は、前記第一の酸化物層及び前記第二の酸化物層のエッチング速度が、前記ゲート絶縁膜のエッチング速度より速いエッチング法Ａによりエッチングされ、前記第二の酸化物層のエッチング速度が、前記第一の酸化物層及び前記ゲート絶縁膜のエッチング速度より速いエッチング法Ｂに対して耐性を有する材質で形成され、
    前記第二の酸化物層は、前記エッチング法Ａ及び前記エッチング法Ｂによりエッチングされる材質で形成され、
    前記ゲート絶縁膜は、前記ゲート絶縁膜のエッチング速度が、前記第一の酸化物層及び前記第二の酸化物層のエッチング速度より速いエッチング法Ｃによりエッチングされ、前記エッチング法Ａ及び前記エッチング法Ｂに対して耐性を有する材質で形成されることを特徴とする請求項１に記載のＴＦＴ基板。
  3. 前記ソース電極、ドレイン電極、ソース配線及びドレイン配線上に、補助配線又は補助電極を形成したことを特徴とする請求項１又は２に記載のＴＦＴ基板。
  4. 前記第一の酸化物層及び前記第二の酸化物層が、上記請求項２のエッチング法Ｂに対して耐性を有し、前記補助配線及び前記補助電極が、前記エッチング法Ｂによりエッチングされることを特徴とする請求項３に記載のＴＦＴ基板。
  5. 前記画素電極が、前記第一の酸化物層と前記第二の酸化物層とからなることを特徴とする請求項１に記載のＴＦＴ基板。
  6. 前記第一の酸化物層がｎ型酸化物半導体層であり、前記第二の酸化物層が酸化物導電体層であることを特徴とする請求項１〜５のいずれか一項に記載のＴＦＴ基板。
  7. 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板、前記ゲート電極及び前記ゲート配線の上方に、ゲート絶縁膜、第一の酸化物層、第二の酸化物層及びレジストを、この順に積層する工程と、
    第二のマスクを用いて、ハーフトーン露光によって、前記レジストを所定の形状に形成する工程と、
    前記第一の酸化物層と前記第二の酸化物層とを選択的にエッチングして、ソース配線、ドレイン配線及び画素電極を形成する工程と、
    前記レジストを所定の形状に再形成する工程と、
    前記第二の酸化物層を選択的にエッチングして、ソース電極、ドレイン電極及びチャンネル部を形成する工程と、
    前記ゲート絶縁膜を選択的にエッチングして、ゲート配線パッドを形成する工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  8. 前記第一の酸化物層及び前記第二の酸化物層の選択的エッチングは、前記第一の酸化物層及び前記第二の酸化物層のエッチング速度が、前記ゲート絶縁膜のエッチング速度より速いエッチング法Ａを用いて行い、
    前記第二の酸化物層の選択的エッチングは、前記第二の酸化物層のエッチング速度が、前記第一の酸化物層及び前記ゲート絶縁膜のエッチング速度より速いエッチング法Ｂを用いて行い、
    前記ゲート絶縁膜の選択エッチングは、前記ゲート絶縁膜のエッチング速度が、前記第一の酸化物層及び前記第二の酸化物層のエッチング速度より速いエッチング法Ｃを用いて行う
    ことを特徴とする請求項７に記載のＴＦＴ基板の製造方法。
  9. 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板、前記ゲート電極及び前記ゲート配線の上方に、ゲート絶縁膜、第一の酸化物層、第二の酸化物層及びレジストを、この順に積層する工程と、
    第二のマスクを用いて、ハーフトーン露光によって、前記レジストを所定の形状に形成する工程と、
    前記第一の酸化物層と、前記第二の酸化物層と、前記ゲート絶縁膜をエッチングして、ソース配線、ドレイン配線、画素電極及びゲート配線パッドを形成する工程と、
    前記レジストを所定の形状に再形成する工程と、
    前記第二の酸化物層を選択的にエッチングして、ソース電極、ドレイン電極及びチャンネル部を形成する工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  10. 前記ソース配線、前記ドレイン配線、前記ソース電極及び前記ドレイン電極の上方に、第三のマスクを用いて、補助配線又は補助電極を形成する工程を有することを特徴とする請求項７〜９のいずれか一項に記載のＴＦＴ基板の製造方法。
  11. 前記補助配線又は補助電極を形成する工程は、熱処理により、前記第一の酸化物層及び前記第二の酸化物層のエッチング特性が変化した後に、補助配線層又は補助電極層が、第三のマスクを用いてエッチングされることを特徴とする請求項１０に記載のＴＦＴ基板の製造方法。
  12. 前記第一の酸化物層がｎ型酸化物半導体層であり、前記第二の酸化物層が酸化物導電体層であることを特徴とする請求項７〜１１のいずれか一項に記載のＴＦＴ基板の製造方法。
  13. 前記画素電極，ソース・ドレイン配線パッド及びゲート配線パッドが露出した状態で、前記ゲート電極及びゲート配線の上方，並びに，ソース配線，ドレイン配線，ソース電極及びドレイン電極の上方に形成された保護用絶縁膜を備え、前記第二の酸化物層によって、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極が形成されたことを特徴とする請求項１に記載のＴＦＴ基板。
  14. 前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であることを特徴とする請求項１３に記載のＴＦＴ基板。
  15. 前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなることを特徴とする請求項１３又は１４に記載のＴＦＴ基板。
  16. 少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成されたことを特徴とする請求項１３〜１５のいずれか一項に記載のＴＦＴ基板。
  17. 前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上に、補助導電層を形成したことを特徴とする請求項１３〜１６のいずれか一項に記載のＴＦＴ基板。
  18. 前記第一の酸化物層及び第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上であることを特徴とする請求項１３〜１７のいずれか一項に記載のＴＦＴ基板。
  19. 基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層及び第二のレジストを順次積層し、第二のマスクを用いて、前記第二のレジストを所定の形状に形成する工程と、
    前記第二のレジストを用いて、前記第二の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成する工程と、
    前記第一の酸化物層，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極上に保護用絶縁膜及び第三のレジストを順次積層し、ハーフトーン露光によって、前記第三のレジストを所定の形状に形成する工程と、
    前記第三のレジストを用いて、ゲート配線パッド上の前記保護用絶縁膜及び第一の酸化物層をエッチングする工程と、
    前記第三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及びソース・ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パッド上の前記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース・ドレイン配線用パッド及びゲート配線パッドを露出させる工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  20. 基板上に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板，ゲート電極及びゲート配線上に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，補助導電層及び第二のレジストを順次積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、
    前記第二のレジストを用いて、前記補助導電層及び第二の酸化物層をエッチングして、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極を形成するとともに、前記補助導電層からなる補助配線及び補助電極を形成する工程と、
    前記第二のレジストを再形成した後、該第二のレジストを用いて、前記画素電極上の前記補助導電層を選択的にエッチングし、前記画素電極を露出させる工程と、
    前記第一の酸化物層及び画素電極上、並びに、前記ソース配線，ドレイン配線，ソース電極及びドレイン電極上に形成された前記補助導電層上に、保護用絶縁膜及び第三のレジストを順次積層し、ハーフトーン露光によって、第三のレジストを所定の形状に形成する工程と、
    前記第三のレジストを用いて、前記ゲート配線パッド上の前記保護用絶縁膜及び第一の酸化物層をエッチングする工程と、
    前記第三のレジストを再形成した後、該第三のレジストを用いて、前記画素電極及びソース・ドレイン配線用パッド上の前記保護用絶縁膜，並びに，前記ゲート配線パッド上の前記ゲート絶縁膜を選択的にエッチングし、前記画素電極，ソース・ドレイン配線用パッド及びゲート配線パッドを露出させる工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  21. 前記第二の酸化物層によって、少なくとも前記画素電極及び該画素電極と接続されたソース・ドレイン電極が形成されたことを特徴とする請求項１に記載のＴＦＴ基板。
  22. 前記ＴＦＴ基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用絶縁膜が、各画素電極，ソース・ドレイン配線パッド及びゲート配線パッドに対応する位置に開口部を有することを特徴とする請求項２１に記載のＴＦＴ基板。
  23. 前記第一の酸化物層が、ｎ型酸化物半導体層であり、かつ、前記第二の酸化物層が、酸化物導電体層であることを特徴とする請求項２１又は２２に記載のＴＦＴ基板。
  24. 前記画素電極が、前記第一の酸化物層と第二の酸化物層との積層膜よりなることを特徴とする請求項２１〜２３のいずれか一項に記載のＴＦＴ基板。
  25. 少なくとも前記第二の酸化物層の基板側に、前記第一の酸化物層が形成されたことを特徴とする請求項２１〜２４のいずれか一項に記載のＴＦＴ基板。
  26. 前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つの上方に、補助導電層を形成したことを特徴とする請求項２１〜２５のいずれか一項に記載のＴＦＴ基板。
  27. 前記第一の酸化物層が、前記チャンネル部，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極に対応する所定の位置に形成されたことを特徴とする請求項２１〜２６のいずれか一項に記載のＴＦＴ基板。
  28. 前記第一の酸化物層及び／又は第二の酸化物層のエネルギーギャップが、３．０ｅＶ以上であることを特徴とする請求項２１〜２７のいずれか一項に記載のＴＦＴ基板。
  29. 前記画素電極の一部が、反射金属層により覆われていることを特徴とする請求項２１〜２８のいずれか一項に記載のＴＦＴ基板。
  30. 前記反射金属層によって、ソース配線，ドレイン配線，ソース電極及びドレイン電極の少なくとも一つが形成されることを特徴とする請求項２９に記載のＴＦＴ基板。
  31. 前記反射金属層が、アルミニウム，銀若しくは金からなる薄膜、又は、アルミニウム，銀若しくは金を含む合金層からなることを特徴とする請求項２９又は３０に記載のＴＦＴ基板。
  32. 前記ＴＦＴ基板が金属層を備え、前記金属層を保護する金属層保護用酸化物導電体層を有することを特徴とする請求項２１〜３１のいずれか一項に記載のＴＦＴ基板。
  33. 前記ＴＦＴ基板が、ゲート電極，ゲート配線，ソース配線，ドレイン配線，ソース電極，ドレイン電極又は画素電極のうち、少なくとも一以上を備え、前記ゲート電極，ゲート配線，ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の少なくとも一つが、酸化物透明導電体層よりなることを特徴とする請求項２１〜３２のいずれか一項にＴＦＴ基板。
  34. 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、
    前記第二のレジストを用いて、前記第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、
    前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン電極を形成する工程と、
    露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に、保護用絶縁膜及び第三のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に形成する工程と、
    前記第三のレジストを用いて、前記画素電極及びソース・ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜及びゲート絶縁膜をエッチングし、前記画素電極，ソース・ドレイン配線パッド及びゲート配線パッドを露出させる工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  35. 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，補助導電層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、
    前記第二のレジストを用いて、前記補助導電層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成するとともに、前記補助導電層からなる補助配線を形成する工程と、
    前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記補助導電層及び第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン電極を形成するとともに、前記補助導電層からなる補助電極を形成する工程と、
    露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記補助導電層の上方に、保護用絶縁膜及び第三のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に形成する工程と、
    前記第三のレジストを用いて、前記画素電極及びソース・ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜をエッチングし、前記画素電極及びソース・ドレイン配線パッドの上方の前記補助導電層を露出させる工程と、
    前記第三のレジストを用いて、露出した前記画素電極及びソース・ドレイン配線パッドの上方の前記補助導電層をエッチングし、前記画素電極及びソース・ドレイン配線パッドを露出させる工程と、
    前記第三のレジストを用いて、前記ゲート配線パッドの上方の前記ゲート絶縁膜をエッチングし、前記ゲート配線パッドを露出させる工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  36. 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、
    前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，第一の酸化物層，第二の酸化物層，反射金属層及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の形状に形成する工程と、
    前記第二のレジストを用いて、前記反射金属層，第二の酸化物層及び第一の酸化物層をエッチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、
    前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の前記反射金属層及び第二の酸化物層を選択的にエッチングし、ソース電極及びドレイン電極を形成する工程と、
    露出した前記ゲート絶縁膜及び第一の酸化物層の上方、並びに、前記ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画素電極の上方に形成された前記反射金属層の上方に、保護用絶縁膜及び第三のレジストを積層し、ハーフトーン露光によって、第三のレジストを所定の形状に形成する工程と、
    前記第三のレジストを用いて、前記画素電極の一部を露出させるとともに、前記反射金属層からなる反射金属部を形成する工程と、
    前記第三のレジストを所定の形状に再形成する工程と、
    前記反射金属部及びソース・ドレイン配線パッドの上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜及びゲート絶縁膜をエッチングし、前記反射金属部，ソース・ドレイン配線パッド及びゲート配線パッドを露出させる工程と
    を有することを特徴とするＴＦＴ基板の製造方法。
  37. 前記反射金属層の上方に、該反射金属層を保護する金属層保護用酸化物導電体層を形成することを特徴とする請求項３６に記載のＴＦＴ基板の製造方法。
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