KR20080008666A - 박막 트랜지스터 기판과 이의 제조방법 - Google Patents
박막 트랜지스터 기판과 이의 제조방법 Download PDFInfo
- Publication number
- KR20080008666A KR20080008666A KR1020060068175A KR20060068175A KR20080008666A KR 20080008666 A KR20080008666 A KR 20080008666A KR 1020060068175 A KR1020060068175 A KR 1020060068175A KR 20060068175 A KR20060068175 A KR 20060068175A KR 20080008666 A KR20080008666 A KR 20080008666A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- electrode
- drain electrode
- line
- data line
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000010409 thin film Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000010408 film Substances 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 239000011651 chromium Substances 0.000 claims description 9
- 229910000838 Al alloy Inorganic materials 0.000 claims description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 239000011733 molybdenum Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 2
- 229910000599 Cr alloy Inorganic materials 0.000 claims 1
- 239000000788 chromium alloy Substances 0.000 claims 1
- 230000009977 dual effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 40
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 description 16
- 239000000463 material Substances 0.000 description 8
- 150000002739 metals Chemical class 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229920001940 conductive polymer Polymers 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- XJVBHCCEUWWHMI-UHFFFAOYSA-N argon(.1+) Chemical compound [Ar+] XJVBHCCEUWWHMI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- -1 molybdenum alloys Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
단일막으로 이루어진 드레인 전극의 일부 영역에서 단일 도전막의 손상을 방지할 수 있는 박막 트랜지스터 기판과 이의 제조방법이 제공된다. 박막 트랜지스터 기판은 기판, 기판상의 게이트선과 게이트선으로부터 돌기 형태로 연장된 게이트 전극을 포함하는 게이트 배선, 게이트 배선 상의 게이트 절연막, 게이트선과 교차하는 데이터선, 데이터선에 연결되고 게이트 전극과 일부 오버랩되는 소스 전극 및 소스 전극과 마주하여 이격되고 게이트 전극과 일부 오버랩되는 드레인 전극을 포함하는 데이터 배선으로, 데이터선 및 소스 전극은 상, 하부 이중 도전막으로 이루어지고, 드레인 전극의 게이트 전극과 일부 오버랩되는 영역 및 일부 오버랩되는 영역에서 일부 연장된 영역은 상, 하부 이중 도전막으로 이루어지고, 드레인 전극의 나머지 영역은 하부 단일 도전막으로 이루어진 데이터 배선, 드레인 전극의 하부 단일 도전막으로 이루어진 영역에 정합되고 게이트 전극 상의 게이트 절연막과 소스 전극 및 데이터선 사이의 반도체층을 포함한다.
LCD, 5M(mask), 반도체층, 크롬, 알루미늄네오미디움
Description
도 1a는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 Ⅰb-Ⅰb ′선으로 절단한 단면도이다.
도 1c는 도 1a의 박막 트랜지스터 기판을 Ⅰc- Ⅰc ′선으로 절단한 단면도이다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 공정을 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이다.
도 2b는 도 2a의 박막 트랜지스터 기판을 Ⅱb-Ⅱb′선으로 절단한 단면도이다.
도 2c는 도 2a의 박막 트랜지스터 기판을 Ⅱc-Ⅱc′선으로 절단한 단면도이다.
도 3b는 도 3a의 박막 트랜지스터 기판을 Ⅲb-Ⅲb′선으로 절단한 단면도이다.
도 3c는 도 3a의 박막 트랜지스터 기판을 Ⅲc-Ⅲc′선으로 절단한 단면도이다.
도 4b는 도 4a의 박막 트랜지스터 기판을 Ⅳb -Ⅳb′선으로 절단한 단면도이다.
도 4c는 도 4a의 박막 트랜지스터 기판을 Ⅳc-Ⅳc′선으로 절단한 단면도이다.
도 5b는 도 5a의 박막 트랜지스터 기판을 Ⅴb-Ⅴb′선으로 절단한 단면도이다.
도 5c는 도 5a의 박막 트랜지스터 기판을 Ⅴc-Ⅴc′선으로 절단한 단면도이다.
도 6b는 도 6a의 박막 트랜지스터 기판을 Ⅵb-Ⅵb′선으로 절단한 단면도이다.
도 6c는 도 6a의 박막 트랜지스터 기판을 Ⅵc-Ⅵc′선으로 절단한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
23: 게이트 전극 30: 게이트 절연막
40: 반도체층 42: 반도체 패턴
50: 도핑된 비정질 규소층 55, 56: 저항성 접촉층
62: 데이터선 65: 소스 전극
66: 드레인 전극 651, 661 : 패턴된 하부 도전막
652, 662, 663 : 패턴된 상부 도전막
664 : 하부 도전막 중 단일 도전막 부분
70: 보호막 78: 접촉 구멍
82: 화소 전극
L: 게이트 전극과 드레인 전극이 오버랩되는 경계
A: 게이트 전극과 드레인 전극이 일부 오버랩되는 영역
B: 드레인 전극의 L에서부터 일부 연장된 영역
C : 드레인 전극에서 A, B를 제외한 나머지 영역
B′: 반도체 패턴에서 게이트 전극과 드레인 전극이 오버랩되는 경계(L)를 반도체 패턴까지 연장한 선에서 일부 연장된 영역
본 발명은 박막 트랜지스터 기판과 이의 제조방법에 관한 것으로, 보다 구체적으로는 단일막으로 이루어진 드레인 전극의 일부 영역에서 단일막의 손상을 방지할 수 있는 박막 트랜지스터 기판과 이의 제조방법이 제공된다.
액정표시장치에 사용되는 박막 트랜지스터 기판에는 배선이 형성되어 있다. 박막 트랜지스터 기판의 배선은 게이트 배선과 데이터 배선을 포함하며, 데이터 배선은 소스전극과 드레인 전극을 포함한다. 배선은 금속 또는 합금의 단일층으로 이 루어질 수도 있으나 각 금속 또는 합금의 단점을 보완하고 원하는 물성을 얻기 위하여 다층으로 형성하는 경우가 많다.
신호 지연을 방지하기 위하여 영상 신호를 전달하는 데이터 배선은 저저항을 가지는 알루미늄 또는 알루미늄 합금 등과 같은 저저항 물질을 사용하는 것이 일반적이다. 그러나 투명한 도전물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)를 사용하여 화소 전극이 접촉하는 접촉부에서 알루미늄 또는 알루미늄 합금의 배선이 부식되거나 접촉부의 접촉 저항이 발생한다. 따라서 데이터 배선에는 접촉 특성이 우수한 다른 금속을 개재하고 그러한 접촉부에서는 알루미늄이나 알루미늄합금을 제거하는 것이 바람직하다.
그러나 이러한 공정에서 반도체층을 식각하는 단계에 있어서 드레인 전극이 단일막으로 형성되는 영역, 좀 더 구체적으로는 게이트 전극 및 게이트 절연막과 드레인 전극이 오버랩되는 경계 부분에서 스텝오픈(step open)이 발생하여 픽셀불량의 원인이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 단일막으로 이루어진 드레인 전극의 일부 영역에서 단일 도전막의 손상을 방지할 수 있는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 박막 트랜지스터 기판의 제조방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으 며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판, 기판상의 게이트선과 게이트선으로부터 돌기 형태로 연장된 게이트 전극을 포함하는 게이트 배선, 게이트 배선 상의 게이트 절연막, 게이트선과 교차하는 데이터선, 데이터선에 연결되고 게이트 전극과 일부 오버랩되는 소스 전극 및 소스 전극과 마주하여 이격되고 게이트 전극과 일부 오버랩되는 드레인 전극을 포함하는 데이터 배선으로, 데이터선 및 소스 전극은 상, 하부 이중 도전막으로 이루어지고, 드레인 전극의 게이트 전극과 일부 오버랩되는 영역 및 일부 오버랩되는 영역에서 일부 연장된 영역은 상, 하부 이중 도전막으로 이루어지고, 드레인 전극의 나머지 영역은 하부 단일 도전막으로 이루어진 데이터 배선, 드레인 전극의 하부 단일 도전막으로 이루어진 영역에 정합되고 게이트 전극 상의 게이트 절연막과 소스 전극 및 데이터선 사이의 반도체층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 기판을 제공하고, 기판상의 게이트선과 게이트선으로부터 돌기 형태로 연장된 게이트 전극을 포함하는 게이트 배선을 형성하고, 게이트 배선 상에 게이트 절연막을 형성하고, 게이트 배선 상에 게이트 절연막을 형성하고 게이트 절연막 상에 반도체층을 형성하고 반도체층 위에 하부 도전막 및 상부 도전막을 연속하여 적층하여 이중 도전막을 형성하고, 이중 도전막 및 반도체층을 패터닝하여 게이트선과 교차하는 데이터선, 데이터선에 연결되고 게이트 전극과 일부 오버랩되는 소스 전극 및 소스 전극과 마주하여 이격되고 게이트 전극과 일부 오버랩되는 드레인 전극을 포함하는 데이터 배선으로, 데이터선 및 소스 전극은 상, 하부 이중 도전막으로 이루어지고, 드레인 전극은 게이트 전극과 일부 오버랩되는 영역 및 일부 오버랩되는 영역에서 일부 연장된 영역은 상, 하부 이중 도전막으로 이루어지고 나머지 영역은 하부 단일 도전막으로 이루어진 데이터 배선 및 드레인 전극의 하부 단일 도전막으로 이루어진 영역에 정합되고 게이트 전극 상의 게이트 절연막과 소스 전극 및 상기 데이터선 사이의 반도체 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1a 내지 도 1c를 참고로 하여 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이다. 도 1b는 도 1a의 박막 트랜지스터 기판을 Ⅰb-Ⅰb ′선으로 절단한 단면도이다. 도 1c는 도 1a의 박막 트랜지스터 기판을 Ⅰc- Ⅰc ′선으로 절단한 단면도이다.
절연 기판(10) 위에 게이트 배선(22, 23)이 형성되어 있다. 기판(10)은 유리 또는 쿼츠(quartz) 등을 포함한다.
게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트선 끝단(미도시) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(23)을 포함한다.
게이트 배선(22, 23)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 23)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 23)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이 러한 조합의 좋은 예로는 크롬 하부 도전막과 알루미늄 상부 도전막 및 알루미늄 하부 도전막과 몰리브덴 상부 도전막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 23)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 게이트 배선은 외부로부터 주사 신호를 전달 받아 게이트선으로 전달하는 게이트 패드(미도시)를 포함할 수 있다.
기판(10) 위에는 게이트선(22)과 평행하게 스토리지 커패시터가 형성될 수 있다. 스토리지 커패시터는 게이트 배선(22, 23)과 실질적으로 동일한 물질을 사용하며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 형성하지 않을 수도 있다.
기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 23)을 덮고 있다. 게이트 절연막(30)은 산화물, 질화물 또는 산질화물로 구성될 수 있다. 예를 들어, 알루미늄 산화물, 알루미늄 질화물 또는 알루미늄 산질화물이 될 수 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 반도체로 이루어진 반도체 패턴(42)이 형성되어 있다. 반도체 패턴(42)은 후술하게 될 데이터배선(62, 65, 66)의 프로파일에 정합될 수 있으며 데이터 배선(62, 65, 66)에 정합되지 않고 소스전극(65)과 드레인 전극(66) 사이의 채널 영역에 존재할 수 있다. 후술하겠지만 게이트 전극과 드레인 전극이 오버랩되는 경계(L)의 연장선에서 일부 연장된 영역(B′)에까지 반도체 패턴(42)이 형성되어 있다.
반도체 패턴(42) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer, 55, 56)이 형성되어 있다. 저항성 접촉층(55, 56)은 그 하부의 반도체 패턴(42)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(65, 66)이 형성되어 있다. 데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터선 끝단(미도시), 소스 전극(65)과 분리되어 있으며 게이트 전극(23)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 드레인 전극(66)은 소스 전극과 드레인 전극이 일부 오버랩되는 영역(A), 드레인 전극의 소스 전극과 드레인 전극이 일부 오버랩되는 영역의 경계(L)에서부터 일부 연장된 영역(B), 하부 단일막으로 형성된 드레인 전극에서 A, B를 제외한 나머지 영역(C)로 이루어진다.
데이터 배선(62, 65, 66)은 몰리브덴(Mo) 또는 볼리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 배리어 금속으로 이루어진 하부 도전막(651, 661)과 저저항의 알루미늄(Al), 알루미늄 합금(Al alloy)으로 이루어진 상부 도전막(652, 663)으로 형성되어 있다. 예를 들어 하부 도전막(651,661)은 크롬 층을, 상부 도전막(652, 662)을 알루미늄 네오미디움을 사용할 수 있다. 데이터 배선(62, 65, 66) 중 알루미늄 또는 알루미늄 합금 등으로 이루어진 상부 도전막(64)은 접촉부, 즉 유지 축전기용 도전체 패턴, 드레인 전극(66), 데이터 패드 일부에서는 제거되어 있다.
드레인 전극(66)의 소스 전극과 드레인 전극이 일부 오버랩되는 영역(A), 드레인 전극의 소스 전극과 드레인 전극이 일부 오버랩되는 영역의 경계(L)에서부터 일부 연장된 영역(B)은 상, 하부막의 이중 도전막으로 형성된다. 그 결과 전극의 소스 전극과 드레인 전극이 일부 오버랩되는 영역의 경계(L)가 드레인 전극(66)의 상, 하 이중 도전막(663, 661)으로 보호되어 하부 도전막(661)의 손상을 개선할 수 있다.
드레인 전극(66)에서 소스 전극과 드레인 전극이 일부 오버랩되는 영역(A), 드레인 전극의 소스 전극과 드레인 전극이 일부 오버랩되는 영역의 경계(L)에서부터 일부 연장된 영역(B)을 제외한 나머지 영역에서는 하부 단일막(664)으로만 형성되어 있다.
데이터 배선(62, 65, 66) 및 이들이 가리지 않는 반도체 패턴(42) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크클계 유기 절연막 등으로 이루어진 보호막(70)이 형성되어 있다. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서 두께가 얇아도 기생 용량 문 제가 발생하지 않는다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4 내지 10배 빠르므로 공정 시간 면에서도 매우 유리하다.
보호막(70)에는 드레인 전극(66)을 각각 드러내는 접촉 구멍(78)이 형성되어 있다. 보호막(70) 위에는 접촉 구멍(78)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 화소전극은 ITO(indium zinc oxide) 또는 ITO(indium tin oxide), 도전성 폴리머(polymer) 등의 투명한 도전 물질로 이루어져 있다.
여기서, 화소 전극(82)은 개구율을 높이기 위해 게이트선(22)과 중첩될 수 있으나 이에 한정되지 않고, 도 1a와 같이 중첩되지 않을 수도 있다. 스토리지 커패시턴스가 부족한 경우에는 게이트 배선(22, 23)과 동일한 층에 스토리지 커패시턴스용 배선을 추가할 수도 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 공정을 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이다. 도 2b는 도 2a의 박막 트랜지스터 기판을 Ⅱb-Ⅱb′선 으로 절단한 단면도이다. 도 2c는 도 2a의 박막 트랜지스터 기판을 Ⅱc-Ⅱc′선으로 절단한 단면도이다. 도 3b는 도 3a의 박막 트랜지스터 기판을 Ⅲb-Ⅲb′선으로 절단한 단면도이다. 도 3c는 도 3a의 박막 트랜지스터 기판을 Ⅲc-Ⅲc′선으로 절단한 단면도이다. 도 4b는 도 4a의 박막 트랜지스터 기판을 Ⅳb -Ⅳb′선으로 절단한 단면도이다. 도 4c는 도 4a의 박막 트랜지스터 기판을 Ⅳc-Ⅳc′선으로 절단한 단면도이다. 도 5b는 도 5a의 박막 트랜지스터 기판을 Ⅴb-Ⅴb′선으로 절단한 단면도이다. 도 5c는 도 5a의 박막 트랜지스터 기판을 Ⅴc-Ⅴc′선으로 절단한 단면도이다. 도 6b는 도 6a의 박막 트랜지스터 기판을 Ⅵb-Ⅵb′선으로 절단한 단면도이다. 도 6c는 도 6a의 박막 트랜지스터 기판을 Ⅵc-Ⅵc′선으로 절단한 단면도이다.
우선, 본 발명의 일 실시예에 의한 박막 트랜지스터 기판의 제조 방법은 5개의 마스크를 이용한다. 게이트 배선을 형성하는 제1 마스크, 게이트 배선을 형성한 후 그 위에 게이트 절연막, 반도체층, 도핑된 비정질 규소층, 하부 도전막 및 상부 도전막을 연속하여 적층한 뒤 프리-데이터 배선을 형성하기 위한 제2 마스크, 반도체층과 데이터 배선의 상부 도전막을 일부 영역에서 식각하는 제3 마스크가 있다. 도핑된 비정질 규소층을 에치백(etch back)하고, 절연막을 도포한 후 접촉구멍을 형성하기 위한 제 4 마스크와 투명도전막 등을 적층한 후 투명 도전막 등을 패터닝하기 위한 제 5 마스크까지 총 5장의 마스크가 사용된다.
먼저 도 2a 내지 2c를 참조하여, 기판을 제공하는 단계와 기판상에 게이트선과 게이트선으로부터 돌기 형태로 연장된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계에 대하여 설명한다.
기판(10) 위에 게이트 배선용 도전막을 적층한다. 도전막 적층은 스퍼터링(sputerring) 방법과 기화 증착(evaporation deposition) 방법에 의해 형성할 수 있다. 스퍼터링 방법에서는 고전압이 인가되는 증착할 금속으로 만든 타겟 전극이 설치된 챔버 내에 아르곤 가스를 주입하고 플라즈마 방전을 일으킨다. 플라즈마 방전에 의하여 여기된 아르곤 양이온이 타겟 전극에서 금속 원자를 떼어내고 이 금속원자가 기판 소재 표면에서 상호 결합하여 박막형태로 성장하는 것이다. 기화 증착 방법은 진공챔버 내에서 증착시키고자 하는 물질에 열을 가하여 물질을 증발 혹은 승화 시킴으로써 원자 또는 분자 단위로 기판 표면에 박막을 형성시키는 방법이다.
게이트 배선용 상부 도전막 상에 제1 감광막 패턴을 형성하고, 제1 감광막 패턴을 식각 마스크로 사용하여 도 2a에서 보는 것과 같은, 게이트선(22), 게이트 전극(23) 및 게이트선 끝단(미도시)을 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 23)을 형성한다.
다음, 게이트 배선(22, 23) 상에 질화 규소 등으로 이루어진 게이트 절연막, 비정질 규소 반도체층, 도핑된 비정질 규소층의 삼층막을 연속하여 적층한다. 이어서 데이터 배선을 형성하기 위한 데이터 배선 하부 도전막 및 상부 도전막도 순차적으로 적층한다.
도 3a 내지 도 3c를 참조하여 프리-데이터 배선(651, 652, 661, 662)을 형성 하는 단계를 설명한다. 데이터 배선용 상부 도전막(652, 662) 위에 제2 감광막 패턴을 형성하고, 제2 감광막 패턴을 식각 마스크로 하여 데이터 배선의 상부 도전 막(652, 662) 및 하부 도전막(651, 661)을 식각하여 프리-데이터 배선을 형성한다.
도 4a 내지 도 4c를 참조하여 반도체층과 데이터 배선의 상부 도전막을 식각하는 단계에 대하여 설명한다. 제3 감광막 패턴을 반도체층 및 소스 전극(65)과 드레인 전극(66)의 일부 영역 위에 섬모양으로 형성한다. 즉, 이 단계에서 사용되는 제3 감광막 패턴은 반도체 패턴(42)을 형성하고, 상부 도전막을 식각하기 위한 것으로, 게이트 전극(23)과 드레인 전극(66)이 오버랩되는 영역(A)과 소스 전극과 드레인 전극이 일부 오버랩되는 영역의 경계(L)에서부터 일부 연장된 영역(B)을 덮을 수 있도록 형성한다.
먼저, 제3 감광막 패턴과 프리 데이터 배선을 식각 마스크로 하여 반도체 패턴(42)을 형성한다. 프리-데이터 배선의 프로파일에 정합하는 영역에서는 반도체 패턴(42)이 형성된다. 소스 전극(65)과 드레인 전극(66)의 사이에 형성되는 채널 영역에서는 프리-데이터 배선이 존재하지 않지만 제 3 감광막에 의해 보호되므로 반도체 패턴(42)이 형성된다. 특히 도 4c에서와 같이 도 4a를 Ⅳc-Ⅳc′선으로 절단한 박막 트랜지스터의 단면을 살펴보면 반도체 패턴(42)에서 게이트 전극(23)과 드레인 전극(66)이 오버랩되는 경계(L)를 반도체 패턴(42)까지 연장한 선에서 일부 연장된 영역(B′)에까지 반도체 패턴(42)이 형성되게 된다.
이후 제3 감광막 패턴을 식각 마스크로 사용하여 프리-데이터 배선의 일부 영역에서 상부 도전막을 제거하여 드레인 전극(661, 663)을 형성한다. 드레인 전극(66)에서 소스 전극(23)과 드레인 전극(66)이 일부 오버랩되는 영역(A)과 드레인 전극의 소스 전극과 드레인 전극이 오버랩되는 경계(L)에서부터 일부 연장된 영 역(B)를 제외한 나머지 영역(C)는 하부 단일막(664)으로 이루어지게 된다.
이후, 채널 영역 상의 도핑된 비정질 규소층을 에치백(etch back)하여 저항성 접촉층(55, 56)을 형성한다.
다음 도 5a 내지 도 5c를 참조하여, 보호막(70)과 접촉 구멍(78)을 형성하는 단계를 설명한다. 데이터 배선(65, 66) 및 이들이 가리지 않는 반도체 패턴(42) 상부에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질이 PECVD(plasma enhanced chemical vapor deposition)방법으로 형성될 수 있다. a-Si:C:O 막 또는 a-Si:O:F 막 등을 포함하는 저유전율 절연 물질 또는 무기물질인 질화 규소로 이루어진 보호막(70)이 형성될 수도 있다.
제4 감광막 패턴을 식각 마스크로 사용하여 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 드레인 전극(66)을 드러내는 접촉 구멍(78)을 형성한다. 유기 보호막의 경우 별도의 감광막 패턴은 필요하지 않는다.
이후 도 6a 내지 도 6c를 참조하여, 화소 전극을 형성하는 단계를 설명한다. 보호막(70)과 접촉 구멍(78) 상에 ITO 또는 IZO 또는 도전성 폴리머(polymer) 등의 투명한 도전 물질을 증착한다. 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는 접촉 구멍(78)을 통해 노출되어 있는 금속막(66)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. 제5 감광막 패턴을 식각 마스크로 이용하여 투명 도전막 물질을 패터닝하여 화소전극(82)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 기판과 이의 제조방법에 의하면, 게이트 전극과 드레인 전극의 경계에서 생길 수 있는 드레인 전극의 단일 도전막을 보호할 수 있는 박막 트랜지스터 기판을 제공할 수 있다.
Claims (7)
- 기판;상기 기판상의 게이트선과 상기 게이트선으로부터 돌기 형태로 연장된 게이트 전극을 포함하는 게이트 배선;상기 게이트 배선 상의 게이트 절연막;상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되고 상기 게이트 전극과 일부 오버랩되는 소스 전극 및 상기 소스 전극과 마주하여 이격되고 상기 게이트 전극과 일부 오버랩되는 드레인 전극을 포함하는 데이터 배선으로, 상기 데이터선 및 상기 소스 전극은 상, 하부 이중 도전막으로 이루어지고, 상기 드레인 전극의 상기 게이트 전극과 일부 오버랩되는 영역 및 상기 일부 오버랩되는 영역에서 일부 연장된 영역은 상, 하부 이중 도전막으로 이루어지고 나머지 영역은 하부 단일 도전막으로 이루어진 데이터 배선;상기 드레인 전극의 상기 하부 단일 도전막으로 이루어진 영역에 정합되고 상기 게이트 전극 상의 게이트 절연막과 상기 소스 전극 및 상기 데이터선 사이의 반도체층을 포함하는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 드레인 전극의 상기 일부 연장된 영역의 폭은 상기 게이트선과 평행한 방향으로 1μm 내지 3μm인 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 하부 도전막은 크롬, 크롬합금, 몰리브덴 또는 몰리브덴 합금으로 형성되고 상기 상부 도전막은 알루미늄 또는 알루미늄 합금인 박막 트랜지스터 기판.
- 제3 항에 있어서,상기 하부 도전막은 크롬이고 상기 상부 도전막은 알루미늄 네오미디움인 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 데이터 배선 위에 형성된 보호막;상기 드레인 전극의 상기 나머지 영역의 일부분을 노출 시키는 접촉 구멍; 및상기 보호막 위에 형성되어 상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 복수의 화소 전극을 더 포함하는 박막 트랜지스터 기판.
- 기판을 제공하고,상기 기판상의 게이트선과 상기 게이트선으로부터 돌기 형태로 연장된 게이트 전극을 포함하는 게이트 배선을 형성하고,상기 게이트 배선 상에 게이트 절연막을 형성하고,상기 게이트 배선 상에 게이트 절연막을 형성하고 상기 게이트 절연막 상에 반도체층을 형성하고 상기 반도체층 위에 하부 도전막 및 상부 도전막을 연속하여 적층하여 이중 도전막을 형성하고,상기 이중 도전막 및 상기 반도체층을 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되고 상기 게이트 전극과 일부 오버랩되는 소스 전극 및 상기 소스 전극과 마주하여 이격되고 상기 게이트 전극과 일부 오버랩되는 드레인 전극을 포함하는 데이터 배선으로, 상기 데이터선 및 상기 소스 전극은 상, 하부 이중 도전막으로 이루어지고, 상기 드레인 전극은 상기 게이트 전극과 일부 오버랩되는 영역 및 상기 일부 오버랩되는 영역에서 일부 연장된 영역은 상, 하부 이중 도전막으로 이루어지고 나머지 영역은 하부 단일 도전막으로 이루어진 데이터 배선 및 상기 드레인 전극의 상기 하부 단일 도전막으로 이루어진 영역에 정합되고 상기 게이트 전극 상의 게이트 절연막과 상기 소스 전극 및 상기 데이터선 사이의 반도체 패턴을 형성하는 것을 포함하는 박막 트랜지스터 기판.
- 제6 항에 있어서,상기 데이터 배선 및 반도체층을 형성하는 것은,상기 이중 도전막을 패터닝하여 프리-데이터 배선을 형성하고,상기 프리-데이터 배선의 일부 영역 상에 상기 게이트 전극과 상기 드레인 전극이 일부 오버랩되는 영역 및 상기 일부 오버랩되는 영역으로부터 일부 연장된 영역을 덮는 감광막 패턴을 형성하고,상기 감광막 패턴과 프리-데이터 배선을 식각마스크로 사용하여 상기 반도체층을 식각하여 상기 반도체 패턴을 형성하고,상기 감광막 패턴을 마스크로 프리-데이터 배선의 이중 도전막 중 상부 도전막 일부를 선택적으로 제거하여 상기 데이터 배선을 형성하는 것을 포함하는 박막 트랜지스터 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060068175A KR20080008666A (ko) | 2006-07-20 | 2006-07-20 | 박막 트랜지스터 기판과 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060068175A KR20080008666A (ko) | 2006-07-20 | 2006-07-20 | 박막 트랜지스터 기판과 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080008666A true KR20080008666A (ko) | 2008-01-24 |
Family
ID=39221440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060068175A KR20080008666A (ko) | 2006-07-20 | 2006-07-20 | 박막 트랜지스터 기판과 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080008666A (ko) |
-
2006
- 2006-07-20 KR KR1020060068175A patent/KR20080008666A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7479416B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR100366768B1 (ko) | 배선의 접촉부 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 | |
| US8445301B2 (en) | Thin-film transistor substrate, method of manufacturing the same, and display device including the same | |
| KR101353269B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR101484063B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR102305495B1 (ko) | 박막 트랜지스터 기판 및 이의 제조방법 | |
| JP2008311616A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| JP4632617B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| JP2006191013A (ja) | 薄膜トランジスタ基板、その製造方法及び液晶表示装置 | |
| KR20120075048A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20070039274A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060016920A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20100007561A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| US7541225B2 (en) | Method of manufacturing a thin film transistor array panel that includes using chemical mechanical polishing of a conductive film to form a pixel electrode connected to a drain electrode | |
| KR101542914B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR101085450B1 (ko) | 박막트랜지스터 기판과 그 제조방법 | |
| TWI445176B (zh) | 薄膜電晶體陣列面板及其製造方法 | |
| US10128274B2 (en) | Thin film transistor array panel and a method for manufacturing the same | |
| KR20080008666A (ko) | 박막 트랜지스터 기판과 이의 제조방법 | |
| KR100878238B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR101046925B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR100709707B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100984351B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR100878278B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR20080045961A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |