KR102617444B1 - 박막 트랜지스터 기판 - Google Patents

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Abstract

박막 트랜지스터 기판이 제공된다. 박막 트랜지스터 기판은 기판, 기판 상의 게이트 전극, 게이트 전극 상의 제1 도전성 배리어층, 제1 도전성 배리어층 상의 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 중첩하는 액티브층 및 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고, 제1 도전성 배리어층 및 게이트 전극을 에칭하기 위한 에천트에 대해 제1 도전성 배리어층의 식각비는 게이트 전극의 식각비와 같거나 크다. 게이트 전극과 게이트 절연층 사이에 제1 도전성 배리어층을 배치함으로써, 게이트 전극을 구성하는 금속의 이온 확산에 따른 게이트 전극과 소스 전극 사이 또는 게이트 전극과 드레인 전극 사이의 쇼트 발생 및 액티브층의 성능 저하를 최소화할 수 있다. 제1 도전성 배리어층을 구성하는 금속간의 함량을 조절하여, 제1 도전성 배리어층 상에 배치된 게이트 절연층에 발생하는 크랙을 감소시켜 박막 트랜지스터 기판의 성능 저하를 최소화할 수 있다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 상세하게는 게이트 전극을 구성하는 금속의 이온 확산을 억제하여, 소스 전극 또는 드레인 전극의 쇼트 발생 및 박막 트랜지스터의 성능 저하를 최소화할 수 있는 박막 트랜지스터 기판에 관한 것이다.
최근 정보 디스플레이에 관심이 고조되고, 휴대가 가능한 전자 장치에 대한 요구가 높아지면서 경량 박막형 평판 표시 장치에 대한 연구 및 상업화가 널리 이루어지고 있다. 이러한 평판 표시 장치 중 특히, 액정 표시 장치(Liquid Crystal Display; LCD)와 유기 발광 표시 장치(Organic Light Emitting Display; OLED)에 대한 연구가 널리 이루어지고 있다. 이러한 표시 장치는, 다수의 화소 영역을 포함하는 표시 패널과, 표시 패널에 신호 및 전원을 공급하는 구동부로 구성되며, 다수의 화소 영역에는 스위칭 소자 및/또는 구동 소자로서 박막 트랜지스터(thin film transistor: TFT)가 형성된다.
도 1은 종래의 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다. 도 1을 참조하면, 종래의 박막 트랜지스터 기판(100)은 게이트 전극(120), 게이트 절연층(130), 소스 전극(140), 드레인 전극(150), 액티브층(160) 및 패시베이션층(170)을 포함한다.
기판(110) 상에는 게이트 전극(120)이 배치되고, 게이트 전극(120) 상에는 게이트 절연층(130)이 배치된다. 게이트 절연층(130) 상의 게이트 전극(120)에 대응되는 위치에는 액티브층(160)이 배치된다. 액티브층(160) 상에는 서로 이격되고, 액티브층(160)과 각각 접촉하는 소스 전극(140)과 드레인 전극(150)이 형성된다. 마지막으로 소스 전극(140), 드레인 전극(150) 및 게이트 절연층(130) 상에 패시베이션층(170)이 배치된다.
그러나, 종래의 박막 트랜지스터 기판(100)에서는 게이트 전극(120)을 구성하는 금속의 이온이 게이트 절연층(130)으로 확산되는 문제가 있었다. 구체적으로, 박막 트랜지스터 기판이 오랜 기간 동안 사용되는 되는 경우 게이트 전극(120)을 구성하는 금속의 이온이 게이트 절연층(130)으로 확산되고, 확산된 금속 이온에 의해 게이트 전극(120)과 소스 전극(140) 또는 게이트 전극(120)과 드레인 전극(140)간의 쇼트가 발생하는 문제점이 있었다. 또한, 높은 이동도 및 우수한 전기적 특성을 가지는 산화물 반도체를 사용하여 액티브층(160)을 구성하는 경우, 확산된 금속 이온이 산화물 반도체와 산화 반응을 할 수 있다. 즉, 확산된 금속 이온에 의해 산화물 반도체는 전자를 잃게되어 이동도가 크게 감소하고, 결국 박막 트랜지스터의 성능 저하가 발생하는 문제점이 있었다.
이러한 문제를 해결하기 위해, 도 1에 도시한 바와 같이 종래의 박막 트랜지스터 기판(100)의 게이트 절연층(130)은 실리콘 나이트라이드(SiNx)로 이루어지는 제1 게이트 절연층(131) 및 실리콘 옥사이드(SiO2)로 이루어지는 제2 게이트 절연층(132)을 포함하는 2층의 구조로 구성되었다. 서로 다른 물질로 이루어지는 2층 구조의 게이트 절연층(130)을 제조함에 따라, 게이트 절연층(130)을 제조하기 위한 공정 시간이 증가하였다. 특히, 금속 이온의 확산을 보다 확실히 차단하기 위해 상대적으로 경도가 높은 제1 게이트 절연층(131)의 두께를 증가시킴에 따라, 제1 게이트 절연층(131)을 형성하기 위한 공정, 예를 들어, 증착 공정의 택트 타임(Tact Time)이 증가하여 생산 비용이 상승될 수 있다. 또한, 게이트 절연층(130)을 형성하기 위한 공정 시간이 증가되면, 이미 형성된 게이트 전극(120)을 구성하는 물질이 손실되는 문제도 발생할 수 있다. 이로 인해, 박막 트랜지스터의 성능이 저하되는 등 여러 문제점이 발생하였다.
[관련기술문헌]
1. 박막 트랜지스터 어레이 기판 및 이의 제조 방법 (특허출원번호 제 10- 2010-0137071호)
본 발명이 해결하고자 하는 과제는 게이트 전극의 금속 이온 확산을 최소화하고, 게이트 절연층의 두께를 감소시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 게이트 전극 상에 금속 확산을 억제하기 위한 도전성 배리어층을 배치시키는 경우 게이트 절연층의 단선 또는 크랙(crack)이 발생하는 것을 억제할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판, 기판 상의 게이트 전극, 게이트 전극 상의 제1 도전성 배리어층, 제1 도전성 배리어층 상의 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 중첩하는 액티브층 및 액티브층과 연결된 소스 전극 및 드레인 전극을 포함한다. 이때, 제1 도전성 배리어층 및 게이트 전극을 에칭하기 위한 에천트에 대해 제1 도전성 배리어층의 식각비는 게이트 전극의 식각비와 같거나 크다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 기판, 게이트 전극, 게이트 전극 상의 도전성 배리어층, 도전성 배리어층 상의 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 중첩하는 액티브층 및 액티브층과 연결된 소스 전극 및 드레인 전극을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 게이트 전극과 게이트 절연층 사이에 도전성 배리어층을 배치함으로써, 게이트 전극을 구성하는 금속의 이온이 확산되는 것이 억제되고, 이에 따라, 게이트 전극이 소스 전극 또는 드레인 전극과 쇼트되는 현상이 억제되고 박막 트랜지스터의 성능 저하를 최소화할 수 있는 효과가 있다.
또한, 본 발명은 게이트 전극과 게이트 절연층 사이에 배치된 도전성 배리어층을 구성하는 금속간의 함량을 조절하여, 도전성 배리어층 상에 배치된 게이트 절연층이 단선되는 문제를 해결할 수 있는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 종래의 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다.
도 2b은 도 2a의 X 영역에 대한 확대도이다.
도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 있어서, 에칭 후 기판 상에 형성된 게이트 전극 및 제1 도전성 배리어층을 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정의 각 단계를 설명하기 위한 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다. 도 2b는 도 2a의 X 영역에 대한 확대도이다. 도 2a 및 도 2b에서는 설명의 편의를 위해, 박막 트랜지스터 기판의 크기 및 두께를 개략적으로 도시하였다. 도 2a를 참조하면, 박막 트랜지스터 기판(200)은 기판(210), 게이트 전극(221), 제1 도전성 배리어층(222), 게이트 절연층(230), 소스 전극(240), 드레인 전극(250), 액티브층(260), 패시베이션층(270)을 포함한다.
기판(210)은 박막 트랜지스터 기판(200)의 여러 구성 요소들을 지지하기 위한 기판이다. 기판(210)은 유리 또는 플라스틱 등으로 이루어질 수 있다. 또한, 기판(210)은 예를 들어, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 및 이들의 공중합체로 이루어진 군에서 선택된 하나를 포함하는 필름 형태일 수 있다. 몇몇 실시예에서, 박막 트랜지스터 기판(200)이 사용되는 표시 장치가 투명 표시 장치로 구현되는 경우, 기판(210)은 투명한 물질로 이루어질 수 있다.
게이트 전극(221)은 기판(210) 상에 배치된다. 게이트 게이트 전극(221)은 도전 물질로 이루어질 수 있다. 게이트 전극(221)은 예를 들어, 예를 들어, 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
한편, 대형 표시 장치의 제조 시 표시 영역의 중심부에서 흐르는 전류는 주변부에서 흐르는 전류보다 작을 수 있고, 이에 따라, 이미지가 불균일하게 표시되는 문제점이 발생할 수 있다. 따라서, 게이트 전극(221)으로서 저저항을 가지는 재료들이 사용되는 것이 바람직하다. 예를 들어, 저저항을 갖는 구리(Cu)가 사용될 수 있다.
제1 도전성 배리어층(222)은 게이트 전극(221) 상에 배치된다. 제1 도전성 배리어층(222)은 게이트 전극(221)과 게이트 절연층(230) 사이에 배치되고, 게이트 전극(221)의 상면과 대응되도록 배치된다. 제1 도전성 배리어층(222)은 게이트 전극(221)의 금속 이온이 게이트 절연층(230)으로 확산되는 것을 막는 보호층의 기능을 한다.
상술한 바와 같이, 종래의 박막 트랜지스터 기판에서는 게이트 전극을 구성하는 금속의 이온이 게이트 절연층으로 확산되는 문제가 있었다. 확산된 금속 이온에 의해 게이트 전극과 소스 전극 또는 게이트 전극과 드레인 전극이 연결되어 쇼트가 발생되거나, 산화물 반도체로 구성된 액티브층의 성능이 저하된다.
그러나, 도 2b를 참조하면, 금속 화합물로 구성된 제1 도전성 배리어층(222)이 게이트 전극(221) 상에 배치됨으로써, 게이트 전극(221)을 구성하는 금속 이온(280)이 게이트 절연층(230)으로 확산하는 현상이 방지된다. 이로 인해, 소스 전극(240) 또는 드레인 전극(250)의 쇼트 발생 및 액티브층(260)의 성능 저하를 최소화할 수 있다. 또한, 게이트 전극(221)과 게이트 절연층(230) 사이에 제1 도전성 배리어층(222)가 배치됨으로써, 종래에 금속 이온 확산을 억제하기 위해 증가된 게이트 절연층(230)의 두께가 감소되고, 게이트 절연층(230)의 구조가 단순화될 수 있다. 게이트 절연층(230)에 대한 구체적인 내용은 후술한다.
제1 도전성 배리어층(222)은 금속 합금 또는 금속 산화물로 이루어질 수 있다. 예를 들어, 제1 도전성 배리어층(222)은 몰리브덴-티타늄 합금(MoTi) 또는 IZO(Indium Zinc Oxide)일 수 있다. 또한, 제1 도전성 배리어층(222)는 특별히 제한되지 않고 다양하게 조정될 수 있으나, 제1 도전성 배리어층(222)은 10Å 내지 500Å 정도의 두께로 형성될 수 있다. 제1 도전성 배리어층(222)의 두께가 10Å 미만인 경우 게이트 전극(221)을 구성하는 전극의 금속 이온 확산을 억제하는 효과를 얻기 어려우며, 500Å 초과인 경우 박막 트랜지스터 기판(200)의 전체 두께가 증가되고, 불필요한 공정으로 인해 생산 비용을 증가될 수 있다.
도 2b를 참조하면, 게이트 전극(221) 및 제1 도전성 배리어층(222)은 서로 접촉하여 테이퍼 형상을 가진다. 보다 구체적으로, 게이트 전극(221) 및 제1 도전성 배리어층(222)의 측면은 경사를 갖고, 게이트 전극(221) 및 제1 도전성 배리어층(222)은 기판(210)으로부터 멀어질수록 단면의 면적이 얇아지는 형상을 갖는다. 테이퍼 형상은 게이트 전극(221)을 형성하기 위한 금속층 및 제1 도전성 배리어층(222)을 형성하기 위한 도전성 물질층이 기판(210) 위에 증착된 다음 에천트를 이용하여 에칭되는 공정을 통해 형성된다. 도 2b를 참조하면, 즉, 게이트 전극(221)의 측면 및 제1 도전성 배리어층(222)의 측면은 동일 평면 상에 위치할 수 있다.
그러나, 경우에 따라, 테이퍼 형상이 형성되는 과정에서 문제점이 발생할 수 있다. 구체적으로, 제1 도전성 배리어층(222) 및 게이트 전극(221)을 에칭하기 위한 에천트에 대해 제1 도전성 배리어층(222)의 식각비와 게이트 전극(221)의 식각비 간의 차이에 의하여 게이트 전극(221) 및 제1 도전성 배리어층(222)의 형상이 비정상적으로 형성될 수 있다. 이에 대하여 도 2c을 참조하여 보다 구체적으로 설명한다.
도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200)에 있어서, 에칭 후 기판(210) 상에 형성된 게이트 전극(221) 및 제1 도전성 배리어층(222)을 설명하기 위한 개략적인 단면도이다. 도 2c를 참조하면, 제1 도전성 배리어층(222)의 측면이 게이트 전극(221)의 측면과 동일 평면 상에 위치한 도 2b의 구조와는 달리, 제1 도전성 배리어층(222)의 측면이 게이트 전극(221)의 측면으로부터 외측으로 돌출되어 있다. 구체적으로, 제1 도전성 배리어층(222)의 측면이 게이트 전극(221)과 제1 도전성 배리어층(222)이 접하는 최외곽 지점(A)으로부터 외측으로 일정 거리(d3)만큼 돌출되어 있다. 본 명세서에서는 게이트 전극(221)과 제1 도전성 배리어층(222)이 접하는 최외곽 지점(A)으로부터 외측으로 돌출된 제1 도전성 배리어층(222)의 부분을 제1 도전성 배리어층(222)의 팁(Tip)으로 정의한다.
제1 도전성 배리어층(222)의 팁은 박막 트랜지스터 기판(200)의 제조 공정상 문제를 유발할 수 있고, 박막 트랜지스터의 성능을 저하시킬 수 있다. 구체적으로, 제1 도전성 배리어층(222)의 팁에 의해 팁과 게이트 전극(221) 사이에 공간이 형성된다. 팁에 의해 형성된 공간은 제1 도전성 배리어층(222) 배치 이후 게이트 절연층(230)을 배치하는 공정에서 게이트 절연층(230)의 단선 또는 크랙을 유발한다. 도 2b와 같이 게이트 전극(221)과 제1 도전성 배리어층(222)이 매끄러운 테이퍼 형상을 가지는 경우, 게이트 절연층(230)은 기판(210) 상면, 게이트 전극(221) 측면, 제1 도전성 배리어층(222) 측면 및 제1 도전성 배리어층(222)의 상면에 균일하게 형성될 수 있다. 그러나, 도 2c와 같이, 제1 도전성 배리어층(222)의 팁이 형성되고 팁의 길이(d3)가 긴 경우, 얇은 두께의 게이트 절연층(230)을 형성하는 과정에서 비어있는 공간에 의하여 게이트 절연층(230)이 균일하게 형성되지 못하고 일부가 단절되거나, 크랙이 발생하는 문제점이 있다. 게이트 전극(221) 및 제1 도전성 배리어층(222)의 측면에서 발생하는 게이트 절연층(230)의 단절에 의해 게이트 전극(221)이 노출되어, 게이트 전극(221)이 소스 전극(240) 또는 드레인 전극(250)과 쇼트되거나 박막 트랜지스터의 성능이 크게 저하될 수 있다.
제1 도전성 배리어층(222)의 팁은 제1 도전성 배리어층(222)의 식각비와 게이트 전극(221)의 식각비 간의 차이에 의해 발생한다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200)에서, 제1 도전성 배리어층(222) 및 게이트 전극(221)을 에칭하기 위한 에천트에 대해 제1 도전성 배리어층(222)의 식각비가 게이트 전극(221)의 식각비와 같거나 크다. 에칭 공정에서 사용되는 동일한 애천트에 대해, 제1 도전성 배리어층(222)의 식각비가 게이트 전극(221)의 식각비보다 같거나 크도록 제1 도전성 배리어층(222) 및 게이트 전극(221)의 물질을 선택함으로써, 제1 도전성 배리어층(222)의 팁 발생을 최소화할 수 있다.
이때, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200)에서, 게이트 전극(221)과 제1 도전성 배리어층(222)이 접하는 최외곽 지점(A)으로부터 외측으로 돌출된 길이(d3), 즉, 제1 도전성 배리어층(222)의 팁의 길이(d3)는 0.03㎛ 이하인 것이 바람직하다. 제1 도전성 배리어층(222)의 팁의 길이가 0.03㎛을 초과하는 경우, 게이트 절연층(230)이 단절되거나 크랙이 발생하고, 게이트 절연층(230)을 두껍게 형성한다 하더라도 균일한 두께를 얻기 어렵기 때문이다. 또한, 도 2b를 참조하면, 제1 도전성 배리어층(222)의 팁은 존재하지 않을 수 있다.
한편, 도 2c를 참조하면, 게이트 전극(221)의 테이퍼 각도(α)는 50° 내지 70°일 수 있다. 게이트 전극(221)의 테이퍼 각도(α)가 70° 초과인 경우, 게이트 전극(221) 및 제1 도전성 배리어층(222) 상에 배치되는 게이트 절연층(230)이 단절되어 형성되거나 게이트 절연층(230)에 크랙이 발생하여, 게이트 절연층(230)의 신뢰성 및 두께의 균일도가 크게 낮아질 수 있다. 게이트 전극(221)의 테이퍼 각도(α)가 50° 미만인 경우, 제1 도전성 배리어층(222)에 의해 보호받지 못하고 노출되는 게이트 전극(221)의 측면이 증가하게되므로, 게이트 전극(221)을 구성하는 금속 이온의 확산이 증가하게 된다. 또한, 노출되는 게이트 전극(221)의 측면이 증가하면, 게이트 전극(221)의 폭을 제어하기 어렵고, 박막 트랜지스터 제조 시 게이트 전극(221)의 면적을 계산하기 어려운 공정상 문제점이 있다.
이하에서는, 상술한 바와 같이 제1 도전성 배리어층(222)의 팁의 길이(d3)가 0.3㎛이하이고, 게이트 전극(221)의 테이퍼 각도(α)가 50° 내지 70°인 것을 만족시키는 경우를 보다 구체적으로 설명하기로 한다.
상술한 바와 같이, 대형 디스플레이를 구현하기 위해서는 저저항을 가지는 금속을 게이트 전극(221)으로 사용하는 것이 바람직하다. 예를 들어, 게이트 전극(221)으로 구리(Cu)를 사용할 수 있다. 이때, 제1 도전성 배리어층(222)으로 몰리브덴-티타늄 합금(MoTi) 또는 IZO(Indium Zinc Oxide)를 사용할 수 있다.
먼저 제1 도전성 배리어층(222)으로 몰리브덴-티타늄 합금(MoTi)를 사용하는 경우, 몰리브덴(Mo) 대 티타늄(Ti)의 원자 함량비는 68:32 내지 75:25인 것이 바람직하다. 이때, 원자 함량비는 전체 합금에 대하여 각각의 금속이 가지는 원소의 개수 비를 의미하다. 예를 들어, 몰리브덴-티타늄 합금(MoTi)에서 몰리브덴(Mo)의 함량은 68 at.% 내지 75 at.%이다. 몰리브덴(Mo)의 함량이 68 at.% 미만인 경우, 제1 도전성 배리어층(222)의 팁의 길이(d3)가 0.03㎛ 이상이 되고 게이트 전극(221)의 테이퍼 각도(α)가 70°을 초과한다. 이 경우, 게이트 전극(221) 및 제1 도전성 배리어층(222) 상에 게이트 절연층(230)을 형성하는 경우 단절 또는 크랙이 발생하는 문제점이 있다. 또한, 몰리브덴(Mo)의 함량이 75 at.% 초과인 경우 게이트 전극(221)의 테이퍼 각도(α)가 50°미만이 된다. 이 경우, 게이트 전극(221)의 금속 제1 도전성 배리어층(222)에 의해 충분히 보호받지 못하고 외부로 들어나게 되어 게이트 전극(221)을 구성하는 전극의 이온이 확산되는 현상이 발생되고, 박막 트랜지스터 제조시 게이트 전극(221)의 폭을 제어하기 어려운 문제점이 있다.
한편, 제1 도전성 배리어층(222)으로 IZO(Indium Zinc Oxide)를 사용하는 경우, 제1 도전성 배리어층(222)에서의 인듐(In) 대 아연(Zn)의 원자 함량비는 1:3.5 내지 1:4.5인 것이 바람직하다. 인듐의 함량비가 상기 범위보다 적은 경우 제1 도전성 배리어층(222)의 팁의 길이(d3)가 0.03㎛ 이상이 되고, 상기 범위보다 많은 경우, 게이트 전극(221)의 테이퍼 각도(α)가 50°미만이 된다.
이하에서는 실시예를 들어 제1 도전성 배리어층(222)에 있어서, 몰리브덴-티타늄 합금(MoTi) 및 IZO(Indium Zinc Oxide)을 구성하는 금속 간의 함량비에 따른 팁의 길이(d3)와 테이퍼 각도(α)에 대해 보다 상세히 살펴본다.
실험예 1 - 몰리브덴-티타늄 합금(MoTi) 사용
기판(210) 상에 구리(Cu)를 증착하여 2000Å의 두께를 가지는 구리층을 형성하였다. 이후, 하기 표 1에 도시된 원자 함량비를 갖는 몰리브덴-티타늄 합금(MoTi)을 증착하여 300Å의 두께를 가지는 합금층을 형성하였다. 이후, 합금층 상에 포토레지스트 패턴을 형성한 다음, 과산화수소를 포함하는 애천트를 이용하여 구리층 및 합금층의 일부 영역을 완전히 에칭하여, 게이트 전극(221) 및 제1 도전성 배리어층(222)을 형성하였다. SEM 사진을 촬영하여, 제1 도전성 배리어층(222)의 팁의 길이(d3) 및 게이트 전극(221)의 테이퍼 각도(α)를 측정하였다. 측정 결과는 하기 표 1에 표시하였다.
몰리브덴(Mo) 대 티타늄(Ti)의 원자 함량비
51:49 54:46 58:42 63:37 68:32 80:20
팁(㎛) 0.05 0.048 0.05 0.046 0.021 0.00
테이퍼 각도(°) 77 79.2 77 76.3 70 48
실험예 2 - IZO(Indium Zinc Oxide)사용
하기 표 2에 도시된 원자 함량비를 갖는 IZO(Indium Zinc Oxide)를 증착하여 300Å의 두께를 가지는 제1 도전성 배리어층(222)을 형성한 것을 제외하고는 실험예 1과 동일한 방법으로 게이트 전극(221) 및 제1 도전성 배리어층(222)을 형성하였다. 이때, 제1 도전성 배리어층(222)의 팁의 길이(d3) 및 게이트 전극(221)의 테이퍼 각도(α)를 측정한 결과는 하기 표 1에 표시하였다.
인듐(In) 대 아연(Zn)의 원자 함량비
1:1.1 1:2.2 1:3.5 1:4 1:4.5 1:5.6 1.68
팁(㎛) 0.09 0.06 0.03 0 0 0 0
테이퍼 각도(°) 61 57 53 51 50 44 31
표 1을 통해 확인한 바와 같이, 몰리브덴-티타늄 합금(MoTi)를 사용하여 제1 도전성 배리어층(222)을 형성하는 경우, 몰리브덴(Mo) 대 티타늄(Ti)의 원자 함량비가 68:32 내지 75:25를 만족함으로써 제1 도전성 배리어층(222)의 팁의 길이(d3)를 0.03㎛ 이하로 형성시킬 수 있고, 게이트 금속의 적절한 테이퍼 각도(α)가 형성되는 것을 확인할 수 있었다.
또한, 표 2를 통해 확인한 바와 같이, IZO(Indium Zinc Oxide)를 사용하여 제1 도전성 배리어층(222)을 형성하는 경우, 인듐 대 아연의 원자 함량비가 1:3.5 내지 1:4.5을 만족함으로써 제1 도전성 배리어층(222)이 외측으로 돌출된 팁의 길이(d3)를 최소화할 수 있고 게이트 금속의 적절한 테이퍼 각도(α)가 형성되는 것을 확인할 수 있었다.
다시 도 2a 및 도 2b를 참조하면, 게이트 절연층(230)은 게이트 전극(221)과 액티브층(260)을 절연시킨다. 게이트 절연층(230)은 기판(210) 및 제1 도전성 배리어층(222) 상에 배치된다. 도 2b를 참조하면, 게이트 절연층(230)은 제1 게이트 절연층(231) 및 제2 게이트 절연층(232)을 포함한다. 제1 게이트 절연층(231)은 제1 도전성 배리어층(222)의 상면, 제1 도전성 배리어층(222)의 측면 및 게이트 전극(221)의 측면을 덮도록 배치된다. 제2 게이트 절연층(232)은 제1 게이트 절연층(231) 상에 배치된다. 몇몇 실시예에서, 게이트 절연층(230)은 게이트 전극(221)과 액티브층(260)을 절연시키기만 하면되므로, 게이트 절연층(230)은 게이트 전극(221)의 상면 및 측면만 덮도록 배치될 수 있다.
제1 게이트 절연층(231)은 실리콘 나이트라이드(SiNx)로 이루어지고, 제2 게이트 절연층(232)은 실리콘 옥사이드(SiO2)로 이루어진다.
먼저, 제2 게이트 절연층(232)은 절연 특성이 우수한 실리콘 옥사이드로 이루어지는바, 게이트 전극(221)과 액티브층(260)을 완전히 절연시킨다. 또한, 실리콘 옥사이드로 이루어진 제2 게이트 절연층(232)은 액티브층(260)에 산소를 공급하는 기능도 수행한다. 한편, 제2 게이트 절연층(232)의 두께(d2)는 게이트 전극(221)과 액티브층(260)을 절연시키기에 충분한 두께로 형성되어야 하며, 예를 들어, 약 2000Å 정도로 형성될 수 있으나, 이에 제한되지는 않는다.
실리콘 나이트라이드로 이루어진 제1 게이트 절연층(231)은 게이트 전극(221)을 구성하는 금속의 이온이 제2 게이트 절연층(232)으로 확산하는 것을 억제한다. 또한, 게이트 전극(221)이 쉽게 산화되는 물질로 구성되는 경우, 제2 게이트 절연층(232)의 실리콘 옥사이드에 의해 산화되는 것을 방지할 수도 있다. 한편, 게이트 전극(221)이 구리(Cu)로 이루어지는 경우, 구리(Cu)와 제2 게이트 절연층(232)을 구성하는 실리콘 옥사이드 간의 접착 특성이 나빠, 실리콘 옥사이드의 제2 게이트 절연층(232)이 박리되는 문제가 발생할 수 있다. 그러나, 실리콘 나이트라이드는 구리와 실리콘 옥사이드 모두와 우수한 접착 특성을 가지므로, 제1 게이트 절연층(231)이 제2 게이트 절연층(232)과 게이트 전극(221) 사이에 배치됨에 따라 게이트 절연층(230)과 게이트 전극(221) 사이의 접착력이 개선될 수 있다.
종래의 박막 트랜지스터 기판에서는, 게이트 전극을 구성하는 금속의 이온이 실리콘 옥사이드로 이루어진 제2 게이트 절연층으로 확산하는 것을 억제하기 위해 실리콘 나이트라이드로 이루어진 제1 게이트 절연층의 두께를 증가시켰다. 예를 들어, 종래의 박막 트랜지스터 기판의 제1 게이트 절연층의 두께는 약 4000Å 정도로 형성되었다. 그러나, 제1 게이트 절연층이 두껍게 형성됨에 따라, 전체 공정 시간이 증가되고, 생산 비용이 상승하였다.
그러나, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200)은, 게이트 전극(221) 상에, 게이트 전극(221)을 구성하는 전극의 이온 확산을 억제하기 위한 얇은 제1 도전성 배리어층(222)이 형성되므로, 제1 게이트 절연층(231)의 두께(d1)를 현저히 감소시킬 수 있다. 도 2a에 도시된 박막 트랜지스터 기판(200)에서, 제1 게이트 절연층(231)의 두께(d1)는 500Å이하일 수 있다. 제1 도전성 배리어층(222)의 두께가 약 300Å인 것을 고려할 때, 제1 게이트 절연층(231)의 두께(d1) 감소로 인해 박막 트랜지스터 기판(200)의 전체 두께가 감소된다. 이를 통해, 제조 시 생산 비용을 저감함과 동시에, 공정 수율 향상 및 택트 타임 개선을 도모할 수 있게 되었다.
몇몇 실시예에서, 게이트 절연층(230)은 제1 게이트 절연층(231) 및 제2 게이트 절연층(232) 중 하나의 층으로만 형성될 수도 있다.
액티브층(260)은 게이트 절연층(230) 상에 배치되고, 액티브층(260)의 적어도 일부는 게이트 전극(221), 소스 전극(240) 및 드레인 전극(250)과 중첩되어 채널 영역을 형성한다. 액티브층(260)은 실리콘(Si), 불순물이 포함된 실리콘, 비정질 실리콘(α-Si), 불순물이 포함된 비정질 실리콘, 폴리 실리콘(poly-Si), 불순물이 포함된 폴리 실리콘으로 이루어질 수 있다. 또한, 액티브층(260)은 IGZO(Indium Gallium Zinc Oxide)나 ITZO(Indium Tin Zinc Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), IGO(Indium Gallium Oxide) 또는 IAZO(Indium Aluminum Zinc Oxide)와 같은 산화물 반도체로 이루어질 수 있으나, 이에 제한되지 않는다. 또한, 액티브층(260)의 두께는 특별히 제한되지 않고 다양하게 조절될 수 있으나, 액티브층(260)은 100ÅA 내지 5000ÅA 정도의 두께로 형성될 수 있다.
소스 전극(240) 및 드레인 전극(250)은 게이트 절연층(230) 및 액티브층(260) 상에 배치되며, 액티브층(260)의 일부와 각각 전기적으로 연결된다. 소스 전극(240) 및 드레인 전극(250)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않는다. 소스 전극(240) 및 드레인 전극(250)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
한편, 도 2a 내지 도 2b에서는 도시하지 않았지만, 액티브층(260) 상에 에칭 방지층(etch stopper)이 배치될 수 있다. 에칭 방지층은 소스 전극(240) 및 드레인 전극(250) 사이에서 액티브층(260) 상에 배치된다. 에칭 방지층은 소스 전극(240) 및 드레인 전극(250)을 패터닝하는 공정에서 액티브층(260)의 에칭을 방지한다. 에칭 방지층은 소스 전극(240) 및 드레인 전극(250)을 에칭하기 위한 에천트에 대해 식각비가 낮은 물질로 이루어질 수 있다.
패시베이션층(270)은 게이트 절연층(230), 소스 전극(240) 및 드레인 전극(250)을 덮도록 배치된다. 패시베이션층(270)은 보호층으로서, 게이트 절연층(230)과 동일한 물질로 형성될 수 있다. 예를 들어, 패시베이션층(270)은 실리콘 옥사이드, 실리콘 나이트라이드 등의 물질 중 하나로 구성된 단일층 또는 이들의 복층 구조로 형성될 수 있으나, 이에 제한되지는 않는다. 다만, 패시베이션층(270)이 반드시 필요한 것은 아니며, 몇몇 실시예에서 패시베이션층(270)은 생략될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200)은 게이트 전극(221)을 구성하는 금속의 이온이 확산하는 것을 방지하기 위해, 게이트 전극(221)과 게이트 절연층(230) 사이에 제1 도전성 배리어층(222)을 포함한다. 이로 인해 금속 이온의 확산에 따라 게이트 전극(221)이 소스 전극(240) 또는 드레인 전극(250)과 쇼트되는 현상 및 액티브층(260)의 성능 저하를 최소화할 수 있다. 또한, 제1 도전성 배리어층(222) 및 게이트 전극(221)을 에칭하기 위한 에천트에 대해 제1 도전성 배리어층(222)의 식각비를 게이트 전극(221)의 식각비와 같거나 크도록 구성함으로써, 제1 도전성 배리어층(222)을 형성할 때 제1 도전성 배리어층(222)의 팁이 발생하는 것이 억제될 수 있다. 예를 들어, 제1 도전성 배리어층(222)을 구성하는 물질의 금속 간 함량비를 조절함으로써, 제1 도전성 배리어층(222)의 식각비를 게이트 전극(221)의 식각비와 같거나 작게 할 수 있다. 결국, 제1 도전성 배리어층(222)의 팁에 의해 발생할 수 있는 게이트 절연층(230)의 단절 및 크랙 발생을 억제할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다. 도 3에 도시된 박막 트랜지스터 기판(300)은 도 2a 및 도 2b에 도시된 박막 트랜지스터 기판(200)과 비교하여, 게이트 절연층(330)이 단일층으로 구성된 것을 제외하고는 도 2a 및 도 2b에 도시된 박막 트랜지스터 기판(200)과 동일하므로, 이에 대한 중복된 설명은 생략하기로 한다.
도 3을 참조하면, 게이트 절연층(330)이 기판(210) 및 제1 도전성 배리어층(222) 상에 배치된다. 게이트 절연층(330)은 제1 도전성 배리어층(222)의 상면, 제1 도전성 배리어층(222)의 측면 및 게이트 전극(221)의 측면을 덮도록 배치된다. 도 3에 도시된 박막 트랜지스터 기판(300)의 게이트 절연층(300)은 단일층으로 구성된다. 즉, 게이트 절연층(300)은 실리콘 나이트라이드 또는 실리콘 옥사이드로 구성된 단일층이다.
종래의 박막 트랜지스터 기판은 전극의 이온 확산을 막기 위해 2층 구조로 게이트 절연층을 구성하였으며, 각각의 게이트 절연층의 두께를 증가시켰다. 그러나, 도 3에 도시된 박막 트랜지스터 기판(300)은 게이트 전극(221) 상에 금속 이온의 확산을 방지하기 위한, 별도의 제1 도전성 배리어층(222)를 배치시켰다. 이로 인해, 단일의 게이트 절연층(330)만을 배치시킴에도 불구하고, 전극의 이온 확산이 최소화될 수 있다. 따라서, 게이트 절연층(330)의 구성을 단순화시킬 수 있어, 공정이 단순화되고 생산 비용이 감소할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 개략적인 단면도이다. 도 4에 도시된 박막 트랜지스터 기판(400)은 도 2a 및 도 2b에 도시된 박막 트랜지스터 기판(200)과 비교하여, 제2 도전성 배리어층(423)을 더 포함하는 것을 제외하고는 도 2a 및 도 2b에 도시된 박막 트랜지스터 기판(200)과 동일하므로, 이에 대한 중복된 설명은 생략하기로 한다.
도 4를 참조하면, 기판(210)과 게이트 전극(221) 사이에 제2 도전성 배리어층(423)이 배치된다. 제2 도전성 배리어층(423)은 기판(210)과 게이트 전극(221) 사이에서 접착 기능을 한다. 구리와 같이 저저항 금속을 포함하는 게이트 전극(221)의 경우, 기판(210)과의 접착력이 작을 수 있다. 제2 도전성 배리어층(423)은 기판(210)과 게이트 전극(221) 사이의 접착력을 향상시킨다.
이때, 제2 도전성 배리어층(423)은 금속 합금 또는 금속 산화물로 이루어질 수 있다. 또한, 제2 도전성 배리어층(423)은 제1 도전성 배리어층(222)과 동일한 물질로 형성될 수 있다. 제1 도전성 배리어층(222) 및 제2 도전성 배리어층(423)을 동일한 물질로 형성시킴으로써, 공정을 단순화할 수 있다는 장점이 있다.
제2 도전성 배리어층(423)의 두께는 10Å 내지 500Å일 수 있다. 제2 도전성 배리어층(423)의 두께가 10Å 미만인 경우 기판(210)과 게이트 전극(221)간의 충분한 접착력을 획득할 수 없고, 제2 도전성 배리어층(423)의 두께가 500Å 초과인 경우, 불필요한 공정으로 인해 생산 비용이 증가할 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 박막 트랜지스터 기판(400)은, 기판(210)과 게이트 전극(221) 사이에 제1 도전성 배리어층(222)과 동일한 물질로 구성된 제2 도전성 배리어층(423)을 배치시킴으로써, 기판(210)과 게이트 전극(221)간의 접착력을 향상시킬 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정의 각 단계를 설명하기 위한 개략적인 단면도이다. 도 5a 내지 도 5f에 도시된 제조 공정에 따라 제조된 박막 트랜지스터 기판은 도 2a에 도시된 박막 트랜지스터 기판(200)과 동일하므로, 이에 대한 중복된 설명은 생략하기로 한다.
도 5a를 참조하면, 유리, 플라스틱 또는 고분자 필름과 같은 기판(210) 상에 구리와 같은 도전성 물질을 스퍼터링(sputtering) 등의 방법으로 증착하여 기판(210)의 상부에 금속층(521)을 형성한다. 이후, 연속하여 몰리브덴-티타늄 합금(MoTi) 또는 IZO(Indium Zinc Oxide)와 같은 금속 합금 또는 금속 산화물을 증착하여 게이트 전극(221) 상에 도전성 물질층(522)를 형성한다.
다음으로, 도 5b를 참조하면, 도전성 물질층(522) 중 일부 영역 상부에 포토레지스트 패턴(590)을 형성한다. 먼저, 도전성 물질층(522) 상부에 포토레지스트를 도포한 다음, 게이트 전극(221)을 형성할 영역은 광을 차단하고 나머지 영역은 광을 투과하는 마스크를 이용하여 노광을 실시한다. 다음으로, 노광된 포토레지스트를 현상함으로써 게이트 전극(221)을 형성할 영역 상에 포토레지스트 패턴(590)을 형성한다.
다음으로, 도 5c를 참조하면, 애천트를 이용하여, 포레지스트 패턴(590)이 형성되지 않은 영역의 금속층(521) 및 도전성 물질층(522)을 제거함으로써, 게이트 전극(221) 및 제1 도전성 배리어층(222)을 형성한다. 이때, 금속층(521) 및 도전성 물질층(522)는 위에서부터 제거되므로, 테이퍼 형상을 가진다.
다음, 도 5d를 참조하면, 애싱(ashing)을 진행하여, 포토 레지스트 패턴(590)을 제거한다.
다음, 도 5e를 참조하면, 기판(210), 게이트 전극(221) 및 제1 도전성 배리어층(222) 상에 제1 게이트 절연층(231) 및 제2 게이트 절연층(232)을 형성한다. 예를 들어, 화학기상증착(chemical vapor deposition: CVD)법을 이용하여 실리콘 나이트라이드를 증착하여, 기판(210)의 상면, 게이트 전극(221)의 측면, 제1 도전성 배리어층(222)의 측면 및 상면을 감싸도록 제1 게이트 절연층(231)을 배치시킨다. 이어, 화학기상증착법을 이용하여, 제1 게이트 절연층(231) 상에 실리콘 옥사이드를 증착함으로써 제2 게이트 절연층(232)을 배치시킨다.
다음, 도 5f를 참조하면, 제2 게이트 절연층(232) 상부에 산화물 반도체물질을 스퍼터링이나 MOCVD(metallic organic chemical vapor deposition) 등의 방법으로 증착하고 노광 마스크를 이용한 마스크 공정을 통해 패터닝하여 게이트 전극(221)과 대응하는 액티브층(260)을 형성한다. 이후에, 제2 게이트 절연층(232) 및 액티브층(260) 상에 소스 전극용 도전성 물질 및 드레인 전극용 도전성 물질을 스퍼터링 등의 방법으로 순차적으로 증착한 후, 노광 마스크를 이용한 마스크 공정을 통해 패터닝하여 소스 전극(240)과 드레인 전극(250)을 형성한다.
도면으로 도시하지는 않았지만, 제2 게이트 절연층(232), 소스 전극(240) 및 드레인 전극(250) 상에 절연 물질로 패시베이션층을 형성할 수 있다.
도 2 내지 도 4에서는 박막 트랜지스터 기판(200, 300, 400)에 형성된 박막 트랜지스터가 인버티드 스태거드(inverted-staggered) 구조인 것으로 도시되었으나, 이에 제한되지 않고, 코플래너(coplanar) 구조의 박막 트랜지스터가 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200, 300, 400)에 적용될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200, 300, 400: 박막 트랜지스터 기판
210: 기판
221: 게이트 전극
222: 제1 도전성 배리어층
423: 제2 도전성 배리어층
230, 330: 게이트 절연층
231: 제1 게이트 절연층
232: 제2 게이트 절연층
240: 소스 전극
250: 드레인 전극
260: 액티브층
270: 패시베이션층

Claims (14)

  1. 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극 상의 제1 도전성 배리어층;
    상기 제1 도전성 배리어층 상의 게이트 절연층;
    상기 게이트 절연층 상에서 상기 게이트 전극과 중첩하는 액티브층; 및
    상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 제1 도전성 배리어층 및 상기 게이트 전극을 에칭하기 위한 에천트에 대해 상기 제1 도전성 배리어층의 식각비는 상기 게이트 전극의 식각비와 같거나 크고,
    상기 게이트 전극은 구리(Cu)를 포함하고,
    상기 제1 도전성 배리어층은 몰리브덴(Mo) 대 티타늄(Ti)의 원자 함량비가 68:32 내지 75:25 몰리브덴-티타늄 합금(MoTi) 또는 인듐(In) 대 아연(Zn)의 원자 함량비가 1:3.5 내지 1:4.5인 IZO(Indium Zinc Oxide)를 포함하고,
    상기 제1 도전성 배리어층은, 상기 게이트 전극과 상기 제1 도전성 배리어층이 접하는 최외각 지점으로부터 외측으로 돌출된 길이가 0.03㎛ 이하이고,
    상기 게이트 전극은 테이퍼(taper) 형상으로 구성되고, 상기 게이트 전극의 테이퍼 각도는 50° 내지 70°인, 박막 트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 게이트 전극의 측면 및 상기 제1 도전성 배리어층의 측면은 동일 평면 상에 위치하는, 박막 트랜지스터 기판.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 게이트 절연층은,
    상기 제1 도전성 배리어층 상에 배치되고 실리콘 나이트라이드(SiNx)로 이루어지는 제1 게이트 절연층; 및
    상기 제1 게이트 절연층 상에 배치되고 실리콘 옥사이드(SiO2)로 이루어지는 제2 게이트 절연층을 포함하고,
    상기 제1 게이트 절연층의 두께는 500Å 이하인, 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    상기 게이트 절연층은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)로 이루어지는 단일층인, 박막 트랜지스터 기판.
  10. 제1 항에 있어서,
    상기 기판과 상기 게이트 전극 사이에 배치되고, 상기 제1 도전성 배리어층과 동일한 물질로 구성된 제2 도전성 배리어층을 더 포함하는, 박막 트랜지스터 기판.
  11. 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극 상의 도전성 배리어층;
    상기 도전성 배리어층 상의 게이트 절연층;
    상기 게이트 절연층 상에서 상기 게이트 전극과 중첩하는 액티브층; 및
    상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 전극은 구리(Cu)로 이루어지고,
    상기 도전성 배리어층은 몰리브덴(Mo) 대 티타늄(Ti)의 원자 함량비가 68:32 내지 75:25 몰리브덴-티타늄 합금(MoTi) 또는 인듐(In) 대 아연(Zn)의 원자 함량비가 1:3.5 내지 1:4.5인 IZO(Indium Zinc Oxide)로 이루어지고,
    상기 도전성 배리어층은, 상기 게이트 전극과 상기 도전성 배리어층이 접하는 최외각 지점으로부터 외측으로 돌출된 길이가 0.03㎛ 이하이고,
    상기 게이트 전극은 테이퍼(taper) 형상으로 구성되고, 상기 게이트 전극의 테이퍼 각도는 50° 내지 70°인, 박막 트랜지스터 기판.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서,
    상기 도전성 배리어층 및 상기 게이트 전극을 에칭하기 위한 에천트에 대해 상기 도전성 배리어층의 식각비는 상기 게이트 전극의 식각비와 같거나 큰, 박막 트랜지스터 기판.
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