JPH05102184A - レジストによるｌｄｄサイドウオール形成方法 - Google Patents
レジストによるｌｄｄサイドウオール形成方法Info
- Publication number
- JPH05102184A JPH05102184A JP8917991A JP8917991A JPH05102184A JP H05102184 A JPH05102184 A JP H05102184A JP 8917991 A JP8917991 A JP 8917991A JP 8917991 A JP8917991 A JP 8917991A JP H05102184 A JPH05102184 A JP H05102184A
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- JP
- Japan
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- resist
- gate electrode
- sidewall
- ldd
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- Pending
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Abstract
(57)【要約】
【目的】 O2プラズマによるダメージのないエッチング
が可能で、かつ簡単にレジストが除去でき、何度でも再
処理が可能で、しかも、安価で、フットプリントも小さ
くスループットも高くできるレジストによるＬＤＤサイ
ドウォールの形成方法を提供することを目的とする。 【構成】 シリコン基板上にゲート酸化膜を形成した
後、ゲート電極を形成し、シリコン基板全面にポジレジ
ストを塗布した後、全面に不十分に露光して、ゲート電
極の側面部分に露光しにくくした状態で、O2プラズマに
より、異方性エッチングを行って、ゲート電極の側にレ
ジストによるサイドウォールを形成する。
が可能で、かつ簡単にレジストが除去でき、何度でも再
処理が可能で、しかも、安価で、フットプリントも小さ
くスループットも高くできるレジストによるＬＤＤサイ
ドウォールの形成方法を提供することを目的とする。 【構成】 シリコン基板上にゲート酸化膜を形成した
後、ゲート電極を形成し、シリコン基板全面にポジレジ
ストを塗布した後、全面に不十分に露光して、ゲート電
極の側面部分に露光しにくくした状態で、O2プラズマに
より、異方性エッチングを行って、ゲート電極の側にレ
ジストによるサイドウォールを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ドレイン電界を緩和
させるＬＤＤ（Lightly Doped Drain)サイドウォールを
O2プラズマによるダメージを少なくでき、かつ再処理が
何度もできるようにしたレジストによるＬＤＤサイドウ
ォール形成方法に関するものである。
させるＬＤＤ（Lightly Doped Drain)サイドウォールを
O2プラズマによるダメージを少なくでき、かつ再処理が
何度もできるようにしたレジストによるＬＤＤサイドウ
ォール形成方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの微細化が進むにつれ、ゲート長
は近年サブミクロンのレベルまで達している。そのた
め、ドレイン領域近傍の高電界領域で発生したホットキ
ャリアがＬＳＩの不安定さを増長させている。
は近年サブミクロンのレベルまで達している。そのた
め、ドレイン領域近傍の高電界領域で発生したホットキ
ャリアがＬＳＩの不安定さを増長させている。
【０００３】このドレイン電界を緩和する代表的な方法
がＬＤＤ（Lightly Doped Drain)構造である。従来のＬ
ＤＤサイドウォールに関しては、たとえば、特開昭６２
−１８３１８３号公報，特開昭６３−２１８７４号公
報，特開昭６３−２８４８６０号公報，特開平１−２８
２８７０号公報，特開平２−２５０７５号公報などによ
り開示されている。
がＬＤＤ（Lightly Doped Drain)構造である。従来のＬ
ＤＤサイドウォールに関しては、たとえば、特開昭６２
−１８３１８３号公報，特開昭６３−２１８７４号公
報，特開昭６３−２８４８６０号公報，特開平１−２８
２８７０号公報，特開平２−２５０７５号公報などによ
り開示されている。
【０００４】図３(a),図３(b) は従来のＬＤＤサイドウ
ォールの形成方法を説明するための工程断面図である。
まず、図３(a) に示すように、シリコン半導体基板１上
に形成したSiO2による２５０Å程度の厚さの酸化膜２を
介して、１７００Å程度の厚さのポリシリコン３と２５
００Å程度の厚さのＷ−Si2 ４を積層して形成したゲー
ト電極５（タングステンポリシリサイド）にＣＶＤ法に
より４０００Å程度の厚さのＰＳＧ膜６をデポジットさ
せて形成する。
ォールの形成方法を説明するための工程断面図である。
まず、図３(a) に示すように、シリコン半導体基板１上
に形成したSiO2による２５０Å程度の厚さの酸化膜２を
介して、１７００Å程度の厚さのポリシリコン３と２５
００Å程度の厚さのＷ−Si2 ４を積層して形成したゲー
ト電極５（タングステンポリシリサイド）にＣＶＤ法に
より４０００Å程度の厚さのＰＳＧ膜６をデポジットさ
せて形成する。
【０００５】次いで、図３(b) に示すように、ＰＳＧ膜
６酸化膜ドライエッチにより、ＲＩＥ法（反応性イオン
エッチング）の異方性エッチングを行って、エッチバッ
クし、ＰＳＧのＬＤＤサイドウォール７を形成する。
６酸化膜ドライエッチにより、ＲＩＥ法（反応性イオン
エッチング）の異方性エッチングを行って、エッチバッ
クし、ＰＳＧのＬＤＤサイドウォール７を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ＬＤＤサイドウォールの形成方法では、ＲＩＥ法による
エッチングダメージが生じるとともに、再処理が不可能
であり、また、ＣＶＤ法によるＰＳＧ膜６の生成のため
装置の規模が大きいばかりか、スループットが低い等の
問題があった。
ＬＤＤサイドウォールの形成方法では、ＲＩＥ法による
エッチングダメージが生じるとともに、再処理が不可能
であり、また、ＣＶＤ法によるＰＳＧ膜６の生成のため
装置の規模が大きいばかりか、スループットが低い等の
問題があった。
【０００７】この発明は前記従来技術が持っていた問題
点のうち、エッチングダメージが生じる点と、再処理が
不可能な点と、装置の規模が大きい点と、スループット
が低い点について解決したレジストによるＬＤＤサイド
ウォール形成方法を提供するものである。
点のうち、エッチングダメージが生じる点と、再処理が
不可能な点と、装置の規模が大きい点と、スループット
が低い点について解決したレジストによるＬＤＤサイド
ウォール形成方法を提供するものである。
【０００８】
【課題を解決するための手段】この発明は前記問題を解
決するために、レジストによるＬＤＤサイドウォール形
成方法において、ゲート電極を形成したシリコン基板表
面にポジレジストを塗布した後に不十分に全面露光する
工程と、この不十分露光したO2ガスを使用してプラズマ
を使用したＲＩＥにより異方性エッチングを行ってゲー
ト電極の側面にポジレジストのＬＤＤサイドウォールを
形成する工程とを導入したものである。
決するために、レジストによるＬＤＤサイドウォール形
成方法において、ゲート電極を形成したシリコン基板表
面にポジレジストを塗布した後に不十分に全面露光する
工程と、この不十分露光したO2ガスを使用してプラズマ
を使用したＲＩＥにより異方性エッチングを行ってゲー
ト電極の側面にポジレジストのＬＤＤサイドウォールを
形成する工程とを導入したものである。
【０００９】
【作用】この発明によれば、レジストによるＬＤＤサイ
ドウォール形成方法において、以上のような工程を導入
したので、シリコン基板上に形成したポジレジストの全
面を不十分露光することにより、最もポジレジストの厚
いゲート電極の側壁にポジレジストが残存し、最もドラ
イエッチングされにくい部分となり、O2ガスを使用して
プラズマエッチャで異方性エッチングを行うと、膜厚が
最も厚く、エッチングされないゲート電極の側壁にレジ
ストのサイドウォールが形成され、したがって、前記問
題点が除去される。
ドウォール形成方法において、以上のような工程を導入
したので、シリコン基板上に形成したポジレジストの全
面を不十分露光することにより、最もポジレジストの厚
いゲート電極の側壁にポジレジストが残存し、最もドラ
イエッチングされにくい部分となり、O2ガスを使用して
プラズマエッチャで異方性エッチングを行うと、膜厚が
最も厚く、エッチングされないゲート電極の側壁にレジ
ストのサイドウォールが形成され、したがって、前記問
題点が除去される。
【００１０】
【実施例】以下、この発明のレジストによるＬＤＤサイ
ドウォール形成方法の実施例について図面に基づき説明
する。図１(a) ないし図１(g) はその一実施例を説明す
るための工程断面図であり、図２はその処理手順を示す
フローチャートであり、図２のフローチャートに沿っ
て、図１(a) 〜図１(g) の工程断面図を参照して説明す
る。
ドウォール形成方法の実施例について図面に基づき説明
する。図１(a) ないし図１(g) はその一実施例を説明す
るための工程断面図であり、図２はその処理手順を示す
フローチャートであり、図２のフローチャートに沿っ
て、図１(a) 〜図１(g) の工程断面図を参照して説明す
る。
【００１１】まず、ステップＳ１で図１(a) に示すよう
に、シリコン基板１１の表面を酸化させてゲート酸化膜
１２を形成し、次いで、ステップＳ２でこのゲート酸化
膜１２上にポリシリコン１３を形成し、ステップＳ３で
その上にＷ−Si１４を形成する。
に、シリコン基板１１の表面を酸化させてゲート酸化膜
１２を形成し、次いで、ステップＳ２でこのゲート酸化
膜１２上にポリシリコン１３を形成し、ステップＳ３で
その上にＷ−Si１４を形成する。
【００１２】次にステップＳ４で図１(b) に示すよう
に、ゲート電極１５を形成するために、Ｗ−Si１４およ
びポリシリコン１３を所定のパターンにエッチングして
ゲート電極１５を形成する。
に、ゲート電極１５を形成するために、Ｗ−Si１４およ
びポリシリコン１３を所定のパターンにエッチングして
ゲート電極１５を形成する。
【００１３】次に、このゲート電極１５をマスクにし
て、ステップＳ５でイオンインプランテーションを行っ
て、Ｎ- 層を形成する。すなわち、ステップＳ６でまず
Ｐのイオンインプランテーションを行って、Ｎ- 層１６
を形成し、続いてAsのイオンインプランテーションを行
って、Ｎ- 層１７を形成する。このＮ- 層１７はソース
ドレインとなるものである。
て、ステップＳ５でイオンインプランテーションを行っ
て、Ｎ- 層を形成する。すなわち、ステップＳ６でまず
Ｐのイオンインプランテーションを行って、Ｎ- 層１６
を形成し、続いてAsのイオンインプランテーションを行
って、Ｎ- 層１７を形成する。このＮ- 層１７はソース
ドレインとなるものである。
【００１４】次に、図１(c) に示すように、ゲート電極
１５を形成したシリコンウエハのデハイドベーク（２０
０℃）を行い、その上にポジレジスト１８を７０００Å
コーティングし、プリベーク（９５℃）を行う。
１５を形成したシリコンウエハのデハイドベーク（２０
０℃）を行い、その上にポジレジスト１８を７０００Å
コーティングし、プリベーク（９５℃）を行う。
【００１５】次に、このシリコンウエハをアライナによ
り、図１(d) に示すように、全面に不十分に（レジスト
抜けに対し約５０％）露光する。このとき、ゲート電極
１５の横はレジスト膜厚が最も厚く、また光が横方向へ
も散乱するため、最も露光されにくい部分１９となる。
すなわち、この露光されにくい部分１９が最もエッチン
グされにくい部分となる。
り、図１(d) に示すように、全面に不十分に（レジスト
抜けに対し約５０％）露光する。このとき、ゲート電極
１５の横はレジスト膜厚が最も厚く、また光が横方向へ
も散乱するため、最も露光されにくい部分１９となる。
すなわち、この露光されにくい部分１９が最もエッチン
グされにくい部分となる。
【００１６】次に、このシリコンウエハを図１(e) に示
すように、O2プラズマ２０を使用したＲＩＥ（反応性イ
オンエッチング）で異方性エッチングを行うと、ステッ
プＳ８でポジレジスト１８のサイドウォール２１がゲー
ト電極１５の側面に形成される。
すように、O2プラズマ２０を使用したＲＩＥ（反応性イ
オンエッチング）で異方性エッチングを行うと、ステッ
プＳ８でポジレジスト１８のサイドウォール２１がゲー
ト電極１５の側面に形成される。
【００１７】次いで、ステップＳ９において、シリコン
ウエハに酸化膜（図示せず）を形成し、所定のマスクで
パターンでホトリソ／エッチングを行い、ステップＳ１
０でイオンインプランテーションを行って図１(f) に示
すように、Ｎ+ 層を形成する。すなわち、ステップＳ１
１でAsイオンインプランテーションを行って、Ｎ+ 層２
２を形成する。
ウエハに酸化膜（図示せず）を形成し、所定のマスクで
パターンでホトリソ／エッチングを行い、ステップＳ１
０でイオンインプランテーションを行って図１(f) に示
すように、Ｎ+ 層を形成する。すなわち、ステップＳ１
１でAsイオンインプランテーションを行って、Ｎ+ 層２
２を形成する。
【００１８】引き続き、ステップＳ１２で不要な部分の
ポジレジスト１８を除去し、ステップＳ１３でＮ+ 層２
２のAsアニールを行い、かつサイドウォール２２をアッ
シャするとともに、硫酸過水で洗浄する。かくして図１
(g) に示すような半導体装置が形成される。
ポジレジスト１８を除去し、ステップＳ１３でＮ+ 層２
２のAsアニールを行い、かつサイドウォール２２をアッ
シャするとともに、硫酸過水で洗浄する。かくして図１
(g) に示すような半導体装置が形成される。
【００１９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、レジストを使用してＬＤＤのサイドウォールを
ゲート電極の側面に形成したので、O2プラズマによるダ
メージのないエッチングが可能であるとともに、レジス
ト以外の膜は全くアッシングせず、硫酸過水洗浄により
簡単にレジストが除去できるため、何度でも再処理が可
能であり、しかも、ＰＳＧ生成用のＣＶＤ装置を使用せ
ず、レジストコータを使用するため、安価でフットプリ
ントも小さく、スループットも高いということが期待で
きる。
よれば、レジストを使用してＬＤＤのサイドウォールを
ゲート電極の側面に形成したので、O2プラズマによるダ
メージのないエッチングが可能であるとともに、レジス
ト以外の膜は全くアッシングせず、硫酸過水洗浄により
簡単にレジストが除去できるため、何度でも再処理が可
能であり、しかも、ＰＳＧ生成用のＣＶＤ装置を使用せ
ず、レジストコータを使用するため、安価でフットプリ
ントも小さく、スループットも高いということが期待で
きる。
【図１】この発明のレジストによるＬＤＤサイドウォー
ル形成方法の一実施例の工程断面図。
ル形成方法の一実施例の工程断面図。
【図２】図１の実施例の製造プロセスを説明するための
フローチャート。
フローチャート。
【図３】従来のＬＤＤサイドウォールの形成方法の工程
断面図。
断面図。
１１ シリコン基板 １２ ゲート酸化膜 １３ ポリシリコン １４ Ｗ−Si １５ ゲート電極 １６，１７ Ｎ- 層 １８ ポジレジスト １９ 露光されにくい部分 ２０ O2プラズマ ２１ サイドウォール ２２ Ｎ+ 層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
Claims (1)
- 【請求項１】 シリコン基板上に、ゲート酸化膜を介し
てゲート電極を形成した後ポジレジストを塗布する工程
と、 上記ポジレジストを不十分に全面露光する工程と、 O2プラズマにより異方性エッチングを行い、上記ゲート
電極の側面にポジレジストのサイドウォールを形成する
工程と、 よりなるレジストによるＬＤＤサイドウォールの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8917991A JPH05102184A (ja) | 1991-03-29 | 1991-03-29 | レジストによるｌｄｄサイドウオール形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8917991A JPH05102184A (ja) | 1991-03-29 | 1991-03-29 | レジストによるｌｄｄサイドウオール形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102184A true JPH05102184A (ja) | 1993-04-23 |
Family
ID=13963534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8917991A Pending JPH05102184A (ja) | 1991-03-29 | 1991-03-29 | レジストによるｌｄｄサイドウオール形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102184A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142725A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体装置の製造方法 |
| US5656523A (en) * | 1994-02-16 | 1997-08-12 | Micron Technology, Inc. | Photoresist flow during the formation of a semiconductor device |
| EP0948041A2 (en) * | 1998-03-30 | 1999-10-06 | Hitachi, Ltd. | Insulated gate transistor, a method of manufacturing same, and semiconductor integrated circuit device |
-
1991
- 1991-03-29 JP JP8917991A patent/JPH05102184A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142725A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体装置の製造方法 |
| US5656523A (en) * | 1994-02-16 | 1997-08-12 | Micron Technology, Inc. | Photoresist flow during the formation of a semiconductor device |
| EP0948041A2 (en) * | 1998-03-30 | 1999-10-06 | Hitachi, Ltd. | Insulated gate transistor, a method of manufacturing same, and semiconductor integrated circuit device |
| EP0948041A3 (en) * | 1998-03-30 | 1999-12-22 | Hitachi, Ltd. | Insulated gate transistor, a method of manufacturing same, and semiconductor integrated circuit device |
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