JPS61107736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61107736A JPS61107736A JP22783084A JP22783084A JPS61107736A JP S61107736 A JPS61107736 A JP S61107736A JP 22783084 A JP22783084 A JP 22783084A JP 22783084 A JP22783084 A JP 22783084A JP S61107736 A JPS61107736 A JP S61107736A
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- Japan
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- film
- oxidation
- mask
- mask material
- films
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係！Ｉ１．特に微細
化が進んだ集積回路の素子分離技術の改良に関する。
化が進んだ集積回路の素子分離技術の改良に関する。
最近、半導体集積回路の高集積化、素子の微細化が一段
と進んでいる。素子の微細化と共に、素子分離領域（フ
ィルド領域）も微細化しなければならない。
と進んでいる。素子の微細化と共に、素子分離領域（フ
ィルド領域）も微細化しなければならない。
従来の選択酸化法（ＬＯＣＯ８）では、バーズビークと
呼ばれる酸化膜の耐酸化膜下の横方向へのくい込みが１
．０μｍ以上もち９２μｍ以下の素子分離は不可能であ
った。
呼ばれる酸化膜の耐酸化膜下の横方向へのくい込みが１
．０μｍ以上もち９２μｍ以下の素子分離は不可能であ
った。
本発明は上記の点に鑑み、現在の製造技術を用いるだけ
で２．０μｍ以下の素子分離幅が実現できる半導体装置
の製造方法を提供することを目的とする。
で２．０μｍ以下の素子分離幅が実現できる半導体装置
の製造方法を提供することを目的とする。
本発明の方法は、半導体基板上に耐酸化性膜を形成した
後、第１のマスク材を選択的に形成し、次に、全面に酸
化性の第２のマスク材を全面に形成したのち、ＲＩＥ（
反応性イオンエツチング）を行ない第１のマスク材の側
壁部のみに、酸化性の第２のマスク材を選択的に形成す
る。その後第２のマスク材を酸化する事により、第２の
マスク材の面積を大きくし、第２のマスク材の間隔を。
後、第１のマスク材を選択的に形成し、次に、全面に酸
化性の第２のマスク材を全面に形成したのち、ＲＩＥ（
反応性イオンエツチング）を行ない第１のマスク材の側
壁部のみに、酸化性の第２のマスク材を選択的に形成す
る。その後第２のマスク材を酸化する事により、第２の
マスク材の面積を大きくし、第２のマスク材の間隔を。
露光装置の最小解像寸法よシ小さな寸法にする。
その後第２のマスク材をマスクに耐酸化性膜をエツチン
グし、この耐酸化性膜をマスクに半導体基板を酸化する
事によシ、フィールド絶縁模を形成した後、耐酸化性膜
を除去する。
グし、この耐酸化性膜をマスクに半導体基板を酸化する
事によシ、フィールド絶縁模を形成した後、耐酸化性膜
を除去する。
本発明によれば、蕗光装置の最小解像寸法以下の寸法で
、耐酸化性膜の寸法が得られるため、フィールド酸化後
の素子分離幅が２μｍ以下の寸法が容易に得られる。
、耐酸化性膜の寸法が得られるため、フィールド酸化後
の素子分離幅が２μｍ以下の寸法が容易に得られる。
また素子分離幅の最小寸法は０．５μｍ以下に出来るた
め、バーズビークがたとえ１．０μｍはいったとしても
１．５μｍ以下の素子分離幅が実現出来る。このため、
バーズビークｔ−０μｍに抑える必要がないため、耐酸
化膜厚をある程度、薄く出来結晶欠陥が出来ないプロセ
スのマージンを広くする事が出来る。
め、バーズビークがたとえ１．０μｍはいったとしても
１．５μｍ以下の素子分離幅が実現出来る。このため、
バーズビークｔ−０μｍに抑える必要がないため、耐酸
化膜厚をある程度、薄く出来結晶欠陥が出来ないプロセ
スのマージンを広くする事が出来る。
また、素子分離幅の最小寸法が０．５μｍ以下と小さく
なるため、フィールド酸化膜が広いフィールド部に比ら
ぺて薄く形成される。このため第１および第２のマスク
材をマスクにチャネルストッパ一層を形成するためのイ
オン注入する際、酸素のイオンをイオン注入する事によ
り、フィールド酸化を促進させる事が出来る。
なるため、フィールド酸化膜が広いフィールド部に比ら
ぺて薄く形成される。このため第１および第２のマスク
材をマスクにチャネルストッパ一層を形成するためのイ
オン注入する際、酸素のイオンをイオン注入する事によ
り、フィールド酸化を促進させる事が出来る。
本発明の一実施例を図面を用いて説明する。
まず（１００）Ｓ ｉ基板（１）全用意して、その上に
例えば熱酸化膜（２）を約３０ＯＡ形成し、その上に例
えばＰｏ１ｙ−８ｉ膜（３）全約１０００Ａ程度形成し
次に全面に、； 耐酸化性膜として８ ｉ ３Ｎ４膜（４）ヲ約２００Ｏ
Ａ形成する。
例えば熱酸化膜（２）を約３０ＯＡ形成し、その上に例
えばＰｏ１ｙ−８ｉ膜（３）全約１０００Ａ程度形成し
次に全面に、； 耐酸化性膜として８ ｉ ３Ｎ４膜（４）ヲ約２００Ｏ
Ａ形成する。
その上に第１のマスク材として例えば、 Ｐｏ１ｙ−８
ｉ膜（５）を約４０００λ程度をＰＥＰによシ選択的に
形成する（第２図） 次に全面に第２のマスク材としてＰｏ１ｙ−８ｉ膜（６
）を約４０００λ程度形成する。（第３図）次に例えば
、 ＣＦ、ガスを用いたＲＩＥにょシＰｏ１ｙ−８ｉ（
６）ｔ”エツチングして、第１のマスク材のＰｏ１ｙ−
８ｉ（５）の側壁のみにＰｏ１ｙ−８ｉ（６）’に残置
させる。
ｉ膜（５）を約４０００λ程度をＰＥＰによシ選択的に
形成する（第２図） 次に全面に第２のマスク材としてＰｏ１ｙ−８ｉ膜（６
）を約４０００λ程度形成する。（第３図）次に例えば
、 ＣＦ、ガスを用いたＲＩＥにょシＰｏ１ｙ−８ｉ（
６）ｔ”エツチングして、第１のマスク材のＰｏ１ｙ−
８ｉ（５）の側壁のみにＰｏ１ｙ−８ｉ（６）’に残置
させる。
（第１図）
次にＰｏ１ｙ−８ｉ（５）および（６）を例えばＷｅｔ
酸化にょ凱８ ｒ ０２膜（７）Ｋ変化させる。この時
第２図のＰｏ１ｙ−ｓｉｔｓ＋の間隔を例えば１．５μ
ｍとすると、第１歯では、Ｐｏ Ｉ ｙ−８１（６）Ｏ
側壁部しにヨシ、間隔は０．８μｍと狭くなる。さらに
４図の酸化後では、０．４ｆｉｍになる。その後Ｓ ｒ
０２膜（７）ｔ−ｆスフにＳ ｉ Ｎｆｆ１［４）を
エツチングする。その後、チャネルストッパー７１１（
８） ｔ−形成ｆ ル＆メに、 ＳｉＯ□＠（７）オ！
ヒＳ １ＮＩＩＫｆ４）をマスクにイオン注入を行なう
、必要ならば酸素イオンを１×１０ ４以上８１基板（
１）中に形成する。
酸化にょ凱８ ｒ ０２膜（７）Ｋ変化させる。この時
第２図のＰｏ１ｙ−ｓｉｔｓ＋の間隔を例えば１．５μ
ｍとすると、第１歯では、Ｐｏ Ｉ ｙ−８１（６）Ｏ
側壁部しにヨシ、間隔は０．８μｍと狭くなる。さらに
４図の酸化後では、０．４ｆｉｍになる。その後Ｓ ｒ
０２膜（７）ｔ−ｆスフにＳ ｉ Ｎｆｆ１［４）を
エツチングする。その後、チャネルストッパー７１１（
８） ｔ−形成ｆ ル＆メに、 ＳｉＯ□＠（７）オ！
ヒＳ １ＮＩＩＫｆ４）をマスクにイオン注入を行なう
、必要ならば酸素イオンを１×１０ ４以上８１基板（
１）中に形成する。
次にＮＨ４Ｆ液を用いてＳ ｒ ０２膜（７）全除去す
る。その後、ＳｉＮ膜（４）をマスクにフィールド酸化
膜（９）をＷｅｔ酸化により、約０．８μｍ形成する。
る。その後、ＳｉＮ膜（４）をマスクにフィールド酸化
膜（９）をＷｅｔ酸化により、約０．８μｍ形成する。
この時、Ｐｏ１ｙ−８ｉ（３）、５ｉ０２（２）を除去
した後、フィールド酸化しても良い。（第５図） 次にＣＦ４とＯｚｔ用いたＣＤＥ（ケミカル ドライエ
ツチング）により、ＳｉＮ膜（４） 、 Ｐｏ１ｙ−８
ｉ（３）ｔ−除去し、８ ｉ ０２ （２）ｆｔＮＨ４
Ｆで除去する。この時フィー〃ド絶縁膜の最小寸法は０
．８μｍで形成される。（第６図） この後通常の工程によシ半導体装置を形成する。
した後、フィールド酸化しても良い。（第５図） 次にＣＦ４とＯｚｔ用いたＣＤＥ（ケミカル ドライエ
ツチング）により、ＳｉＮ膜（４） 、 Ｐｏ１ｙ−８
ｉ（３）ｔ−除去し、８ ｉ ０２ （２）ｆｔＮＨ４
Ｆで除去する。この時フィー〃ド絶縁膜の最小寸法は０
．８μｍで形成される。（第６図） この後通常の工程によシ半導体装置を形成する。
この方法によれば、素子分離幅が、ＰＥＰによるマスク
材ｍ （１，５μｍ）に比らべ、約半分の０．８μｍを
実現出来る。
材ｍ （１，５μｍ）に比らべ、約半分の０．８μｍを
実現出来る。
第１のマスク材として、 Ｐｏ１ｙ−８ｉを用いたが、
８ ｔ Ｏ２膜でも良い。第２のマスク材は％Ｐｏ１ｙ
−８ｉとは限らず、酸化する事によシ、体積が増加すれ
ば良い。例えば、 Ａｔ、Ｗ、Ｍｏ等の金属の酸化を用
いても良い、また、これらの金属膜シリサイド化によっ
ても良い。
８ ｔ Ｏ２膜でも良い。第２のマスク材は％Ｐｏ１ｙ
−８ｉとは限らず、酸化する事によシ、体積が増加すれ
ば良い。例えば、 Ａｔ、Ｗ、Ｍｏ等の金属の酸化を用
いても良い、また、これらの金属膜シリサイド化によっ
ても良い。
本発明を用いて、Ｓｉ基板エツチングのマスクに用いた
例ｔ−第７図〜第９図を用いて説明する。
例ｔ−第７図〜第９図を用いて説明する。
まず（１００）Ｓ ｉ基板ｆ２１）ｉ用意して、その上
に熱酸化膜（時を約３０ＯＡ形成し、その上に全面に耐
酸化性膜としてＳ ｉ ＮＰａ（２３’ｃ約１５０ＯＡ
形成する。その上に第１のマスク材として例えばＰｏ１
ｙ−８ｉ膜（財）を４００ ｏｚ程度、ＰＥＰにより選
択的に形成する５次に全面に第２のマスク材としてＰｏ
１ｙ−８ｉ膜’ｔ４０００Ａ程度形成した後、 ＣＦ４
ガスを用いたＲＩＥによシ第２のマスク材のＰｏ１ｙ−
８ｉ膜をエツチングしてＰｏ１ｙ−８ｉ膜（財）の側側
壁のみに第２のマスク材のＰｏ１ｙ−８ｉ膜ｗ’を残置
さセル。（Ｋ７図参照）次にＰｏ１ｙ−８ｉ膜Ｃ２！９
，１１２４）、’を例えばＷｅｔ酸化によりＳ ｒ ０
２膜Ｉ２６）に変化させる。次にＳ ｔ ０２膜弼をマ
スクに、ＣＦ４ガスを用いた几ＩＥによシ、ＳｉＮ膜り
と熱酸化膜（社）をエツチングして、Ｓｉ基板表面を露
出させる。（第８図参照） 次にＣｔ２ガスを用いたＲ、ＩＥによシＳｉ基板Ｃη。
に熱酸化膜（時を約３０ＯＡ形成し、その上に全面に耐
酸化性膜としてＳ ｉ ＮＰａ（２３’ｃ約１５０ＯＡ
形成する。その上に第１のマスク材として例えばＰｏ１
ｙ−８ｉ膜（財）を４００ ｏｚ程度、ＰＥＰにより選
択的に形成する５次に全面に第２のマスク材としてＰｏ
１ｙ−８ｉ膜’ｔ４０００Ａ程度形成した後、 ＣＦ４
ガスを用いたＲＩＥによシ第２のマスク材のＰｏ１ｙ−
８ｉ膜をエツチングしてＰｏ１ｙ−８ｉ膜（財）の側側
壁のみに第２のマスク材のＰｏ１ｙ−８ｉ膜ｗ’を残置
さセル。（Ｋ７図参照）次にＰｏ１ｙ−８ｉ膜Ｃ２！９
，１１２４）、’を例えばＷｅｔ酸化によりＳ ｒ ０
２膜Ｉ２６）に変化させる。次にＳ ｔ ０２膜弼をマ
スクに、ＣＦ４ガスを用いた几ＩＥによシ、ＳｉＮ膜り
と熱酸化膜（社）をエツチングして、Ｓｉ基板表面を露
出させる。（第８図参照） 次にＣｔ２ガスを用いたＲ、ＩＥによシＳｉ基板Ｃη。
をテーパ角（例えば７３°）をもつように約０．７
５μｍエツチングする。その後、５ｉ０２膜弼をマスク
にチャネルストッパ一層＠を形成する。その後５ｉ０２
膜（イ）、ＳｉＮ膜□□□、熱酸化膜四を順次除去した
後、全面にＣＶＤによる５ｉ０２膜を１゜０μｍ形成し
た彼。
５μｍエツチングする。その後、５ｉ０２膜弼をマスク
にチャネルストッパ一層＠を形成する。その後５ｉ０２
膜（イ）、ＳｉＮ膜□□□、熱酸化膜四を順次除去した
後、全面にＣＶＤによる５ｉ０２膜を１゜０μｍ形成し
た彼。
表面がほぼ平坦になるようにレジスト膜を形成した後、
表面よシＣ２Ｆ６を含むＲＩＥによシ、エッチバックを
行ない、Ｓｉ基板凹部のみに５ｉ０２膜鏝を残置するよ
うにする。（第９図） その後、通常の工程で半導体装置を製造する。
表面よシＣ２Ｆ６を含むＲＩＥによシ、エッチバックを
行ない、Ｓｉ基板凹部のみに５ｉ０２膜鏝を残置するよ
うにする。（第９図） その後、通常の工程で半導体装置を製造する。
この方法を用いれば、バーズビークのないマスク寸法通
シの素子分離が可能となシ、微細化が容易になる。さら
に、表面形状が平坦であるために後の工程かやシ易くな
る。（例えば平坦であるためＰＥＰがやり易い、また几
ＩＥによる膜の残置の心配がないゃオーバーエッチが減
歩する等の利点）この方法として、チャネルストッパ一
層ヲＳ五基板をエツチングする前とエツチング後のどち
らでも良いし、両方性なってもよい。エツチング前に行
なうとＳｉ基板表面に確実にチャネルストッパ一層が形
成出来る念め第９図■の部分、トランジスタ特性を向上
させる事が出来る。
シの素子分離が可能となシ、微細化が容易になる。さら
に、表面形状が平坦であるために後の工程かやシ易くな
る。（例えば平坦であるためＰＥＰがやり易い、また几
ＩＥによる膜の残置の心配がないゃオーバーエッチが減
歩する等の利点）この方法として、チャネルストッパ一
層ヲＳ五基板をエツチングする前とエツチング後のどち
らでも良いし、両方性なってもよい。エツチング前に行
なうとＳｉ基板表面に確実にチャネルストッパ一層が形
成出来る念め第９図■の部分、トランジスタ特性を向上
させる事が出来る。
第１図、第２図、第３図、第４図、第５図、第６図、第
７図、第８図及び第９図は本発明の一実施例を示した断
面歯である。 図において ２１．１・・・Ｓｉ基板、 ２２ 、２６ 、２８ 、２ 、７ 、９・・・ＳｉＯ
２膜、２４．２５，３，５．６・・・Ｐｏ１ｙ−８ｉ膜
、４・・・ＳｉＮ膜、 ２７．８・・・チャネルストツバ一層。
７図、第８図及び第９図は本発明の一実施例を示した断
面歯である。 図において ２１．１・・・Ｓｉ基板、 ２２ 、２６ 、２８ 、２ 、７ 、９・・・ＳｉＯ
２膜、２４．２５，３，５．６・・・Ｐｏ１ｙ−８ｉ膜
、４・・・ＳｉＮ膜、 ２７．８・・・チャネルストツバ一層。
Claims (1)
- 【特許請求の範囲】 １）斗導体基板上に少なくとも耐酸化性膜を形成した後
第１のマスク材を選択的に形成する工程と、酸化性の第
２のマスク材を第１のマスク材の周囲に選択的に残置さ
せた後、前記第２のマスク材の少なくとも一部を酸化す
る事により、酸化膜を形成する工程と、第１のマスク材
及び第２のマスク材の酸化膜をマスクに前記耐酸化性膜
をエッチングした後、前記耐酸化性膜をマスクに前記半
導体基板を酸化するあるいはエッチングする工程とを含
む事を特徴とする半導体装置の製造方法。 ２）前記第１のマスク材及び第２のマスク材の酸化膜を
マスクに、前記耐酸化性膜をエッチングした後に、少な
くとも反転防止のための不純物と、酸素イオンをイオン
注入する事を具箱した事を特徴とする前記特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22783084A JPS61107736A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22783084A JPS61107736A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107736A true JPS61107736A (ja) | 1986-05-26 |
Family
ID=16867036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22783084A Pending JPS61107736A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450540A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Isolation of microelement |
| JPH0689884A (ja) * | 1991-04-09 | 1994-03-29 | Samsung Electron Co Ltd | 半導体装置の素子分離方法 |
-
1984
- 1984-10-31 JP JP22783084A patent/JPS61107736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450540A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Isolation of microelement |
| JPH0689884A (ja) * | 1991-04-09 | 1994-03-29 | Samsung Electron Co Ltd | 半導体装置の素子分離方法 |
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