JPS5965448A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5965448A JPS5965448A JP17572682A JP17572682A JPS5965448A JP S5965448 A JPS5965448 A JP S5965448A JP 17572682 A JP17572682 A JP 17572682A JP 17572682 A JP17572682 A JP 17572682A JP S5965448 A JPS5965448 A JP S5965448A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、特に半導体装置の素子
分離領域の形成方法に関するものである。
分離領域の形成方法に関するものである。
従来例の構成とその問題点
従来、半導体装置の製造における素子分１１ｉ１１領域
の形成方法として、素子分離領域となるべき部分をエツ
チングして凹部、を形成した後、凹部内に多結晶シリコ
ンを埋め込み素子分離領域を形成するという方法がある
。その従来技術の一例を第１図により説明する。
の形成方法として、素子分離領域となるべき部分をエツ
チングして凹部、を形成した後、凹部内に多結晶シリコ
ンを埋め込み素子分離領域を形成するという方法がある
。その従来技術の一例を第１図により説明する。
シリコン酸化膜（５１０２膜）２及びンリコン窒化膜（
Ｓ ｉＪ４膜）３が形成されたＰ形半導体基板（Ｓｔ
基板）１上にホトリソ技術により所望の分離パターン巾
を有するホトレジストパターン４を形成する。このホト
レジストパターン４をエツチングマスクにしてＳｉ３Ｎ
４ 膜３及びＳ １０２膜２をエツチングした後、異方
性ドライエツチングによりＳｔ 基板１を目標の深さだ
けエツチングして凹部５を形成する。そして、チャネル
ストッパー用のボロンイオン注入を行ない凹部５底面に
イオン注入領域６を形成する（第１図ｄ）。
Ｓ ｉＪ４膜）３が形成されたＰ形半導体基板（Ｓｔ
基板）１上にホトリソ技術により所望の分離パターン巾
を有するホトレジストパターン４を形成する。このホト
レジストパターン４をエツチングマスクにしてＳｉ３Ｎ
４ 膜３及びＳ １０２膜２をエツチングした後、異方
性ドライエツチングによりＳｔ 基板１を目標の深さだ
けエツチングして凹部５を形成する。そして、チャネル
ストッパー用のボロンイオン注入を行ない凹部５底面に
イオン注入領域６を形成する（第１図ｄ）。
次−にホトレジストパターン４を除去し、加熱酸化法に
より凹部６表面に８１０２膜７を形成する。
より凹部６表面に８１０２膜７を形成する。
その後、ＰｏＩｙＳｉ膜８を形成する。（第１図ｂ）０
次に、ドライエツチングあるいはウェットエツチング法
等によりＳｉ３Ｎ４膜３上のＰｏＩｙＳｉ膜８を除去す
ることによって凹部５内にＰｏ Ｉ ｙＳ ｉ膜８ｄを
残す（第１図Ｃ）。
次に、ドライエツチングあるいはウェットエツチング法
等によりＳｉ３Ｎ４膜３上のＰｏＩｙＳｉ膜８を除去す
ることによって凹部５内にＰｏ Ｉ ｙＳ ｉ膜８ｄを
残す（第１図Ｃ）。
次に、ＰｏＩｙＳｉ膜８ａを酸化し、Ｓ Ｎｏ２膜９を
形成する。その後、Ｓｉ３Ｎ４膜３及びＳｉＯ２膜２を
除去することによって、第１図ｄの如く、凹部５の大部
分がＰｏ Ｉ ｙＳ ｉ膜８ａで埋まっている構造を有
する素子分離領域を形成することができる。
形成する。その後、Ｓｉ３Ｎ４膜３及びＳｉＯ２膜２を
除去することによって、第１図ｄの如く、凹部５の大部
分がＰｏ Ｉ ｙＳ ｉ膜８ａで埋まっている構造を有
する素子分離領域を形成することができる。
しかし、上記方法においては、５１３Ｎ４膜３上のＰｏ
Ｉ ｙＳ ｉ膜８をエツチング除去した際、凹部５の
領域上に形成されたＰｏＩｙＳｉ膜８も同じエツチング
レートでエツチングされてしまう。そのため、四部５内
に残存するＰｏＩｙＳｉ膜８ａには、段差が生じ、Ａｔ
配線の断線の原因になるという問題がある。さらに、凹
部５のパターン巾がいろいろと異なっている半導体装置
の場合には、上記の方法を使用することが困難である。
Ｉ ｙＳ ｉ膜８をエツチング除去した際、凹部５の
領域上に形成されたＰｏＩｙＳｉ膜８も同じエツチング
レートでエツチングされてしまう。そのため、四部５内
に残存するＰｏＩｙＳｉ膜８ａには、段差が生じ、Ａｔ
配線の断線の原因になるという問題がある。さらに、凹
部５のパターン巾がいろいろと異なっている半導体装置
の場合には、上記の方法を使用することが困難である。
なぜならば、比較的微細なパターン巾を有する四部で、
しかも、ノくターン巾が一定ならば５１３Ｎ４ 膜３
上と凹部５上のＰｏＪｙＳｉ膜の厚さの差によって凹部
５内にＰｏＩｙＳｉ膜８ａを残存させることができる。
しかも、ノくターン巾が一定ならば５１３Ｎ４ 膜３
上と凹部５上のＰｏＪｙＳｉ膜の厚さの差によって凹部
５内にＰｏＩｙＳｉ膜８ａを残存させることができる。
しかし、凹部５のパターンｒｌＪが広いとＳｉ３Ｎ４膜
上と凹部子のＰｏ Ｉ ｙＳ ｉ膜の厚さが同じ程度に
なるため、Ｓ ｉ３Ｎ４膜上のＰｏ Ｉ ｙＳ ｉ膜を
エツチングした際、凹部５内のＰｏ Ｉ ｙＳ ｉ膜も
同様にエツチングされてしまうため、凹部内にＰｏ Ｉ
ｙＳ ｆが残存しないという問題点がある。
上と凹部子のＰｏ Ｉ ｙＳ ｉ膜の厚さが同じ程度に
なるため、Ｓ ｉ３Ｎ４膜上のＰｏ Ｉ ｙＳ ｉ膜を
エツチングした際、凹部５内のＰｏ Ｉ ｙＳ ｉ膜も
同様にエツチングされてしまうため、凹部内にＰｏ Ｉ
ｙＳ ｆが残存しないという問題点がある。
まだ、特開昭５０−１０７８７７ 号公報には、凹部に
ホトレジストを残存させ、ホトレジストをマスクにして
埋込物質をエツチングし、溝中にのみ埋込物質を残存さ
せるという提案がされている。
ホトレジストを残存させ、ホトレジストをマスクにして
埋込物質をエツチングし、溝中にのみ埋込物質を残存さ
せるという提案がされている。
しかしながら上記の例でも、凹部のｒ（、Ｊが広いとホ
トレジストが残存しないので、エツチングマスクの役目
を果さず、溝中に埋込物質各残存させることができない
という問題点がある。
トレジストが残存しないので、エツチングマスクの役目
を果さず、溝中に埋込物質各残存させることができない
という問題点がある。
ところで、本発明者らの検討によれば、拡散領域の半導
体膜のエツチングレートが、拡散していない領域の半導
体膜のエツチングレートに比べて１０〜２０倍程度速い
ことを見い出し、その結果、所望領域以外の半導体膜に
選択拡散をしだ後、選択エッチすれば拡散されていない
所望領域の半導体膜のみが残存することが判明した。
体膜のエツチングレートが、拡散していない領域の半導
体膜のエツチングレートに比べて１０〜２０倍程度速い
ことを見い出し、その結果、所望領域以外の半導体膜に
選択拡散をしだ後、選択エッチすれば拡散されていない
所望領域の半導体膜のみが残存することが判明した。
発明の目的
本発明はこのような従来の問題に鑑み、半導体膜のパタ
ーンの形成においてエツチングマスクを用いることなく
選択的に形成できる半導体装置の製造方法を提供するこ
とを目的とする。そして、本発明の他の目的は、素子分
離領域となる凹部内に四部のパターン巾に依存すること
なく、選択的に半導体膜を残存させることによって素子
分離領域が精度良く形成でき、しかも、結晶欠陥の発生
しない半導体装置の製造方法を提供することである。
ーンの形成においてエツチングマスクを用いることなく
選択的に形成できる半導体装置の製造方法を提供するこ
とを目的とする。そして、本発明の他の目的は、素子分
離領域となる凹部内に四部のパターン巾に依存すること
なく、選択的に半導体膜を残存させることによって素子
分離領域が精度良く形成でき、しかも、結晶欠陥の発生
しない半導体装置の製造方法を提供することである。
発明の構成
本発明は、半導体基板上に不純物を含んだ堆積被膜（例
えばＰＳＧ膜、Ａｓ ドープドＳ、、１０２膜）のパ
ターンを形成した後、半導体膜（例えはＰｏＩｙＳｉ膜
、アモルファスＳｔ 膜）を形成し熱処理により堆積
被膜パターンから選択的に半導体膜中へ不純物を拡散し
て不純物拡散領域を形成する。その後エツチングレート
の差によって選択的にエツチングレートの速い不純物拡
散領域の半導体膜は除去し、エツチングレートの遅い不
純物の拡散されていない領域の半導体膜は残存させると
いう独特の方法を用いていることを特徴とするものであ
る。
えばＰＳＧ膜、Ａｓ ドープドＳ、、１０２膜）のパ
ターンを形成した後、半導体膜（例えはＰｏＩｙＳｉ膜
、アモルファスＳｔ 膜）を形成し熱処理により堆積
被膜パターンから選択的に半導体膜中へ不純物を拡散し
て不純物拡散領域を形成する。その後エツチングレート
の差によって選択的にエツチングレートの速い不純物拡
散領域の半導体膜は除去し、エツチングレートの遅い不
純物の拡散されていない領域の半導体膜は残存させると
いう独特の方法を用いていることを特徴とするものであ
る。
すなわち、素子分離領域形成において、素子分離領域と
なる凹部領域以外の半導体基板表面に不純物を含む堆積
被膜を形成しておく。そうすれは、半導体膜形成後、熱
処理により凹部内以外の半導体膜に選択的に不純物を拡
散することができる。
なる凹部領域以外の半導体基板表面に不純物を含む堆積
被膜を形成しておく。そうすれは、半導体膜形成後、熱
処理により凹部内以外の半導体膜に選択的に不純物を拡
散することができる。
選択拡散後、エツチングレートの差によって選択エッチ
すれば、凹部内の不純物の拡散されていない半導体膜の
みが残存するというものである。
すれば、凹部内の不純物の拡散されていない半導体膜の
みが残存するというものである。
実施例の説明
第２図は半導体膜を埋込み、素子分離領域を形成する本
発明の第１の実施例を示す。
発明の第１の実施例を示す。
Ｐ形Ｓ１ 基板１０上に厚さ０．３ μｍのＳ １０２
膜１１及び不純物を含んだ堆積被膜例えばＰＳＧ膜１２
を形成する。Ｓｉ○２膜１１はＰＳＧ膜１２からＳｔ
基板１０への拡散を防止するための拡散防止膜である。
膜１１及び不純物を含んだ堆積被膜例えばＰＳＧ膜１２
を形成する。Ｓｉ○２膜１１はＰＳＧ膜１２からＳｔ
基板１０への拡散を防止するための拡散防止膜である。
その後、ホトリソ技術によ砂分離領域以外の領域上にホ
トレジストパターン１３を形成する（第２図ａ）。
トレジストパターン１３を形成する（第２図ａ）。
次に、ホトレジストパターン１３をマスクにしてＰＳＧ
膜１２ ＋ ５１０２膜１１及びＳｉ基板１０を所望の
深さまでエツチングする。例えば、ＰＳＧ膜１２ 、５
１０２膜１１のエツチングは、反応性スパッタエツチン
グ法でエツチングガスとしてＣ２”６１Ｃ３Ｆ８，０４
Ｆ８のいずれかを用いて行なう。また、Ｓｉ 基板１０
のエツチングは、反応性スパッタエツチング法あるいは
反応性イオンビームエツチング法等のドライエツチング
技術でエツチングガスとしてＣＦ４．ＣＣｔ４．ＣＦ２
Ｃｔ２．ＳＦ６のいずれかを用いてＳｉ 基板１ｏの表
面から所望の深さまでＳｔをエツチングし、凹部１４を
形成する。その後、ＳＬ 基板１ｏの導電形と同じ導電
形を有する例えばボロンをイオン注入し、凹部１４の底
部にチャンネルストッパーとなるイオン注入領域１５を
形成する（第２図ｂ）。
膜１２ ＋ ５１０２膜１１及びＳｉ基板１０を所望の
深さまでエツチングする。例えば、ＰＳＧ膜１２ 、５
１０２膜１１のエツチングは、反応性スパッタエツチン
グ法でエツチングガスとしてＣ２”６１Ｃ３Ｆ８，０４
Ｆ８のいずれかを用いて行なう。また、Ｓｉ 基板１０
のエツチングは、反応性スパッタエツチング法あるいは
反応性イオンビームエツチング法等のドライエツチング
技術でエツチングガスとしてＣＦ４．ＣＣｔ４．ＣＦ２
Ｃｔ２．ＳＦ６のいずれかを用いてＳｉ 基板１ｏの表
面から所望の深さまでＳｔをエツチングし、凹部１４を
形成する。その後、ＳＬ 基板１ｏの導電形と同じ導電
形を有する例えばボロンをイオン注入し、凹部１４の底
部にチャンネルストッパーとなるイオン注入領域１５を
形成する（第２図ｂ）。
次に、ホトレジストパターン１３を除去した後、加熱酸
化法により全面酸化し凹部１４表面に絶縁性の薄膜例え
ばＳ １０２膜１６を０．２１ｉｍ形成する（第２図Ｃ
）。このとき、四部１４表面以外の領域も酸化されるが
ＰＳＧ膜１膜上２１０２膜１１か形成されているため、
はとんど酸化が適寸ずＳｉｏ２膜１１ａがＳ １０２膜
１１のときに比べて０．０３−０．０４μｍ程度厚くな
る程度である。
化法により全面酸化し凹部１４表面に絶縁性の薄膜例え
ばＳ １０２膜１６を０．２１ｉｍ形成する（第２図Ｃ
）。このとき、四部１４表面以外の領域も酸化されるが
ＰＳＧ膜１膜上２１０２膜１１か形成されているため、
はとんど酸化が適寸ずＳｉｏ２膜１１ａがＳ １０２膜
１１のときに比べて０．０３−０．０４μｍ程度厚くな
る程度である。
次に、半導体膜例えばＰｏＩｙＳｔ膜をＣＶＤ法。
蒸着法、スパッタ法等のいずれかの方法で形成する。そ
れから、熱処理を例えば１０００’Ｃで３０分間施す。
れから、熱処理を例えば１０００’Ｃで３０分間施す。
このとき、ＰＳＧ膜１膜上２上ｏＩｙＳｉ膜１７ａは膜
数７ａ１膜上２リンが拡散され、凹部１４内のＰｏＩｙ
Ｓｉ膜１７には膜数７れない（第２図ｄ）。
数７ａ１膜上２リンが拡散され、凹部１４内のＰｏＩｙ
Ｓｉ膜１７には膜数７れない（第２図ｄ）。
次に、ＰｏＩｙＳｉ膜１７ａを膜数７ａグする。エツチ
ング液としては、例えば硝酸と弗化水素酸と酢酸からな
る混合液を用いて行なう。この場合、ＰＳＧ膜１膜上２
りリンが拡散されているＰｏＩｙＳｉ膜１７ａは膜数７
ａ４内の拡散されていないＰｏＩｙＳｔ膜１７に比べて
１０〜２０倍程度エノチングレー１・が速い。したがっ
て、凹部１４内のＰｏＩｙＳｉ膜１７をほ膜数７エツチ
ングすることなく、ＰＳＧ膜１膜上２上ｏ Ｉ ｙＳ
ｉ膜１７ａをエツチングすることができ、四部１４内に
はＰｏ Ｉ ｙＳ ｉ膜１７が残存する（第２図ｅ）。
ング液としては、例えば硝酸と弗化水素酸と酢酸からな
る混合液を用いて行なう。この場合、ＰＳＧ膜１膜上２
りリンが拡散されているＰｏＩｙＳｉ膜１７ａは膜数７
ａ４内の拡散されていないＰｏＩｙＳｔ膜１７に比べて
１０〜２０倍程度エノチングレー１・が速い。したがっ
て、凹部１４内のＰｏＩｙＳｉ膜１７をほ膜数７エツチ
ングすることなく、ＰＳＧ膜１膜上２上ｏ Ｉ ｙＳ
ｉ膜１７ａをエツチングすることができ、四部１４内に
はＰｏ Ｉ ｙＳ ｉ膜１７が残存する（第２図ｅ）。
次に、ＰｏＩｙＳｉ膜１了に不純物を拡散し、Ｐｏ Ｉ
ｙＳ ｉ膜１７ｂをドープドＰｏ Ｉ ｙＳ ｉ膜に
する（第２図ｆ）。
ｙＳ ｉ膜１７ｂをドープドＰｏ Ｉ ｙＳ ｉ膜に
する（第２図ｆ）。
例えば、不純物拡散方法としては、イオン注入法により
ボロン、リンあるいは砒素のいずれかの注入イオンを用
いて行なう。
ボロン、リンあるいは砒素のいずれかの注入イオンを用
いて行なう。
次に、９００〜１０５０’Ｃ，６〜１０Ｋｙ ／ ｃｉ
の加圧水蒸気中で全面酸化を行ないＳ ｉ０２膜１８を
０．５μｍ程度形成すれは、第２図ｑの如く膜厚の厚い
ＳｉＯ２膜１８全１８る素子分離領域を形成することが
できる。このとき、ＰｏＩｙＳｉ膜１７ｂ表面以外の領
域も酸化されるがＰＳＧ膜１膜上２ｉ○２膜１１ａ修形
成されており、しかも、不純物の拡散されたＰｏ Ｉ
ｙＳ ｉ膜１７ｂに比べて不純物の拡散されていないＳ
ｉ 基板１ｏの方が酸化速度が遅いだめ、はとんど酸化
が進まずＳ ｉＯ２膜１１ｂがＳｉＯ２膜１１ａのとき
に比べて０．０５−０．０７μｍ程度厚くなる程度であ
る。
の加圧水蒸気中で全面酸化を行ないＳ ｉ０２膜１８を
０．５μｍ程度形成すれは、第２図ｑの如く膜厚の厚い
ＳｉＯ２膜１８全１８る素子分離領域を形成することが
できる。このとき、ＰｏＩｙＳｉ膜１７ｂ表面以外の領
域も酸化されるがＰＳＧ膜１膜上２ｉ○２膜１１ａ修形
成されており、しかも、不純物の拡散されたＰｏ Ｉ
ｙＳ ｉ膜１７ｂに比べて不純物の拡散されていないＳ
ｉ 基板１ｏの方が酸化速度が遅いだめ、はとんど酸化
が進まずＳ ｉＯ２膜１１ｂがＳｉＯ２膜１１ａのとき
に比べて０．０５−０．０７μｍ程度厚くなる程度であ
る。
なお、上記実施例においては、Ｓ １０２膜１１ａ及び
ＰＳＧ膜１膜上２存させたままＰｏ Ｉ ｙＳ ｉ膜１
７ｂを酸化したが、５ＩＯ２膜１．１ａ及びＰＳＧ膜１
膜上２ツチング除去した後、全面酸化しても良い。
ＰＳＧ膜１膜上２存させたままＰｏ Ｉ ｙＳ ｉ膜１
７ｂを酸化したが、５ＩＯ２膜１．１ａ及びＰＳＧ膜１
膜上２ツチング除去した後、全面酸化しても良い。
なぜならば、Ｓｉ基板１０とＰｏＩｙＳｉ膜１７ｂと膜
上７ｂ速度がＰｏ Ｉ ｙＳ ｉ膜１７ｂの方が１．５
−２倍程度速い。したがって、Ｓｉ基板１０を０．３ｐ
ｘｒ＋程度酸化すれば、ＰｏＩｙＳｔ １了す土に０．
６ μｍ程度の厚いＳ ｉＯ２膜が形成される。
上７ｂ速度がＰｏ Ｉ ｙＳ ｉ膜１７ｂの方が１．５
−２倍程度速い。したがって、Ｓｉ基板１０を０．３ｐ
ｘｒ＋程度酸化すれば、ＰｏＩｙＳｔ １了す土に０．
６ μｍ程度の厚いＳ ｉＯ２膜が形成される。
以上、第１の実施例によれば、５ｌｏ２膜１６を形成す
る際、Ｓｉ 基板１０全面を酸化するため凹部１４領域
周辺に歪がかからず結晶欠陥が発生しない。しかも、Ｐ
ｏＩｙＳｉ膜１７を形膜数７処理を施せばＰＳＧ膜１膜
上２ＰｏＩｙＳｉ膜１７ａヘリンを拡散することかでき
る。それによ−って、リンを拡散したＰｏＩｙＳｉ膜１
７ａと膜数７ａいないＰｏＩｙＳｉ膜１７との膜数７ン
グレートの差が大きくなり、四部１４内に選択的に、し
かも容易にＰｏ Ｉ ｙＳ ｉ膜１７を残存させること
ができる。
る際、Ｓｉ 基板１０全面を酸化するため凹部１４領域
周辺に歪がかからず結晶欠陥が発生しない。しかも、Ｐ
ｏＩｙＳｉ膜１７を形膜数７処理を施せばＰＳＧ膜１膜
上２ＰｏＩｙＳｉ膜１７ａヘリンを拡散することかでき
る。それによ−って、リンを拡散したＰｏＩｙＳｉ膜１
７ａと膜数７ａいないＰｏＩｙＳｉ膜１７との膜数７ン
グレートの差が大きくなり、四部１４内に選択的に、し
かも容易にＰｏ Ｉ ｙＳ ｉ膜１７を残存させること
ができる。
また、ＰｏＩｙＳｉ膜１７ｂに膜上７ｂ拡散した後、酸
化するだめ、容易に厚いＳ １０２膜１８を形成するこ
とができ、しかも、全面酸化するためＳｉ 基板１０
に歪がかからず結晶欠陥が発生しない。
化するだめ、容易に厚いＳ １０２膜１８を形成するこ
とができ、しかも、全面酸化するためＳｉ 基板１０
に歪がかからず結晶欠陥が発生しない。
次に、本発明の第２の実施例について第３図を用いて説
明する。
明する。
本発明の第１の実施例である第２図ａから第２図Ｃの工
程と同様な方法により、第２図Ｃと同様な構造を有する
第３図ａの構造を得る。第３図ａにオイテ、１０はＳｉ
基板、１１は５１０２ ＭＧ％、 １２はＰＳＧ膜、
１４は凹部、１５はイオン注入領域１６はＳ １０２膜
である。
程と同様な方法により、第２図Ｃと同様な構造を有する
第３図ａの構造を得る。第３図ａにオイテ、１０はＳｉ
基板、１１は５１０２ ＭＧ％、 １２はＰＳＧ膜、
１４は凹部、１５はイオン注入領域１６はＳ １０２膜
である。
次に、半導体膜例えばＰｏ Ｉ ｙＳ ｉ膜１了をＣＶ
Ｄ法、蒸着法、スパッタ法等のいずれかの方法で形成す
る。そして、ＰｏＩｙＳｉ膜１７上に外方拡散防止膜と
なる保護膜例えばＳ １０２膜１９をＣＶＤ法。
Ｄ法、蒸着法、スパッタ法等のいずれかの方法で形成す
る。そして、ＰｏＩｙＳｉ膜１７上に外方拡散防止膜と
なる保護膜例えばＳ １０２膜１９をＣＶＤ法。
プラズマＣＶＤ法、加熱酸化法等のいずれかの方法によ
り形成する（第３図ｂ）。
り形成する（第３図ｂ）。
次に、熱処理を例えば１０００℃て３ｏ分間施す（第３
図Ｃ）。このとき、ＰＳＧ膜１膜上２上ｏ Ｉ ｙＳ
ｉ膜１７ａはＰＳＧ膜１膜上２リンか拡散され、凹部１
４内のＰｏＩｙＳｉ膜１７には膜数７れない。しかも、
ＰｏＩｙＳｉ膜１７ａ表面が８１０２膜１９により保護
されているため、ＰＳＧ膜１膜上２ＰｏＩｙＳｉ膜１７
ａ中に拡散されたリンがＰｏＩｙＳｉ膜１７ａの膜面７
ａ外方拡散せず、Ｐｏ Ｉ ｙＳ ｉ膜１７ａの表面濃
度が低下しない。
図Ｃ）。このとき、ＰＳＧ膜１膜上２上ｏ Ｉ ｙＳ
ｉ膜１７ａはＰＳＧ膜１膜上２リンか拡散され、凹部１
４内のＰｏＩｙＳｉ膜１７には膜数７れない。しかも、
ＰｏＩｙＳｉ膜１７ａ表面が８１０２膜１９により保護
されているため、ＰＳＧ膜１膜上２ＰｏＩｙＳｉ膜１７
ａ中に拡散されたリンがＰｏＩｙＳｉ膜１７ａの膜面７
ａ外方拡散せず、Ｐｏ Ｉ ｙＳ ｉ膜１７ａの表面濃
度が低下しない。
次に、Ｓ １０２膜１９を除去した後、第１の実施例で
ある第２図ｅから９の工程と同様な方法によって、第２
図ｑと同様な構造を有する素子分離領域を形成すること
ができる。
ある第２図ｅから９の工程と同様な方法によって、第２
図ｑと同様な構造を有する素子分離領域を形成すること
ができる。
以」二、第２の実施例によれば、ＰｏＩｙＳｉ膜１７上
にＳ １０２膜１９を形成している／こめ、熱処理の際
、Ｐｏ Ｉ ｙＳ ｉ膜１７ａ表面からリンか外方拡散
しないので、Ｐｏ Ｉ ｙＳ ｉ膜１７ａの表面濃度が
低下しない。したかって、ＰｏＩｙＳｉ膜１７ａを膜面
７ａチングした際、Ｐｏ１ｙＳｉ膜１７ａ表面のリン濃
度低下によるエツチングレートの低下がなく、拡散して
いないＰｏ Ｉ ｙＳ ｉ膜１７とのエツチングレート
の差が大きくなり、凹部１４内に選択的に、しかも容易
にＰｏＩｙＳｉ膜１７を残膜数７ることができる。
にＳ １０２膜１９を形成している／こめ、熱処理の際
、Ｐｏ Ｉ ｙＳ ｉ膜１７ａ表面からリンか外方拡散
しないので、Ｐｏ Ｉ ｙＳ ｉ膜１７ａの表面濃度が
低下しない。したかって、ＰｏＩｙＳｉ膜１７ａを膜面
７ａチングした際、Ｐｏ１ｙＳｉ膜１７ａ表面のリン濃
度低下によるエツチングレートの低下がなく、拡散して
いないＰｏ Ｉ ｙＳ ｉ膜１７とのエツチングレート
の差が大きくなり、凹部１４内に選択的に、しかも容易
にＰｏＩｙＳｉ膜１７を残膜数７ることができる。
なお、第１及び第２の実施例において不純物を含んだ堆
積被膜１２としてＰＳＧ膜を用いて説明したが、Ａｓ
ドープドＳ １０２膜でもよい。
積被膜１２としてＰＳＧ膜を用いて説明したが、Ａｓ
ドープドＳ １０２膜でもよい。
また、第１及び第２の実施例において半導体膜１７とし
てＰｏＩｙＳｉ膜を用いて説明しだが、アモルファスＳ
ｉ膜でもよいことは言うまでもない。
てＰｏＩｙＳｉ膜を用いて説明しだが、アモルファスＳ
ｉ膜でもよいことは言うまでもない。
さらに、第２の実施例において保護膜１９としてＳ １
０２膜を用いて説明したが、５１３Ｎ４膜あるいはフリ
ズマ５１３Ｎ４膜でもよい。
０２膜を用いて説明したが、５１３Ｎ４膜あるいはフリ
ズマ５１３Ｎ４膜でもよい。
また、第１及び第２の実施例において５ｌｏ２膜１６を
形成した後、すぐにＰｏＩｙＳｉ膜１７を形膜数７か、
ＳｉＯ２膜１６全１６した後、リン濃度の下がっている
ＰＳＧ膜１膜上２面層を例えは５００人程度エツチング
してからＰｏ Ｉ ｙＳ ｉ膜１７を形成しても良い。
形成した後、すぐにＰｏＩｙＳｉ膜１７を形膜数７か、
ＳｉＯ２膜１６全１６した後、リン濃度の下がっている
ＰＳＧ膜１膜上２面層を例えは５００人程度エツチング
してからＰｏ Ｉ ｙＳ ｉ膜１７を形成しても良い。
このようにすれば、ＰＳＧ膜１膜上２ン濃度の高い表面
層が露出しているのでＰｏＩｙＳｉ膜１７ａ’への拡散
がさらに容易になる。
層が露出しているのでＰｏＩｙＳｉ膜１７ａ’への拡散
がさらに容易になる。
発明の効果
以上のように、本発明によれば、除去したい領域の半導
体膜に半導体膜下に形成した不純物を含む堆積被膜から
選択的に不純物の拡散でき、しかも、不純物の拡散され
ている領域の半導体膜と不純物の拡散されていない領域
の半導体膜のエツチングレートの差によって選択的に不
純物の拡散されている領域をエツチング除去することが
できる。このことにより、素子分離領域となる凹部内に
容易に、しかも、素子分離領域のパターン１１３に依存
することなく半導体膜を残存させることができる。また
、凹部表面の酸化及び凹部内に残存した半導体膜の酸化
の際、半導体基板を全面酸化するだめ素子分離領域に歪
がかからず結晶欠陥が発生しない。したがって、本発明
は、素子分離領域のパターン巾が凹部中によって決まる
ため、凹部１１コ以上に素子間分離領域が広がることが
なく、しかも、結晶欠陥のない素子間分離領域が形成で
き、高密度な半導体装置の製造に大きく富力するもので
ある。
体膜に半導体膜下に形成した不純物を含む堆積被膜から
選択的に不純物の拡散でき、しかも、不純物の拡散され
ている領域の半導体膜と不純物の拡散されていない領域
の半導体膜のエツチングレートの差によって選択的に不
純物の拡散されている領域をエツチング除去することが
できる。このことにより、素子分離領域となる凹部内に
容易に、しかも、素子分離領域のパターン１１３に依存
することなく半導体膜を残存させることができる。また
、凹部表面の酸化及び凹部内に残存した半導体膜の酸化
の際、半導体基板を全面酸化するだめ素子分離領域に歪
がかからず結晶欠陥が発生しない。したがって、本発明
は、素子分離領域のパターン巾が凹部中によって決まる
ため、凹部１１コ以上に素子間分離領域が広がることが
なく、しかも、結晶欠陥のない素子間分離領域が形成で
き、高密度な半導体装置の製造に大きく富力するもので
ある。
第１図ａ−ｄは従来の素子間分離領域の製造工程断面図
、第２図ａ −ｑは本発明の一実施例にかかる素子間分
離領域の製造工程断面図、第３図ａ〜Ｃは本発明の他の
実施例にかかる素子間分離領域の製造途中工程断面図で
ある。 １０−・−８ｉ基板、１１ 、１６ 、１８ 、１９・
−・・・・Ｓ ｉ０２膜、１２・・・・・・ＰＳＧ膜、
１４・・・・・凹部、１６・・・・・・イオン注入領域
、１７・・・・・・ＰｏＩｙＳｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第２図 ７ ｔｓ ｔｅ 第３図
、第２図ａ −ｑは本発明の一実施例にかかる素子間分
離領域の製造工程断面図、第３図ａ〜Ｃは本発明の他の
実施例にかかる素子間分離領域の製造途中工程断面図で
ある。 １０−・−８ｉ基板、１１ 、１６ 、１８ 、１９・
−・・・・Ｓ ｉ０２膜、１２・・・・・・ＰＳＧ膜、
１４・・・・・凹部、１６・・・・・・イオン注入領域
、１７・・・・・・ＰｏＩｙＳｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第２図 ７ ｔｓ ｔｅ 第３図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の一生面上に拡散防止膜を形成する工
程と、前記拡散防止膜上に不純物を含む堆積被膜を形成
する工程と、前記堆積被膜及び前記拡散防止膜の所定の
領域をエツチングし、さらに前記半導体基板を所望の深
さまでエツチングし凹部を形成する工程と、前記半導体
基板を全面酸化し前記凹部表面に薄膜を形成する工程と
、前記半導体基板上に半導体膜を形成する工程と、熱処
理により前記堆積被膜から前記半導体膜に不純物を拡散
し、不純物拡散領域を形成する工程と、前記半導体膜を
選択的にエツチングし、エツチングレートの速い前記不
純物拡散領域の半導体膜は除去し、エツチングレートの
遅い不純物の拡散されていない凹部内の半導体膜を残存
させる工程とを有することを特徴とする半導体装置の製
造方法。 （２）堆積被膜にＰＳＧ膜を用いていることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の装造方法
。 （３）半導体膜にＰｏ Ｉ ｙＳ ｉ膜を用いているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。 （４）半導体膜の選択工Ｉチングにおいて、弗化水素酸
と硝酸と酢酸の混合液を用いることを特徴とする特許請
求の範囲第１項に記載の半導体装置の製造方法。 （６）半導体基板の一生面上に拡散防止膜を形成する工
程と、前記拡散防止膜上に不純物を含む堆積被膜を形成
する工程と、前記堆積被膜及び前記拡散防止膜の所定の
領域をエツチングし、さらに前記半導体基板を所望の深
さまでエツチングし凹部を形成する工程と、前記半導体
基板を全面酸化し前記凹部表面に薄膜を形成する工程と
、前記半導体基板上に半導体膜を形成する工程と、熱処
理により前記堆積被膜から前記半導体膜に不純物を拡散
し、不純物拡散領域を形成する工程と、前記半導体膜を
選択的にエツチングし、エノチングレートの速い前記純
物拡散領域の半導体膜は除去し、エツチングレートの遅
い不純物の拡散されていない凹部内の半導体膜を残存さ
せる工程と、前記半導体膜に不純物を拡散する工程と、
前記半導体基板を高温酸化雰囲気中で全面酸化する工程
とを有することを特徴とする半導体装置の製造方法。 （６）堆積被膜にＰＳＧ膜を用いていることを特徴とす
る特許請求の範囲第５項に記載の半導体装置の製造方法
。 （７）半導体膜にＰｏＩｙＳｉ膜を用いていることを特
徴とする特許請求の範囲第６項に記載の半導体装置の製
造方法。 （８） 半導体膜の選択エツチングにおいて、弗化水
素酸と硝酸と酢酸の混合液を用いることを特徴とする特
許請求の範囲第１項に記載の半導体装置の製造方法。 （９）保護膜に８１０２膜を用いていることを特徴とす
る特許請求の範囲第５項に記載の半導体装置の製造方法
。 （１０）半導体基板の一主面上に拡散防止膜上形成する
工程と、前記拡散防止膜上に不純物を含む堆積被膜を形
成する工程と、前記堆積破膜及び前記拡散防止膜の所定
の領域をエツチングし、さらに前記半導体基板を所望の
深さまでエツチングし凹部を形成する工程と、前記凹部
表面に薄膜を形成する工程と、前記半導体基板上に半導
体膜を形成する工程と前記半導体膜上に保護膜を形成す
る工程と、熱処理により前記堆積被膜から前記半導体膜
に不純物を拡散し、不純物拡散領域を形成する工程と、
前記保護膜をエツチングする工程と、前記半導体膜を選
択的にエツチングし、エツチングレートの速い前記不純
物拡散領域の半導体膜は除去し、エッチ／グレートの遅
い不純物の拡散されていない凹部内の半導体膜を残存さ
せる工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17572682A JPS5965448A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17572682A JPS5965448A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965448A true JPS5965448A (ja) | 1984-04-13 |
Family
ID=16001157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17572682A Pending JPS5965448A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
-
1982
- 1982-10-06 JP JP17572682A patent/JPS5965448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
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