JPH03145730A - 集積回路半導体デバイスの製造方法 - Google Patents
集積回路半導体デバイスの製造方法Info
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- JPH03145730A JPH03145730A JP2275492A JP27549290A JPH03145730A JP H03145730 A JPH03145730 A JP H03145730A JP 2275492 A JP2275492 A JP 2275492A JP 27549290 A JP27549290 A JP 27549290A JP H03145730 A JPH03145730 A JP H03145730A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積回路半導体デバイスの製造方法に関する
。
。
（従来技術）
例えば電界効果トランジスタやバイポーラトランジスタ
といったデバイス構造を有する集積回路半導体デバイス
チップの製造において、個々のデバイス構造は、シリコ
ン表面部分を局所的に酸化させることにより作製された
いわゆるフィールド酸化物により一般的に隔てられ、さ
らに電気的に分離される。この目的のために、局所酸化
は、酸化から保護されるべきデバイス領域をシリコンナ
イトライドのような適切なマスキング材料よりなる層で
覆って、ウェハ基板を圧力下の酸化雰囲気にさらすこと
により、なされる。この技術をさらに進歩させたものに
、基板とシリコンナイトライドとの間のパッド酸化物と
して知られるシリコンオキサイドの付加的な薄い層を包
含させるようにしたものがある。これは応力緩和が動機
となりなされたものである。さらに、フィールド酸化物
の端での望ましくない「バード・ピーク」の形成を最小
にするために、シリコンオキサイドとシリコンナイトラ
イドの間に第三の層を包含させることが提案されてきた
。それは多結晶シリコンよりなり、例えば、 １９８５年９月１７日にアール９エイチ、ヘイブマンら
に発行された米国特許第４．５４１，１６７号、及び、 エヌ、ホシら、「薄い酸化物とポリシリコンのバッファ
層を用いた改良ＬＯＧＯ３技術」１口本電気化学学会誌
、第９８巻（１９８４年）、７８〜８３頁の論文、 において開示されている。
といったデバイス構造を有する集積回路半導体デバイス
チップの製造において、個々のデバイス構造は、シリコ
ン表面部分を局所的に酸化させることにより作製された
いわゆるフィールド酸化物により一般的に隔てられ、さ
らに電気的に分離される。この目的のために、局所酸化
は、酸化から保護されるべきデバイス領域をシリコンナ
イトライドのような適切なマスキング材料よりなる層で
覆って、ウェハ基板を圧力下の酸化雰囲気にさらすこと
により、なされる。この技術をさらに進歩させたものに
、基板とシリコンナイトライドとの間のパッド酸化物と
して知られるシリコンオキサイドの付加的な薄い層を包
含させるようにしたものがある。これは応力緩和が動機
となりなされたものである。さらに、フィールド酸化物
の端での望ましくない「バード・ピーク」の形成を最小
にするために、シリコンオキサイドとシリコンナイトラ
イドの間に第三の層を包含させることが提案されてきた
。それは多結晶シリコンよりなり、例えば、 １９８５年９月１７日にアール９エイチ、ヘイブマンら
に発行された米国特許第４．５４１，１６７号、及び、 エヌ、ホシら、「薄い酸化物とポリシリコンのバッファ
層を用いた改良ＬＯＧＯ３技術」１口本電気化学学会誌
、第９８巻（１９８４年）、７８〜８３頁の論文、 において開示されている。
典型的には、上述したようにマスク構造の存在のもとて
フィールド酸化物を形成した後、マスク構造をなすシリ
コンナイトライドとポリシリコンの層を、シリコンナイ
トライドにはリン酸のウェットエツチングを使用し、ポ
リシリコンにはプラズマエツチングを用いて、ストリッ
プ・エッチする。一方、シリコン基板はパッド酸化物で
保護されたままである。しかし、そのような保護が特に
フィールド酸化物の近くで欠落し、基板がそこで破壊的
なエツチングを被ることが観測されてきた。
フィールド酸化物を形成した後、マスク構造をなすシリ
コンナイトライドとポリシリコンの層を、シリコンナイ
トライドにはリン酸のウェットエツチングを使用し、ポ
リシリコンにはプラズマエツチングを用いて、ストリッ
プ・エッチする。一方、シリコン基板はパッド酸化物で
保護されたままである。しかし、そのような保護が特に
フィールド酸化物の近くで欠落し、基板がそこで破壊的
なエツチングを被ることが観測されてきた。
以下で説明する本発明は、シリコンナイトライド及びポ
リシリコンの除去中にそのような基板のエツチングを防
ぐためになされたものである。
リシリコンの除去中にそのような基板のエツチングを防
ぐためになされたものである。
（発明の概要）
フィールド酸化物の形成の前に、パッド酸化物層、シリ
コンバッファ層、保護酸化物層、及びシリコンナイトラ
イドマスク層よりなるマスク構造体がシリコンデバイス
領域上に形成される。シリコン層とシリコンナイトライ
ド層の間に保護層を包含させることにより、パッド酸化
物の欠落を抑え、そしてフィールド酸化物形成後にパッ
ド酸化物上の構造のスＩ・リップ・エツチングを行う間
に、付随して起こる基板エツチングを抑えることが見出
だされた。
コンバッファ層、保護酸化物層、及びシリコンナイトラ
イドマスク層よりなるマスク構造体がシリコンデバイス
領域上に形成される。シリコン層とシリコンナイトライ
ド層の間に保護層を包含させることにより、パッド酸化
物の欠落を抑え、そしてフィールド酸化物形成後にパッ
ド酸化物上の構造のスＩ・リップ・エツチングを行う間
に、付随して起こる基板エツチングを抑えることが見出
だされた。
（実施例の説明）
第１図乃至第４図で示される構造の特徴は、シリコン基
板１０（任意に表面エピタキシャル層を有する）、パッ
ド酸化物／フィールド酸化物層１１、（ポリ）シリコン
バッファ層１２、シリコンオキサイド保護層１３、及び
シリコンナイトライドの酸化マスク層１４を有する。
板１０（任意に表面エピタキシャル層を有する）、パッ
ド酸化物／フィールド酸化物層１１、（ポリ）シリコン
バッファ層１２、シリコンオキサイド保護層１３、及び
シリコンナイトライドの酸化マスク層１４を有する。
第１図は、基板１０から始まり、そして、５０オングス
トローム乃至２００オングストロームの望ましい範囲に
ある厚さ（−膜内な厚さは１００オングストローム）の
、パッド酸化物層１１の熱成長、例えば、低圧化学気相
成長法（ＬＰＣＶＤ）による、３００オングストローム
乃至８００オングストロームの望ましい範囲にある厚さ
（公称厚さは６００オングストローム）の、ポリシリコ
ン層１２の堆積、３０オングストローム乃至１００オン
グストロームの望ましい範囲にある厚さ（−般的な厚さ
は５０オングストローム）の、シリコンオキサイド層１
３の熱成長、及び、例えば、低圧化学気相成長法による
、１７００オングストローム乃至３０００オングストロ
ームの望ましい範囲にある厚さ（一般的な厚さは２４０
０オングストローム）での、シリコンナイトライド層１
４の堆積、よりなる、連続処理で形成された最初の構造
体を示す。
トローム乃至２００オングストロームの望ましい範囲に
ある厚さ（−膜内な厚さは１００オングストローム）の
、パッド酸化物層１１の熱成長、例えば、低圧化学気相
成長法（ＬＰＣＶＤ）による、３００オングストローム
乃至８００オングストロームの望ましい範囲にある厚さ
（公称厚さは６００オングストローム）の、ポリシリコ
ン層１２の堆積、３０オングストローム乃至１００オン
グストロームの望ましい範囲にある厚さ（−般的な厚さ
は５０オングストローム）の、シリコンオキサイド層１
３の熱成長、及び、例えば、低圧化学気相成長法による
、１７００オングストローム乃至３０００オングストロ
ームの望ましい範囲にある厚さ（一般的な厚さは２４０
０オングストローム）での、シリコンナイトライド層１
４の堆積、よりなる、連続処理で形成された最初の構造
体を示す。
例えば、摂氏８００度の温度での２０乃至３０分間のド
ライ酸化物への露出による熱成長が、シリコンオキサイ
ド層１１及び１３にとって望ましい場合、堆積法の使用
は妨げられない。そのような堆積は、例えば、シラン、
ジエチルシラン、テトラエチルオルソシリケイト（ＴＥ
ＯＳ） 、テトラメチルシクロテトラシロキサン（ＴＭ
ＣＴＳ）、ジアセトキシジターシャリブトキシシラン（
ＤＡＤＢＳ）、ジアセトキシジイソプロポキシシラン（
ＤＡＤ Ｉ Ｓ） 、）リターシャリプトキシエトキシ
シラン（ＴＢＥＳ）といった試薬の使用を伴う。
ライ酸化物への露出による熱成長が、シリコンオキサイ
ド層１１及び１３にとって望ましい場合、堆積法の使用
は妨げられない。そのような堆積は、例えば、シラン、
ジエチルシラン、テトラエチルオルソシリケイト（ＴＥ
ＯＳ） 、テトラメチルシクロテトラシロキサン（ＴＭ
ＣＴＳ）、ジアセトキシジターシャリブトキシシラン（
ＤＡＤＢＳ）、ジアセトキシジイソプロポキシシラン（
ＤＡＤ Ｉ Ｓ） 、）リターシャリプトキシエトキシ
シラン（ＴＢＥＳ）といった試薬の使用を伴う。
さらに、バッファ層１２は、堆積の上にほぼアモルファ
ス構造体を有することに注意が必要である。
ス構造体を有することに注意が必要である。
しかし、そのような構造体は、その後の処理で、特に層
１４の堆積で、多結晶シリコンにはっきりとなる傾向に
ある。
１４の堆積で、多結晶シリコンにはっきりとなる傾向に
ある。
層１１乃至１４の化学成分に関しては、高純度の要求は
全く課されておらず、半導体の性質で十分だと考えられ
ている。化学量論的にＳ １３ Ｎ ４は酸化マスク材
料として、Ｓｉｏ２はパッド酸化物及び保護層の材料と
して望ましいが、例えば用いられる堆積方法に応じた異
なる化学量論は妨げられない。
全く課されておらず、半導体の性質で十分だと考えられ
ている。化学量論的にＳ １３ Ｎ ４は酸化マスク材
料として、Ｓｉｏ２はパッド酸化物及び保護層の材料と
して望ましいが、例えば用いられる堆積方法に応じた異
なる化学量論は妨げられない。
第２図は、例えば活性領域、素子領域、又は素子活性領
域と呼ばれる、フィールド酸化物の形成中に保護される
領域を形成するためのパターンエツチングよりなる処理
がさらになされた後の、第１図の構造体を示す。バター
ニングは、典型的には、フォトレジスト層の堆積、写真
露光、露光パターンの現像、及びその現像パターンから
その下の層１４，１３．及び１２への移動を有し、これ
らは、適切なプラズマ中での異方性エンチングによりな
される。すなわち層１４及び１３は、例えば酸化物及び
フレオン２３（デュポン社より人手可能）のプラズマ中
で、層１２は、塩素−酸素のプラズマ中でエツチングさ
れる。
域と呼ばれる、フィールド酸化物の形成中に保護される
領域を形成するためのパターンエツチングよりなる処理
がさらになされた後の、第１図の構造体を示す。バター
ニングは、典型的には、フォトレジスト層の堆積、写真
露光、露光パターンの現像、及びその現像パターンから
その下の層１４，１３．及び１２への移動を有し、これ
らは、適切なプラズマ中での異方性エンチングによりな
される。すなわち層１４及び１３は、例えば酸化物及び
フレオン２３（デュポン社より人手可能）のプラズマ中
で、層１２は、塩素−酸素のプラズマ中でエツチングさ
れる。
この時点で任意に、且つ一般的にはレジスト層の除去の
前に、イオン注入のステップが、基板のｐ型或いはｎ型
の導電性のために使用される。
前に、イオン注入のステップが、基板のｐ型或いはｎ型
の導電性のために使用される。
第３図は、典型的には圧力下で水蒸気にさらすことによ
るフィールド酸化物を形成する処理がなされた後の第２
図の構造体を示す。
るフィールド酸化物を形成する処理がなされた後の第２
図の構造体を示す。
第４図は、層１２，１３．及び１４をデバイス領域から
除去し、パッド酸化物及びフィールド酸化物よりなる表
面酸化物層１１を残した後の第３図の構造体を示す。本
発明による望ましい処理は、熱リン酸を用いて層１４を
ウェット争エツチングにより除去し、次に保護層１３及
びバッファ層１２をプラズマ・エツチングにより除去す
ることよりなる。代わりに、層１３及び１４を、例えば
希薄又は緩衝フッ化水素酸を層１３に使用し、水酸化カ
リウム溶液を層１２に使用して、ウェット・エツチング
により除去してもよい。また別の可能性として、バッフ
ァ層１２を酸化し、その後希薄又は緩衝フッ化水素酸中
で酸化された層を除去することがある。
除去し、パッド酸化物及びフィールド酸化物よりなる表
面酸化物層１１を残した後の第３図の構造体を示す。本
発明による望ましい処理は、熱リン酸を用いて層１４を
ウェット争エツチングにより除去し、次に保護層１３及
びバッファ層１２をプラズマ・エツチングにより除去す
ることよりなる。代わりに、層１３及び１４を、例えば
希薄又は緩衝フッ化水素酸を層１３に使用し、水酸化カ
リウム溶液を層１２に使用して、ウェット・エツチング
により除去してもよい。また別の可能性として、バッフ
ァ層１２を酸化し、その後希薄又は緩衝フッ化水素酸中
で酸化された層を除去することがある。
本発明による望ましい処理の主な効果、即ち基板の不慮
のエツチングの防止が実現されるのは、パッド酸化物の
上のマスク構造の除去の間である。
のエツチングの防止が実現されるのは、パッド酸化物の
上のマスク構造の除去の間である。
そのような防止は、以下に説明する。
層１４のリン酸ウェットエツチングの間、保護層１３を
有さない持たない先行技術の構造体の場合、エツチング
液は、シリコンナイトライドだけでなく、その下のポリ
シリコンにも、特に、ポリシリコン層が特にポリシリコ
ン結晶粒界での応力により弱くなる傾向がある場所であ
るフィールド酸化物の付近に、衝突する。その結果であ
るポリシリコンの非平坦さは、プラズマストリップエツ
チング中にその下のパッド酸化物層に再生産される傾向
があり、その結果パッド酸化物を局所的に０ 弱くし、穴を開けさえもする。そのような穴を通して、
基板は層１２のエツチング液に接触する。
有さない持たない先行技術の構造体の場合、エツチング
液は、シリコンナイトライドだけでなく、その下のポリ
シリコンにも、特に、ポリシリコン層が特にポリシリコ
ン結晶粒界での応力により弱くなる傾向がある場所であ
るフィールド酸化物の付近に、衝突する。その結果であ
るポリシリコンの非平坦さは、プラズマストリップエツ
チング中にその下のパッド酸化物層に再生産される傾向
があり、その結果パッド酸化物を局所的に０ 弱くし、穴を開けさえもする。そのような穴を通して、
基板は層１２のエツチング液に接触する。
対照的に、保護層１３が存在すると、シリコンナイトラ
イド層１４のウェットエツチングは、シリコン層１２に
影響を与えず、層１２の均一性と完全さは保持される。
イド層１４のウェットエツチングは、シリコン層１２に
影響を与えず、層１２の均一性と完全さは保持される。
結果として、層１２のプラズマエツチングは層１１の局
所的欠落を引き起さず、基板のエツチングは防がれる。
所的欠落を引き起さず、基板のエツチングは防がれる。
この時点で、この構造体は、例えばパッド酸化物の除去
や金属・酸化物・半導体・電界効果トランジスタ（ＭＯ
ＳＦＥＴ）構造体やコンプリメンタリ金属・酸化物・半
導体（ＣＭＯ８）構造体で使用される電界効果ゲート構
造体の形成を含む、その後のデバイスプロセスの準備が
完了する。本発明による望ましい処理は、バイポーラデ
バイスの製造にも使用される。
や金属・酸化物・半導体・電界効果トランジスタ（ＭＯ
ＳＦＥＴ）構造体やコンプリメンタリ金属・酸化物・半
導体（ＣＭＯ８）構造体で使用される電界効果ゲート構
造体の形成を含む、その後のデバイスプロセスの準備が
完了する。本発明による望ましい処理は、バイポーラデ
バイスの製造にも使用される。
尚、特許請求の範囲の中の参照番号は発明の容品なる理
解の為でその範囲を制限するよう解釈されるべきではな
い。、
解の為でその範囲を制限するよう解釈されるべきではな
い。、
１
第１図乃至第４図は、本発明の望ましい実施例に従った
典型的な処理の連続した段階における半導体構造部分の
図式的な断面図である。 出 願 人：アメリカン テレフォン アンド］ ２ 聞
典型的な処理の連続した段階における半導体構造部分の
図式的な断面図である。 出 願 人：アメリカン テレフォン アンド］ ２ 聞
Claims (9)
- （１）シリコン表面の一部分の上にアイソレーション領
域（１１）を形成する集積回路半導体デバイスの製造方
法において、 上記シリコン表面上の第１酸化物層（１１）の上に酸化
マスク構造体（１１、１２、１３、１４）を形成し、こ
の構造体が上記一部分以下のデバイス領域を覆い、ほぼ
シリコンよりなるバッファ層（１２）及び本質的にシリ
コンナイトライドよりなるマスク層（１４）を有するス
テップと、酸化によりアイソレーション領域（１１）を
形成するステップと、 エッチングで上記デバイス領域から上記構造体（１２、
１３、１４）を除去するステップとを有し、 上記バッファ層と上記マスク層の中間に、ほぼシリコン
オキサイドよりなる第２酸化物層（１３）が包含され、
それにより上記構造体の除去の間に基板のエッチングが
抑えられることを特徴とする集積回路半導体デバイスの
製造方法。 - （２）上記構造体の除去は、マスク層のウェットエッチ
ングによりなされることを特徴とする請求項１記載の製
造方法。 - （３）上記ウェットエッチングは、リン酸へさらすこと
によりなされることを特徴とする請求項２記載の製造方
法。 - （４）上記構造体の除去は、バッファ層（１２）のプラ
ズマエッチングによりなされることを特徴とする請求項
１記載の製造方法。 - （５）上記プラズマエッチングは、塩素・酸素プラズマ
にさらすことによりなされることを特徴とする請求項４
記載の製造方法。 - （６）上記第２酸化物層は、熱成長により形成されるこ
とを特徴とする請求項１記載の製造方法。 - （７）上記第２酸化物層は、堆積により形成されること
を特徴とする請求項１記載の製造方法。 - （８）上記第１酸化物層は、熱成長により形成されるこ
とを特徴とする請求項１記載の製造方法。 - （９）上記酸化マスク構造体は、フォトリソグラフィに
よりパターンが描かれたレジスト層の存在のもとで、異
方的にエッチングされることを特徴とする請求項１記載
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US423992 | 1989-10-19 | ||
| US07/423,992 US5002898A (en) | 1989-10-19 | 1989-10-19 | Integrated-circuit device isolation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145730A true JPH03145730A (ja) | 1991-06-20 |
| JPH0748491B2 JPH0748491B2 (ja) | 1995-05-24 |
Family
ID=23681028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2275492A Expired - Lifetime JPH0748491B2 (ja) | 1989-10-19 | 1990-10-16 | 集積回路半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5002898A (ja) |
| EP (1) | EP0424011B1 (ja) |
| JP (1) | JPH0748491B2 (ja) |
| DE (1) | DE69017140T2 (ja) |
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|---|---|---|---|---|
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| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
| US5248350A (en) * | 1990-11-30 | 1993-09-28 | Ncr Corporation | Structure for improving gate oxide integrity for a semiconductor formed by a recessed sealed sidewall field oxidation process |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4570325A (en) * | 1983-12-16 | 1986-02-18 | Kabushiki Kaisha Toshiba | Manufacturing a field oxide region for a semiconductor device |
| US4541167A (en) * | 1984-01-12 | 1985-09-17 | Texas Instruments Incorporated | Method for integrated circuit device isolation |
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| JPS63137457A (ja) * | 1986-11-28 | 1988-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-10-19 US US07/423,992 patent/US5002898A/en not_active Expired - Lifetime
-
1990
- 1990-10-10 EP EP90311078A patent/EP0424011B1/en not_active Expired - Lifetime
- 1990-10-10 DE DE69017140T patent/DE69017140T2/de not_active Expired - Fee Related
- 1990-10-16 JP JP2275492A patent/JPH0748491B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0268930A (ja) * | 1988-09-02 | 1990-03-08 | Sony Corp | 半導体装置の製造法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69017140D1 (de) | 1995-03-30 |
| JPH0748491B2 (ja) | 1995-05-24 |
| EP0424011A3 (en) | 1993-03-10 |
| EP0424011B1 (en) | 1995-02-22 |
| US5002898A (en) | 1991-03-26 |
| DE69017140T2 (de) | 1995-06-14 |
| EP0424011A2 (en) | 1991-04-24 |
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