KR0148602B1 - 반도체 장치의 소자 격리방법 - Google Patents

반도체 장치의 소자 격리방법 Download PDF

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Abstract

본 발명은 반도체 장치에서 각 트랜지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)을 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird's Beak)을 제거한 소자격리 방법에 관한 것이다.
본 발명의 제1 실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench) 을 이용하여 격리된다.
본 발명의 제2 실시예에 의하면, 트랜치 식각(trench etching) 공정에 의한 트랜치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.

Description

반도체 장치의 소자 격리방법
제1도는 종래의 PBL(Polysilicon Buffered LOCOS)기술에 의한 격리 구조를 나타낸 단면도이다.
제2도는 종래의 다른 기술에 의한 격리구조를 나타낸 단면도이다.
제3도는 종래의 또다른 기술에 의한 소자의 격리구조를 타나낸 단면도로서,
(a)는 산화공정 전의 상태를,
(b)는 산화공정 후의 상태를 각각 나타낸다.
제4도는 본 발명에 의해 버즈-빅 없이 소자격리된 상태를 나타낸 단면도.
제5도 (a)~(j)는 본 발명의 제1 실시예에 의한 격리방법을 각 단계별로 나타낸 공정단면도.
제6도 (a)~(h)는 본 발명의 제2 실시예에 따를 격리방법을 각 단계별로 도시한 공정 단면도이다.
[기술분야]
본 발명은 반도체 장치에서 각 트랜지스터의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallowtrench)을 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird's Beak)을 제거한 소자격리 방법에 관한 것이다.
[발명의 배경]
반도체와 관련있는 사람들에게 있어, 가장 널리 알려진 소자격리기술은 LOCOS일 것이다.
LOCOS란 용어를 접하게 된 당업자들은 가장 먼저 버즈-빅(bird's beak)을 떠올릴 것이다.
버즈-빅이란, LOCOS 공정시 활성영역으로 수평적 침투한 새부리 형상의 산화영역을 가리킨다.
이러한 버즈-빅으로 인해 소자의 활성영역의 크기는 실제 마스크 크기에 비해 축소된다.
따라서, 64M이상의 집적도를 요구하는 ULSI의 제조에 큰 걸림돌이 되고 있다.
최근, 버즈-빅을 줄이기 위해, 단결정실리콘보다 열산화 속도가 빠른 다결정 실리콘을 이용한 PBL(Polysilicon Buffered LOCOS)공정이 개발되었다.
제1도는 PBL 공정에 의해 필드영역이 격리된 상태의 단면구조를 나타낸다.
참조부호 15는 폴리실리콘을 나타낸다.
PBL공정시, 상기 폴리실리콘층(15)의 산화속도는 실리콘기판(11)의 산화속도보다 빠르기 때문에 폴리실리콘층(15)은 활성영역으로의 산소의 침투를 막아 버즈-빅의 확장을 저지시킨다.
그러나, 상기 폴리실리콘층(15)이 산화됨에 따라 발생하는 스트레스로 인해 질화막(17)은 윗방향으로 스트레인(strain) 된다.
그 결과, 스트레인된 질화막(17)과 폴리실리콘층(15) 사이로 산소가 침투되어 제1도에서, BB로 표기된 만큼의 폭을 갖는 버즈-빅이 발생된다.
제2도는 제1도에 도시된 PBL 공정을 개선한 방법에 의해 산화 공정을 수행한 후의 단면구조를 나타낸 것이다.
이방법은 비등방식각을 이용하여 측면질화막(28)을 형성한 후 산화 공정을 수행한 것으로, 상기 PBL과 같은 측면으로 산소가 침투하는 것을 막아 버즈-빅의 폭(BB)을 줄이고자 한 것이다.
그러나, 이 방법 역시, 측면질화막(28)과 기판(21)간의 계면을 통하여 침투하는 산소를 완벽히 차단할 수 없기 때문에 산화시, 상기 측면질화막(28)의 하부에 스트레스가 생긴다.
따라서, 상가 계면의 틈이 점차 벌어지고 다시 산화되는 일련의 과정이 진행되어 버즈-빅이 발생된다.
제3도는 가장 최근에 보고되어, 버즈-빅의 폭(BB)을 최소화한 기술로서, 제1도의 PBL 공정을 이용함과 아울러 산화시 질화막의 스트레스로 인한 변형을 방지하여 측면으로부터의 산소의 계면침투를 억제한 것이다.
제3(a)도는 열산화 공정간의 단면구조를 나타낸 것이고, 제3(b)도는 열산화 후의 단면구조를 각각 나타낸 것이다.
이 방법은 2층의 패드산화막(33,34)을 형성한 후, 질화막(37)의 패터닝시 상기 상층의 패드산화막(34)을 과식각하여 측면홈을 형성하고, 이 측면홈을 포함하여 질화막(37)의 전면에 다결정실리콘(35)을 도포한 후, 열산화함으로써 질화막(37)의 변형을 방지함과 아울러 산소의 측면침투를 저지시킨 것이다.
이상의 기술적인 배경설명과 같이, LOCOS 공정이 개발된 이후, 새부리 모양의 수평적침투 산화영역인 버즈-빅을 최소화하기 위해 여러 가지의 방법들이 제시되어 오고 있으나, 버즈-빅의 발생을 완전히 제거하지 못하고 있는 실정이다.
사실, 64M급 이상의 집적도를 요구하는 IC에 있어서는 소자크기의 등비축소 보다 버즈-빅의 최소화가 더 힘든 과제이다.
따라서, IC의 집적도 향상이라는 측면에서, 버즈-빅을 가급적 최소화하거나 완전 제거할 수 있는 소자격리 방법의 개발이 시급한 시점에 있다.
[발명의 요약]
본 발명의 목적은 버즈-빅 없이 필드영역(또는 필드산화막)을 형성할 수 있는 소자격리 방법을 제공하는데 있다.
상기 목적에 부응하는 본 발명의 제1 실시예는 반도체 장치의 제조를 위한 LOCOS(Local Oxidation of Silicon)방법에 있어서,
a) 반도체 기판 위체 패드산화막, 폴리실리콘층, 규소산화막, 질화막 및 규소산화막을 순차적으로 형성하는 공정;
b) 활성영역을 정의한 후, 비활성영역의 상기 규소산화막, 질화막 및 규소산화막을 순차적으로 식각하는 고정;
c) 정의된 활성영역의 측면에 측면질화막을 형성하고, 상기 비활성영역의 노출된 폴리실리콘층 상부에 절연층을 형성하는 공정;
d) 상기 측면질화막을 개구하고 개구된 측면질화막 패턴을 이용하여 상기 기판의 소정부위 까지 식각한 후 이 식각부에 절연물을 매몰하여, 상기 제거된 측면질화막 패턴에 대응하는 폭을 갖으며 절연물로 채워진 저심도랑(insulator-filled shallow trench)(59)을 형성하는 공정;
e) 상기 도랑에 의해 격리된 활성영역의 질화막과 비활성영역의 패드 산화막을 각각 노출시킨 후, 기판을 열산화하여 버즈-빅(bird's beak)이 없는 필드 산화막을 형성하는 공정; 및
f) 상기 활성영역에 남아있는 패드산화막 상부의 층들을 차례로 제거하는 공정으로 이루어진다.
상기 목적에 부응하는 본 발명의 제2 실시예는 반도체 장치의 제조를 위한 LOCOS(Local Oxidation of Silicon) 방법에 있어서,
a) 반도체 기판의 전면에 패드산화막, 폴리실리콘층, 규소산화막, 질화막 및 다결정규소박막을 순차적으로 형성하는 공정;
b) 트랜치 격리마스크를 이용하여 상기 기판의 소정부위를 포함하고 상기 기판상에 형성된 각층들의 두께에 대응하는 깊이를 갖는 트랜치 형성을 위한 트랜치 식각공정;
c) 상기 트랜치 패턴을 충분히 피복할 수 있을 정도의 두께로 격리절연막을 도포하는 공정;
d) 상기 다결정규소박막을 1차 연마중지막으로 이용하고, 상기 질화막을 2차 연마중지막으로 이용하여 상기 격리절연막을 기계화학적 연마방법(Chemical-Mechanical Polishing)에 의해 평탄화 하는 공정;
e) 상기 평탄화된 격리절연막에 의해 정의된 활성영역의 상부를 후속공정의 열산화로부터 보호하기 위하여, 상기 격리절연막을 포함한 활성영역 상부에 질화막 패턴을 형성하는 공정;
f) 상기 비활성영역의 패드산화막을 노출시킨 후, 기판을 열산화하여 버즈-빅(bird's beak)이 없는 필드산화막을 형성하는 공정; 및
g) 상기 활성영역에 남아있는 패드산화막 상부의 층들을 차례로 제거하는 공정으로 이루어진다.
본 발명에 의하면, 제1도~제3도와 같은 기존의 격리방법들과는 달리 절연막으로 채워진 저심도랑(insulator-filled shallow trench)을 이용하여 산화공정시 산소의 측면침투를 근본적으로 방지함으로써 버즈-빅을 완전제거할 수 있다.
본 발명의 다른 특징은 첨부도면을 참조하여 상세히 설명되는 실시예에 의해 보다 명확해 질 것이다.
[실시예]
제4도는 본 발명에 의해 제작된 격리구조를 나타내며, 제5도는 제4도의 격리방법을 나타내며, 제6도는 본 발명의 제2 실시예에 따른 격리방법을 나타낸 것이다.
용이한 설명을 위해, 소자를 구성하는 각 요소들은 끝자리수의 번호가 같은 참조부호를 부여하였으며, 중복되는 부분에 대한 설명은 생략하기로 한다.
이하, 본 발명의 제1 실시예를 제5도 (a)~(j)를 참조하여 상세히 설명한다.
제5(a)도를 참조하여, 실리콘기판(51)을 산화하여 패드산화막(52)을 형성한 후, 폴리실리콘층(53), 규소산화막(54), 질화막(55) 및 규소산화막(56)을 순차적으로 형성한다.
상기 패드산화막(52)은 약 300~500Å 두께로 형성되고, 폴리실리콘(53)은 약 2000Å 두께로 형성된다.
제5(b)도를 참조하여, 소정의 감광막 패턴(도시 안됨)을 이용하여 활성영역을 정의한 후, 비활성영역상의 규소산화막(56), 질화막(55) 및 규소산화막(54)을 차례로 식각한다.
이어, 질화물을 전면엔 도포한 후, 비등방성식각을 이용하여 정의된 활성영역상에 있는 절연막들의 측면에 측면질화막(57)을 형성한다.
비활성영역의 노출된 폴리실리콘층(53) 위에는 규소산화막(58)을 형성한다.
상기 측면질화막(57)의 폭에 의해 도랑(trench)의 폭이 결정된다.
제5(c)도를 참조하여, 상기 측면질화막(57)을 제거한 후, 제거된 측면질화막(57) 하부의 층들과 기판(51)의 소정부위 까지 연속적으로 식각하여 도랑(trench)을 형성한다.
이때, 이 도랑의 깊이는 후술되는 필드산화막 형성을 위한 산화공정시 버즈-빅의 형성을 완전히 방지할 수 있을정도의 깊이를 갖는 것으로서, 소망하는 바에 따라 임의의 깊이로 할 수 있다.
바람직한 예로서, 상기 도랑의 폭은 3㎛이하이고, 그 깊이는 5㎛를 초과할 수 없다.
이어, 상기 도랑을 절연물로 채운다.
상기 절연막으로 채워진 도랑(59)의 높이는 제5(d)도에 도시한 바와 같이, 상기 규소산화막(56)의 높이와 일치한다.
이때, 상기 절연물로서, 붕소와 인을 포함한 BPSG(Boron Phosphorous Silica Glass)나 질화물(Si3N4), 또는 폴리이미드(polyimide)를 사용할 수 있다.
이어. 제5(e)를 참조하여, 상기 규소산화막(58,56)을 식각한다.
이때, 상기 규소한솨막들(58,56)이 제거됨과 동시에 상기 도랑에 채워진 상기 절연막(59)도 어느정도, 즉 상기 규소산화막(56)의 두께만큼 식각된다.
이 공정에서, 상기 질화막(55)은 식각중지막(etching stopper)으로 사용된다.
제5(f)도를 참조하여, 상기 절연막으로 채워진 도랑(59)으로 격리된 비활성영역 또는 필드영역의 폴리실리콘층(53)을 식각한다.
제5(g)도는 규소기판(51)을 열산화하는 공정을 나타낸다.
상기 질화막(55)과 절연막으로 채워진 도랑(59)이 상부와 측면으로부터의 산소의 유입을 막아준다.
그 결과, 버즈-빅이 없는 필드산화막(50)이 형성된다.
이때, 폴리실리콘의 빠른 산화특성을 이용함과 동시에 상기 질화막(55)의 스트레인(strain)을 방지하기 위하여, 열산화 공정전에 제5(g-1)도에 도시한 바와 같은 공정을 추가할 수 있다.
즉, 제5(g-1)도에 도시한 바와 같이, 약 400Å 두께의 폴리실리콘층(55')을 도포한 후에 열산화 공정을 수행하면, 제5(g-2)도에 나타낸 바와 같이, 열산화시 발생할 수 있는 질화막(55)의 변형을 방지할 수 있다.
제5(h)~(5j)도를 참조하여, 상기 필드산화막(50)에 의해 격리된 활성영역에 남아있는 패드산화막(52) 상부의 층들, 즉 질화막(55), 규소산화막(54) 및 폴리실리콘층(53)을 차례로 제거하면, 활성영역은 상기 절연막으로 채워진 도랑(59)에 의해 버즈-빅이 제거된 필드산화막(50)과 완전 격리된다.
다음은 본 발명의 제2 실시예를 제6도 (a)~(h)를 참조하여 상세히 설명한 것이다.
본 발명의 제2 실시예는 상술한 측면빌화막(57) 패턴에 의해 절연막으로 채워진 도랑(insulator-filled trench)을 이용하여 활성영역을 정의하는 제1 실시예와 달리, 트랜치 격리마스크에 의한 트랜치 식각(trencdh etching) 공정을 이용하여 제작된다.
제6(a)도를 참조하여, 실리콘기판(61)의 전면에 패드산화막(62), 폴리실리콘층(63), 규소산화막(64), 질화막(65) 및 다결정규소박막(66)을 순차적으로 형성한다.
상기 패드산화막(62)은 약 300~500Å 두께로 형성되고, 폴리실리콘층(63)은 약 2000Å 두께로 형성된다.
또한, 후속의 평탄화 공정에서 1차 연마중지막으로 이용될 상기 다결정규소박막(66)과 2차 연마중지막으로 이용될 질화막(65)의 두께는 후술되는 트랜치 패턴의 깊이와 격리절연막과의 연마선택비를 고려하여 각각 결정된다.
제6(b)도를 참조하여, 트랜치 격리마스크(도시안됨)를 이용하여 트랜치 형성을 위한 트랜치 식각공정을 수행한다.
즉, 상기 마스크를 이용하여 활성영역을 정의한 후, 상기 다결정규소박막(66), 질화막(65), 규소산화막(64), 폴리실리콘층(63) 및 패드산화막(62)에 이어 기판(61)의 소정부위까지 연속적으로 식각한다.
이 공정에서 형성된 트랜치 패턴은 상기 기판(61)의 소정부위를 포함하고 상기 기판상에 형성된 각층들의 두께에 대응하는 깊이를 갖는다.
바람직한 예로서, 상기 트랜치 패턴의 폭은 3㎛를 초과하지 않으며 트랜치 패턴의 깊이는 5㎛를 초과하지 않는다.
이어, 상기 트랜치(또는 도랑)를 충분히 피복할 수 있을 정도의 두께로 격리절연막(67)을 도포한다.
제6(c)도를 참조하여, 상기 격리절연막(67)을 다결정규소박막(66)이 노출될 때까지 기계화학적 연마방법(Chemical-Mechanical Polishing)에 의해 평탄화한다.
이 공정에서, 상기 다결정규소박막(66)은 1차 연마중지막(stopper)으로 사용된다.
이어, 제6(d)도를 참조하여, 노출된 다결정규소박막(66)을 건식식각 또는 습식식각에 의해 제거한 후, 상기 질화막(65)을 2차 연마중지막으로 사용하여 격리절연막(67)을 기계화학적 연마하여 평탄화한다.
이어, 상기 2차 연마중지막으로 사용된 상기 질화막(65)을 식각한다.
제6(e)도 내지 6(f)도를 참조하여, 상기 격리절연막(67)에 의해 정의된 활성영역을 후속공정의 열산화로부터 보호하기 위하여, 상기 격리절연막(67)을 포함한 활성영역 상부에 질화막 패턴(65')을 형성한다.
이어, 비활성영역의 다결정실리콘박막(63)을 토출시킨다.
제6(g)도를 참조하여, 상기 노출된 다결정실리콘박막(63)을 제거한 후, 기판(61)을 열산화하여 버즈-빅이 없는 필드산화막(60)을 형성한다.
이어, 상기 필드산화막(60)에 의해 격리된 활성영역상에 남아있는 패드산화막(62) 상부의 충돌, 즉 질화막패턴(65'), 규소산화막(64) 및 다결정규소박막(63)을 순차적으로 제거하면, 제6(h)도에 나타낸 바와 같이, 소자의 활성영역과 비활성영역이 격리수단(절연막이 채워진 트랜치)에 의해 격리된 격리구조가 완성된다.
이상 설명한 바와 같이 본 발명의 격리방법에 의하면, 절연막으로 채워진 저심도랑(insulator-filled shallow trench)을 이용하여 활성영역을 정의한 후 열산화 공정을 수행함으로써, 필드산화막 형성시 산소의 측면침투를 근복적으로 방지할 수 있다.
그 결과, 버즈-빅이 없는 필드산화막을 형성할 수 있다.
따라서, IC의 집적도 향상이라는 측면에서 버즈-빅을 가급적 최소화하거나 완전 제거할 수 있는 소자격리 방법의 개발이 시급한 현 시점에 있어서, 본 발명의 격리방법에 의한 버즈-빅의 완전제거는 1G급 정도의 집적도를 요구하는 반도체 제작에 매우 유용하게 적용될 수 있다.

Claims (8)

  1. 반도체 장치의 제조를 위한 LOCOS(Local Oxidation of Silicon) 방법에 있어서, a) 반도체 기판(51)위에 패드산화막(52), 폴리실리콘층(53), 규소산화막(54), 질화막(55) 및 규소산화막(56)을 순차적으로 형성하는 공정; b) 활성영역을 정의한 후, 비활성영역상의 상기 규소산화막(56), 질화막(55) 및 규소산화막(54)을 순차적으로 식각하는 공정; c) 정의된 활성영역상에 있는 막(54~56)의 측면에 측면질화막(57)을 형성하고, 상기 비활성영역의 노출된 폴리실리콘층(53) 상부에 절연층(58)을 형성하는 공정; d) 상기 측면질화막(57)을 개구하고 개구된 측면질화막 패턴을 이용하여 상기 기판(51)의 소정부위 까지 식각한 후 이 식각부위에 절연물을 매몰하여, 상기 제거된 측면질화막(57) 패턴에 대응하는 폭을 갖으며 절연물로 채워진 저심도랑(insulator-filled shallow trench)을 형성하는 공정; e) 상기 도랑에 의해 격리된 활성영역의 질화막(55)과 비활성영역의 패드산화막(52)을 각각 노출시킨 후, 기판을 열산화하여 버즈-빅(bird's beak)이 없는 필드산화막(50)을 형성하는 공정; 및 f) 상기 활성영역에 남아있는 패드산화막(52) 상부의 층들을 차례로 제거하는 공정으로 이루어진 반도체 장치의 소자격리 방법.
  2. 제1항에 있어서, 상기 (e)공정의 열산화공정 전에 폴리실리콘의 빠른 산화특성을 이용함과 동시에 상기 질화막(55)의 스트레인(strain)을 방지하기 위하여, 기판의 전면에 약 400Å 두께의 폴리실리콘층(55')을 증착하는 공정을 부가한 반도체 장치의 소자격리방법.
  3. 제1항에 있어서, 상기 절연물로 채워진 저심도랑(59)의 폭 3㎛ 이하이고, 그 깊이는 5㎛ 이하인 반도체 장치의 소자격리방법.
  4. 제1항에 있어서, 상기 (d)공정의 저심도랑(59)을 채우는 절연물이 BPSG(Boron Phosphorous Silica Glass), Si3N4및 폴리이미드(polyimide) 중의 어느 하나로 이루어진 반도체 장치의 소자격리방법.
  5. 반도체 장치의 제조를 위한 LOCOS(Local Oxidation of Silicon) 방법에 있어서, a) 반도체 기판(61)의 전면에 패드산화막(62), 폴리실리콘층(63), 규소산화막(64), 질화막(65) 및 다결정규소박막(66)을 순차적으로 형성하는 공정; b) 트랜치 격리마스크를 이용하여 상기 기판(61)의 소정부위를 포함하고 상기 기판상에 형성된 각층들의 두께에 대응하는 깊이를 갖는 트랜치 형성을 위한 트랜치 식각공정; c) 상기 트랜치 패턴을 충분히 피복할 수 있을 정도의 두께로 격리절연막(67)을 도포하는 공정; d) 상기 다결정규소박막(66)을 1차 연마중지막으로 이용하고, 상기 질화막(65)을 2차 연마중지막으로 이용하여 상기 격리절연마(67)을 기계화학적 연마방법(Chemical-Mechanical Polishing)에 의해 평탄화하는 공정; e) 상기 평탄화된 격리절연만(67)에 의해 정의된 활성영역의 상부를 후속공정의 열산화로부터 보호하기 위하여, 상기 격리절연막(67)을 포함한 활성영역 상부에 질화막 패턴(65')을 형성하는 공정; f) 상기 비활성영역의 패드산화막(62)을 노출시킨 후, 기판을 열산화하여 버즈-빅(bird's beak)이 없는 필드산화막(60)을 형성하는 공정; 및 g) 상기 활성영역에 남아있는 패드산화막(52) 상부의 층들을 차례로 제거하는 공정으로 이루어진 반도체 장치의 소자격리방법.
  6. 제5항에 있어서, 상기 (b)공정에 의해 형성된 트랜치 패턴의 폭은 3㎛ 이하이고, 트랜치 패턴의 깊이는 5㎛ 이하인 반도체 장치의 소자격리방법.
  7. 제5항에 있어서, 상기 1차 연마중지막으로 사용된 상기 다결정규소박막(66)과 2차 연마중지막으로 사용된 질화막(65)의 두께는 상기 트랜치 패턴의 깊이와 격리절연막(67)과의 연마선택비를 고려하여 결정되며, 상기 폴리실리콘층(63)의 두께는 약 2000Å이고, 상기 패드산화막(62)의 두께는 약 300~500Å이고, 상기 패드산화막(62)의 두께는 약 300~500Å인 반도체 장치의 소자격리방법.
  8. 제5항에 있어서, 상기 (c)공정의 격리절연막(67)이 BPSG(Boron Phosphorous Silica Glss), Si3N4및 폴리이미드(polymide) 중의 어느 하나로 이루어진 반도체 장치의 소자격리방법.
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