JPS63137457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63137457A JPS63137457A JP28468486A JP28468486A JPS63137457A JP S63137457 A JPS63137457 A JP S63137457A JP 28468486 A JP28468486 A JP 28468486A JP 28468486 A JP28468486 A JP 28468486A JP S63137457 A JPS63137457 A JP S63137457A
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
多結晶シリコン層を挟持する耐酸化膜をマスクに用いて
半導体基板面の選択熱酸化を行うことによって、該熱酸
化に際し耐酸化膜が挟持する多結晶シリコン層の側面に
も酸化シリコンのバーズビークを生じ、該バーズビーク
が半導体基板面に及ぼす加圧応力によって該半導体基板
面に形成される選択酸化膜の縁部に発生するバーズビー
クを抑止し、これによって選択酸化膜幅の縮小を図る。
半導体基板面の選択熱酸化を行うことによって、該熱酸
化に際し耐酸化膜が挟持する多結晶シリコン層の側面に
も酸化シリコンのバーズビークを生じ、該バーズビーク
が半導体基板面に及ぼす加圧応力によって該半導体基板
面に形成される選択酸化膜の縁部に発生するバーズビー
クを抑止し、これによって選択酸化膜幅の縮小を図る。
零発期は半導体装置の製造方法に係り、特に素子或いは
機能領域を分離画定するフィールド酸化膜の形成方法に
関する。
機能領域を分離画定するフィールド酸化膜の形成方法に
関する。
ＭＯＳ型の半導体集積回路装置（ＭＯ３ＩＣ）等におい
て半導体素子を分離画定するのに、下部にチャネルスト
ッパを有する厚いフィールド酸化膜が用いられる。
て半導体素子を分離画定するのに、下部にチャネルスト
ッパを有する厚いフィールド酸化膜が用いられる。
上記素子分離用のフィールド酸化膜は、端面が滑らかに
形成されるので、該端面に接する基板面における欠陥発
生が防止されてリーク電流が減少する、同じくフィール
ド酸化膜の端面が滑らかに形成されることによって該フ
ィールド酸化膜の端面を横切る部分におけるゲート電極
やドレイン配線等カバレージが向上しその品質低下が防
止される、フィールド酸化膜とチャネルストッパが自己
整合的に形成されるので両者の位置ずれに起因するソー
ス−ドレイン間リークや、チャネル幅の減少を生ずるこ
とがない等の利点により、近時、ＬＯＣＯ５法と呼ばれ
る選択酸化法によって主とじて形成されるようになって
いる。
形成されるので、該端面に接する基板面における欠陥発
生が防止されてリーク電流が減少する、同じくフィール
ド酸化膜の端面が滑らかに形成されることによって該フ
ィールド酸化膜の端面を横切る部分におけるゲート電極
やドレイン配線等カバレージが向上しその品質低下が防
止される、フィールド酸化膜とチャネルストッパが自己
整合的に形成されるので両者の位置ずれに起因するソー
ス−ドレイン間リークや、チャネル幅の減少を生ずるこ
とがない等の利点により、近時、ＬＯＣＯ５法と呼ばれ
る選択酸化法によって主とじて形成されるようになって
いる。
この選択酸化によるフィールド酸化膜はその端面にバー
ズビークと称する烏の嘴状の半導体基板面に沿う突出部
が形成されて、その分フィールド酸化膜の幅が広く形成
されるという問題があり、高集積化されるＭＯ３ＩＣ等
においては、集積度向上のためにバーズビーク幅を小さ
く抑える選択酸化方法が要望されている。
ズビークと称する烏の嘴状の半導体基板面に沿う突出部
が形成されて、その分フィールド酸化膜の幅が広く形成
されるという問題があり、高集積化されるＭＯ３ＩＣ等
においては、集積度向上のためにバーズビーク幅を小さ
く抑える選択酸化方法が要望されている。
従来の選択酸化方法において、酸化阻止用の耐酸化マス
ク膜には、耐酸化膜例えば窒化シリコン（ＳｉＪ＊）等
の単層構造膜が用いられており、ＭＯ３ＩＣ等の製造に
際しては第２図に示すように、半導体基板１上に熱酸化
により形成した厚さ５００〜１０００人程度のストレス
緩衝及びエツチングストッパの役目を果たす初期酸化膜
２上に、単層構造の耐酸化膜即ち厚さ７００〜１５００
人程度のＳｉ：＋Ｎ４膜パターン３を形成し、該５ｔＪ
４膜パターン３をマスクにし、加湿酸素（ｗｅｔ Ｏ□
）雰囲気中において、９００〜１１００℃程度の温度で
熱酸化を行い、該基板１の表出面に選択的に厚さ６００
０〜８０００人程度のフィールド酸化膜４が形成されて
いた。
ク膜には、耐酸化膜例えば窒化シリコン（ＳｉＪ＊）等
の単層構造膜が用いられており、ＭＯ３ＩＣ等の製造に
際しては第２図に示すように、半導体基板１上に熱酸化
により形成した厚さ５００〜１０００人程度のストレス
緩衝及びエツチングストッパの役目を果たす初期酸化膜
２上に、単層構造の耐酸化膜即ち厚さ７００〜１５００
人程度のＳｉ：＋Ｎ４膜パターン３を形成し、該５ｔＪ
４膜パターン３をマスクにし、加湿酸素（ｗｅｔ Ｏ□
）雰囲気中において、９００〜１１００℃程度の温度で
熱酸化を行い、該基板１の表出面に選択的に厚さ６００
０〜８０００人程度のフィールド酸化膜４が形成されて
いた。
しかし単層の耐酸化膜即ちＳｉ：＋Ｌ膜パターン３を耐
酸化マスクに用いる従来の選択酸化方法においては、上
記フィールド酸化膜厚においてＳｉＪ。
酸化マスクに用いる従来の選択酸化方法においては、上
記フィールド酸化膜厚においてＳｉＪ。
膜パターン３の縁部の下部にフィールド酸化膜４側から
酸化シリコン（ＳｉＯ□）のバーズビーク５が０．５〜
０．８μｍ程度の広い幅（匈、）に突出し、その分素子
分離用のフィールド酸化膜の幅が拡大して該半導体ＩＣ
の集積度が低下するという問題があった。なお上記バー
ズビークの幅は５ｉ３８ａ膜パターン３及びその下部の
初期酸化膜２を除去し、更にフィールド酸化膜４の全面
エツチングを２０００人程度行った後の実用時の値であ
る。
酸化シリコン（ＳｉＯ□）のバーズビーク５が０．５〜
０．８μｍ程度の広い幅（匈、）に突出し、その分素子
分離用のフィールド酸化膜の幅が拡大して該半導体ＩＣ
の集積度が低下するという問題があった。なお上記バー
ズビークの幅は５ｉ３８ａ膜パターン３及びその下部の
初期酸化膜２を除去し、更にフィールド酸化膜４の全面
エツチングを２０００人程度行った後の実用時の値であ
る。
本発明が解決しようとする問題点は、従来の半導体装置
の製造方法において、選択酸化法で形成するフィールド
酸化膜に広い幅のバーズビークが形成されて素子間を分
離するフィールド酸化膜の幅が拡大し、半導体装置の集
積度が低下せしめられていたことである。
の製造方法において、選択酸化法で形成するフィールド
酸化膜に広い幅のバーズビークが形成されて素子間を分
離するフィールド酸化膜の幅が拡大し、半導体装置の集
積度が低下せしめられていたことである。
上記問題点は、多結晶シリコン層（６）を挟持する耐酸
化膜（３ａ） （３ｂ）をマスクに用いて半導体基板面
の選択酸化を行う工程を含む本発明による半導体装置の
製造方法によって解決される。
化膜（３ａ） （３ｂ）をマスクに用いて半導体基板面
の選択酸化を行う工程を含む本発明による半導体装置の
製造方法によって解決される。
選択酸化においてバーズビークを縮小するためには、耐
酸化膜の下部にストレス緩衝用及びエツチングストッパ
用として設ける初期酸化膜ができるだけ薄いことが望ま
しいが、この初期酸化膜の厚さはその上に形成される耐
酸化膜例えば５ｉＪａ膜をパターンニングするに際して
のエツチングの選択比によって主として決められる。そ
してこのエツチングにおける５ｊＪ４膜と酸化膜即ちＳ
ｉ０ｇ膜との選択比は２〜３：工程度であるので、前記
従来方法における７００〜１５００人程度のＳｉ、Ｎ４
膜厚に対して初期酸化膜厚は少な（とも３５０〜７５０
Å以上必要となる。
酸化膜の下部にストレス緩衝用及びエツチングストッパ
用として設ける初期酸化膜ができるだけ薄いことが望ま
しいが、この初期酸化膜の厚さはその上に形成される耐
酸化膜例えば５ｉＪａ膜をパターンニングするに際して
のエツチングの選択比によって主として決められる。そ
してこのエツチングにおける５ｊＪ４膜と酸化膜即ちＳ
ｉ０ｇ膜との選択比は２〜３：工程度であるので、前記
従来方法における７００〜１５００人程度のＳｉ、Ｎ４
膜厚に対して初期酸化膜厚は少な（とも３５０〜７５０
Å以上必要となる。
本発明の方法においては耐酸化膜即ち５ｔ３Ｎ、膜を多
結晶シリコン層を介在せしめることによって２Ｎに分け
、下層の５ｉＪ４膜を薄く形成することによって該下層
の５ｔｓＮａ膜のエツチングストッパ用として機能する
初期酸化膜の厚さを大幅に減少させた。
結晶シリコン層を介在せしめることによって２Ｎに分け
、下層の５ｉＪ４膜を薄く形成することによって該下層
の５ｔｓＮａ膜のエツチングストッパ用として機能する
初期酸化膜の厚さを大幅に減少させた。
更にバーズビーク幅の縮小には、耐酸化膜の機械的強度
を増しその圧迫によってバーズビークの成長を抑えるよ
う耐酸化膜をできるだけ厚くして基板面を強く押さえる
こともまた有効であるが、単層の厚い５ｉｓＮｉ膜を耐
酸化マスクにした場合、前記理由により初期酸化膜厚を
厚くする必要が生じて望ましくない。
を増しその圧迫によってバーズビークの成長を抑えるよ
う耐酸化膜をできるだけ厚くして基板面を強く押さえる
こともまた有効であるが、単層の厚い５ｉｓＮｉ膜を耐
酸化マスクにした場合、前記理由により初期酸化膜厚を
厚くする必要が生じて望ましくない。
そこで本発明の方法においては、耐酸化膜即ちＳｉ３Ｎ
４膜を２層に分けてその間に多結晶シリコン層を介在せ
しめることによって、耐酸化マスクの見掛は上の厚さを
増して基板面を強く押さえ、且つ熱酸化の際に介在する
多結晶シリコン層の端部に生成する酸化シリコンのバー
ズビークによって耐酸化マスクの縁部を基板面に更に強
く圧接せしめる。
４膜を２層に分けてその間に多結晶シリコン層を介在せ
しめることによって、耐酸化マスクの見掛は上の厚さを
増して基板面を強く押さえ、且つ熱酸化の際に介在する
多結晶シリコン層の端部に生成する酸化シリコンのバー
ズビークによって耐酸化マスクの縁部を基板面に更に強
く圧接せしめる。
そして上記初期酸化膜厚の大幅な減少、及び耐酸化マス
ク縁部の強力な圧接によって、選択酸化の際フィールド
酸化膜の側面に発生するバーズビークを大幅に縮小し、
これによって素子分離に用いるフィールド酸化膜幅を縮
小して半導体装置の高集積化が図られる。
ク縁部の強力な圧接によって、選択酸化の際フィールド
酸化膜の側面に発生するバーズビークを大幅に縮小し、
これによって素子分離に用いるフィールド酸化膜幅を縮
小して半導体装置の高集積化が図られる。
以下本発明をＭＯ３型半導体装置製造に際しての一実施
例について、第１図ｉａ＋〜（ｅ）に示す工程断面図を
参照し具体的に説明する。
例について、第１図ｉａ＋〜（ｅ）に示す工程断面図を
参照し具体的に説明する。
ＭＯ３型半導体装置の製造に際しては、先ず例えばｐ型
のシリコンよりなる半導体基板１面に素子形成Ｎ域を画
定分離するフィールド領域が形成される。
のシリコンよりなる半導体基板１面に素子形成Ｎ域を画
定分離するフィールド領域が形成される。
第１図（ａ）参照
このフィールド領域の形成に際して本発明によれば、先
ず半導体基板１面に通常の熱酸化法により厚さ５０〜３
００人程度の薄オー期酸化膜２を形成し、次いで通常の
ＣＶＤ法により厚さ１００〜２００人程度の第１オーｉ
３Ｎｎ膜３ａを形成し、次いで通常のＣＶＤ法により厚
さ５００人程オー多結晶シリコン層６を形成し、次いで
通常のＣＶＤ法により厚さ７００〜１５００人程度の第
２のオー、Ｎ４膜３ｂを形成する。
ず半導体基板１面に通常の熱酸化法により厚さ５０〜３
００人程度の薄オー期酸化膜２を形成し、次いで通常の
ＣＶＤ法により厚さ１００〜２００人程度の第１オーｉ
３Ｎｎ膜３ａを形成し、次いで通常のＣＶＤ法により厚
さ５００人程オー多結晶シリコン層６を形成し、次いで
通常のＣＶＤ法により厚さ７００〜１５００人程度の第
２のオー、Ｎ４膜３ｂを形成する。
第１図（ｂ）参照
次いでレジスト膜パターン７をマスクにして、塩素系の
ガスによるリアクティブイオンエツチング（ＲＩＥ）処
理により第２のＳｉ＋Ｎａ膜３ｂをパターンニングし、
次いで弗素系のガスによるＲＩＥ処理で多結晶シリコン
層６をパターンニングし、次いで塩素系のガスによるＲ
ＩＥ処理により第１の５ｉ３Ｎａ膜３ａをパターンニン
グして、初期酸化膜２上に第１の５４３Ｎ、膜３ａ、多
結晶シリコン層６、第２ｏ′５ｉＪａ膜３ｂの積層膜よ
りなる耐酸化マスクＭを゛形成し、次いで該耐酸化マス
クＭをマスクにして硼素（Ｂ゛）をイオン注入する。（
１０８はＢ゛注入領域を示す） 第１図（Ｃ）参照 次いで上記耐酸化マスクＭをマスクにして加湿酸素（ｗ
ｅｔ （ｈ）雰囲気中において９００〜１１００℃程度
の温度で熱酸化を行い、該半導体基板１面に選択的に素
子形成領域９を画定する厚さ５０００〜８０００人程度
のフィールオー化膜４を形成する。該熱処理によって前
記Ｂ゛注入領域１０８は活性化されてフィールド酸化膜
４の下部に該フィールド酸化膜４に自己整合するｐ型チ
ャネルストッパ８が形成される。
ガスによるリアクティブイオンエツチング（ＲＩＥ）処
理により第２のＳｉ＋Ｎａ膜３ｂをパターンニングし、
次いで弗素系のガスによるＲＩＥ処理で多結晶シリコン
層６をパターンニングし、次いで塩素系のガスによるＲ
ＩＥ処理により第１の５ｉ３Ｎａ膜３ａをパターンニン
グして、初期酸化膜２上に第１の５４３Ｎ、膜３ａ、多
結晶シリコン層６、第２ｏ′５ｉＪａ膜３ｂの積層膜よ
りなる耐酸化マスクＭを゛形成し、次いで該耐酸化マス
クＭをマスクにして硼素（Ｂ゛）をイオン注入する。（
１０８はＢ゛注入領域を示す） 第１図（Ｃ）参照 次いで上記耐酸化マスクＭをマスクにして加湿酸素（ｗ
ｅｔ （ｈ）雰囲気中において９００〜１１００℃程度
の温度で熱酸化を行い、該半導体基板１面に選択的に素
子形成領域９を画定する厚さ５０００〜８０００人程度
のフィールオー化膜４を形成する。該熱処理によって前
記Ｂ゛注入領域１０８は活性化されてフィールド酸化膜
４の下部に該フィールド酸化膜４に自己整合するｐ型チ
ャネルストッパ８が形成される。
なお本発明に係る耐酸化マスクＭにおいては、上記選択
酸化工程において、第１、第２のＳｉ３Ｎ。
酸化工程において、第１、第２のＳｉ３Ｎ。
膜３ａ、３ｂ間に挟持される多結晶シリコン層６の端部
は酸化され、この部分に酸化シリコン（Ｓｉ（ｈ）より
なる第２のバーズビーク１０が形成され、該第２のバー
ズビーク１０により加圧されて第１の５ｉＪ４膜３ａが
強く基板１面に圧接されるので、該第１のＳｉ３Ｎ、膜
３ａの縁部に食い込んで成長するフィールド酸化膜４の
バーズビーク即ち第１のバーズビーり５の幅は大幅に縮
小される。
は酸化され、この部分に酸化シリコン（Ｓｉ（ｈ）より
なる第２のバーズビーク１０が形成され、該第２のバー
ズビーク１０により加圧されて第１の５ｉＪ４膜３ａが
強く基板１面に圧接されるので、該第１のＳｉ３Ｎ、膜
３ａの縁部に食い込んで成長するフィールド酸化膜４の
バーズビーク即ち第１のバーズビーり５の幅は大幅に縮
小される。
第１図（ｄ）参照
次いで熱燐酸処理により第２の５ｉＪｎ膜３ｂを除去し
、弗素系のガスによるドライエツチング処理により多結
晶シリコン層６を除去し、熱燐酸処理により第１の５ｉ
Ｊｎ膜３ａを除去し且つこれと同時に第２のバーズビー
ク１０をリフトオフして耐酸化マスクＭを除去した後、
弗酸処理を行って初期酸化膜２を除去し、且つフィール
ド酸化膜４の上面を２０００人程度オーバエツチングす
る。このオーバエツチング処理により第１のバーズビー
クの幅は更に縮小され、例えば前記選択酸化温度が９０
０℃の場合で該第１のバーズビークの幅６は０．２〜０
．２５μｍ程度に形成される。この幅は従来方法におい
て選択酸化温度９００℃の場合の幅ｈ＋＝ｏ、ｓμｍ程
度に比べ大幅に縮小された値である。
、弗素系のガスによるドライエツチング処理により多結
晶シリコン層６を除去し、熱燐酸処理により第１の５ｉ
Ｊｎ膜３ａを除去し且つこれと同時に第２のバーズビー
ク１０をリフトオフして耐酸化マスクＭを除去した後、
弗酸処理を行って初期酸化膜２を除去し、且つフィール
ド酸化膜４の上面を２０００人程度オーバエツチングす
る。このオーバエツチング処理により第１のバーズビー
クの幅は更に縮小され、例えば前記選択酸化温度が９０
０℃の場合で該第１のバーズビークの幅６は０．２〜０
．２５μｍ程度に形成される。この幅は従来方法におい
て選択酸化温度９００℃の場合の幅ｈ＋＝ｏ、ｓμｍ程
度に比べ大幅に縮小された値である。
以上によりフィールド領域の形成が完了する。
第１図（ｅ）参照
次いで通常の方法による半導体素子例えばＭＯＳトラン
ジスタの形成工程に入る。
ジスタの形成工程に入る。
即ち先ず半導体基板１が表出する素子形成領域９上に熱
酸化によりゲート酸化膜１１を形成し、次いで素子形成
領域９上を横切る例えば多結晶シリコンのゲート電極１
２を形成し、該ゲート電極１２をマスクにして砒素（Ａ
ｓ” ）をイオン注入し、活性化処理を施してｎ型のソ
ース領域１３及びドレイン領域１４を形成する。
酸化によりゲート酸化膜１１を形成し、次いで素子形成
領域９上を横切る例えば多結晶シリコンのゲート電極１
２を形成し、該ゲート電極１２をマスクにして砒素（Ａ
ｓ” ）をイオン注入し、活性化処理を施してｎ型のソ
ース領域１３及びドレイン領域１４を形成する。
そして以後図示しないが、絶縁膜の形成、配線コンタク
ト窓の形成、配線形成等がなされてＭＯ８型半導体装置
が完成する。
ト窓の形成、配線形成等がなされてＭＯ８型半導体装置
が完成する。
以上実施例により説明したように本発明に係る選択酸化
方法によれば、フィールド酸化膜の縁部から素子形成領
域に向かって基板面に沿って成長するバーズビークの幅
が、従来に比べ大幅に縮小されるので、素子間を分離す
るフィールド酸化膜の幅を従来より縮小することができ
る。
方法によれば、フィールド酸化膜の縁部から素子形成領
域に向かって基板面に沿って成長するバーズビークの幅
が、従来に比べ大幅に縮小されるので、素子間を分離す
るフィールド酸化膜の幅を従来より縮小することができ
る。
従って本発明は、半導体ＩＣ等の高集積化に際して大き
な効果を生ずる。
な効果を生ずる。
第１図（ａｌ〜（ｅ）は本発明の方法の一実施例の工程
断面図、 第２図（ａ）〜（ｂｌは従来の選択酸化方法の工程断面
図である。 図において、 １は半導体基板、 ２は初期酸化膜、 ３ａは第１の５ｉＪ４膜、 ３ｂは第２のＳｉ、Ｎ、膜、 ４はフィールド酸化膜、 ５は第１のバーズビーク、 ６は多結晶シリコン層、 ７はレジスト膜パターン、 ８はチャネルストッパ、 ９は素子形成領域、 １０は第２のバーズビーク、 １ｚはゲート酸化膜、 １ｉはゲート電極、 １１はソース領域、 １Ｚはドレイン領域、 １０８は硼素注入領域、 Ｍは耐酸化マスク を示す。
断面図、 第２図（ａ）〜（ｂｌは従来の選択酸化方法の工程断面
図である。 図において、 １は半導体基板、 ２は初期酸化膜、 ３ａは第１の５ｉＪ４膜、 ３ｂは第２のＳｉ、Ｎ、膜、 ４はフィールド酸化膜、 ５は第１のバーズビーク、 ６は多結晶シリコン層、 ７はレジスト膜パターン、 ８はチャネルストッパ、 ９は素子形成領域、 １０は第２のバーズビーク、 １ｚはゲート酸化膜、 １ｉはゲート電極、 １１はソース領域、 １Ｚはドレイン領域、 １０８は硼素注入領域、 Ｍは耐酸化マスク を示す。
Claims (1)
- 多結晶シリコン層（６）を挟持する耐酸化膜（３ａ）（
３ｂ）をマスクに用いて半導体基板（１）面の選択酸化
を行う工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28468486A JPS63137457A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28468486A JPS63137457A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137457A true JPS63137457A (ja) | 1988-06-09 |
Family
ID=17681640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28468486A Pending JPS63137457A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137457A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002898A (en) * | 1989-10-19 | 1991-03-26 | At&T Bell Laboratories | Integrated-circuit device isolation |
| US5106772A (en) * | 1990-01-09 | 1992-04-21 | Intel Corporation | Method for improving the electrical erase characteristics of floating gate memory cells by immediately depositing a protective polysilicon layer following growth of the tunnel or gate oxide |
| US5294563A (en) * | 1991-04-30 | 1994-03-15 | Texas Instruments Incorporated | Sidewall-sealed and sandwiched poly-buffered locos isolation methods |
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| US5837596A (en) * | 1994-03-02 | 1998-11-17 | Micron Technology, Inc. | Field oxide formation by oxidation of polysilicon layer |
-
1986
- 1986-11-28 JP JP28468486A patent/JPS63137457A/ja active Pending
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| US6114218A (en) * | 1996-09-16 | 2000-09-05 | Microm Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
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