JPH06232154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06232154A JPH06232154A JP4217493A JP4217493A JPH06232154A JP H06232154 A JPH06232154 A JP H06232154A JP 4217493 A JP4217493 A JP 4217493A JP 4217493 A JP4217493 A JP 4217493A JP H06232154 A JPH06232154 A JP H06232154A
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- JP
- Japan
- Prior art keywords
- channel region
- semiconductor substrate
- region
- film
- source
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 シリコン基板上に形成したポリシリコン膜か
らのドーピングにより基板内にソース／ドレイン拡散層
を形成するＭＯＳＦＥＴの製造方法において、チャネル
領域上のポリシリコン膜をエッチング除去する際にシリ
コン基板もエッチングされることを防止する。 【構成】 チャネル領域上のポリシリコン膜３をその一
部が残る深さまでエッチングした後、その残った部分を
酸化して酸化膜６とし、この酸化膜６を酸化膜エッチン
グにより除去する。この時、酸化膜エッチングのため、
シリコン基板１のエッチングが実質的に防止される。
らのドーピングにより基板内にソース／ドレイン拡散層
を形成するＭＯＳＦＥＴの製造方法において、チャネル
領域上のポリシリコン膜をエッチング除去する際にシリ
コン基板もエッチングされることを防止する。 【構成】 チャネル領域上のポリシリコン膜３をその一
部が残る深さまでエッチングした後、その残った部分を
酸化して酸化膜６とし、この酸化膜６を酸化膜エッチン
グにより除去する。この時、酸化膜エッチングのため、
シリコン基板１のエッチングが実質的に防止される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成し
た多結晶シリコン膜からのドーピングにより基板内にソ
ース／ドレイン拡散層を形成する半導体装置の製造方法
に関する。
た多結晶シリコン膜からのドーピングにより基板内にソ
ース／ドレイン拡散層を形成する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴのソース／ドレイン拡散層
を、イオン注入ではなく、ポリシリコンからのドーピン
グにより形成する方法が知られている（S. Kimura et a
l.; IEDM Tech. dig., pp950-952 (1991))。この方法で
は、位相シフト法を用いているために従来のリソグラフ
ィの限界以下にゲート長を形成することが可能であり、
また、基板内のソース／ドレイン拡散層の深さ（Ｘj ）
を浅くすることができるという利点を有する。
を、イオン注入ではなく、ポリシリコンからのドーピン
グにより形成する方法が知られている（S. Kimura et a
l.; IEDM Tech. dig., pp950-952 (1991))。この方法で
は、位相シフト法を用いているために従来のリソグラフ
ィの限界以下にゲート長を形成することが可能であり、
また、基板内のソース／ドレイン拡散層の深さ（Ｘj ）
を浅くすることができるという利点を有する。
【０００３】この従来技術の方法を図２を参照して簡単
に説明する。
に説明する。
【０００４】まず、図２（ａ）に示すように、シリコン
半導体基板２１上に素子分離用の酸化膜２２を形成した
後、全面に、ポリシリコン膜２３及び酸化膜２４を順次
堆積形成する。このポリシリコン膜２３は、後に隆起型
ソース／ドレインの基板外の部分を構成するもので、ソ
ース／ドレインを構成する不純物を高濃度に含有してい
る。次に、位相シフト法を用いてこのポリシリコン膜２
３と酸化膜２４をパターニングにすることにより、シリ
コン半導体基板２１のチャネル領域となる部分を露出さ
せる。
半導体基板２１上に素子分離用の酸化膜２２を形成した
後、全面に、ポリシリコン膜２３及び酸化膜２４を順次
堆積形成する。このポリシリコン膜２３は、後に隆起型
ソース／ドレインの基板外の部分を構成するもので、ソ
ース／ドレインを構成する不純物を高濃度に含有してい
る。次に、位相シフト法を用いてこのポリシリコン膜２
３と酸化膜２４をパターニングにすることにより、シリ
コン半導体基板２１のチャネル領域となる部分を露出さ
せる。
【０００５】次に、図２（ｂ）に示すように、サイドウ
ォール用酸化膜を全面に堆積させた後、エッチバックを
行うことにより、サイドウォール２５を形成する。
ォール用酸化膜を全面に堆積させた後、エッチバックを
行うことにより、サイドウォール２５を形成する。
【０００６】次に、図２（ｃ）に示すように、ゲート絶
縁膜２６及びゲート電極２７を形成する。この時、ポリ
シリコン膜２３からの不純物拡散により、シリコン半導
体基板２１内にソース／ドレイン拡散層２８が形成され
る。
縁膜２６及びゲート電極２７を形成する。この時、ポリ
シリコン膜２３からの不純物拡散により、シリコン半導
体基板２１内にソース／ドレイン拡散層２８が形成され
る。
【０００７】この後、図２（ｄ）に示すように、層間絶
縁膜２９及びソース／ドレイン引き出し電極３０を形成
してＭＯＳＦＥＴを形成する。
縁膜２９及びソース／ドレイン引き出し電極３０を形成
してＭＯＳＦＥＴを形成する。
【０００８】このようにして形成したＭＯＳＦＥＴで
は、基板内のソース／ドレイン拡散層２８と基板外のポ
リシリコン膜２３とにより隆起型のソース／ドレインが
構成されるので、基板内のソース／ドレイン拡散層２８
の接合を浅くすることができ、これにより、幾つかの短
チャネル効果を抑制することができるという利点を有す
る。
は、基板内のソース／ドレイン拡散層２８と基板外のポ
リシリコン膜２３とにより隆起型のソース／ドレインが
構成されるので、基板内のソース／ドレイン拡散層２８
の接合を浅くすることができ、これにより、幾つかの短
チャネル効果を抑制することができるという利点を有す
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ソース／ドレイン用のポリシリ
コン膜２３をパターニングする工程において、チャネル
領域上のポリシリコン膜２３をエッチングする時に、こ
れと同質材料であるシリコン半導体基板２１をもエッチ
ングし、これを抉ってしまうという問題があった。
た従来の製造方法では、ソース／ドレイン用のポリシリ
コン膜２３をパターニングする工程において、チャネル
領域上のポリシリコン膜２３をエッチングする時に、こ
れと同質材料であるシリコン半導体基板２１をもエッチ
ングし、これを抉ってしまうという問題があった。
【００１０】そこで、本発明の目的は、下地シリコン基
板を抉ることなくチャネル領域上のポリシリコン膜を除
去することができる半導体装置の製造方法を提供するこ
とである。
板を抉ることなくチャネル領域上のポリシリコン膜を除
去することができる半導体装置の製造方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、第１導電型
の半導体基板上に、第２導電型の不純物が高濃度にドー
プされた多結晶シリコン膜を堆積形成する工程と、前記
半導体基板のチャネル領域となる領域上の前記多結晶シ
リコン膜を所定深さまで部分的に除去する工程と、前記
半導体基板のチャネル領域となる前記領域上に残った部
分の前記多結晶シリコン膜を酸化する工程と、前記半導
体基板のチャネル領域となる前記領域上に形成されたシ
リコン酸化膜を除去する工程と、前記多結晶シリコン膜
の残部から前記半導体基板へ第２導電型の不純物を拡散
させることにより、前記半導体基板のチャネル領域とな
る前記領域の両側部分にソース／ドレイン拡散層を形成
し、これらのソース／ドレイン拡散層の間に相対的にチ
ャネル領域を形成する工程と、このチャネル領域の上
に、ゲート絶縁膜及びゲート電極を形成する工程とを有
する。
ために、本発明の半導体装置の製造方法は、第１導電型
の半導体基板上に、第２導電型の不純物が高濃度にドー
プされた多結晶シリコン膜を堆積形成する工程と、前記
半導体基板のチャネル領域となる領域上の前記多結晶シ
リコン膜を所定深さまで部分的に除去する工程と、前記
半導体基板のチャネル領域となる前記領域上に残った部
分の前記多結晶シリコン膜を酸化する工程と、前記半導
体基板のチャネル領域となる前記領域上に形成されたシ
リコン酸化膜を除去する工程と、前記多結晶シリコン膜
の残部から前記半導体基板へ第２導電型の不純物を拡散
させることにより、前記半導体基板のチャネル領域とな
る前記領域の両側部分にソース／ドレイン拡散層を形成
し、これらのソース／ドレイン拡散層の間に相対的にチ
ャネル領域を形成する工程と、このチャネル領域の上
に、ゲート絶縁膜及びゲート電極を形成する工程とを有
する。
【００１２】
【作用】本発明においては、チャネル領域となる領域上
の多結晶シリコン膜をその一部が残るように部分的に除
去し、その残った部分を酸化して酸化膜に変えた後、こ
の酸化膜を除去して半導体基板を露出させる。この酸化
膜の除去は、例えば酸化膜エッチングにより行うことが
でき、従って、半導体基板が抉られることを容易に防止
することができる。
の多結晶シリコン膜をその一部が残るように部分的に除
去し、その残った部分を酸化して酸化膜に変えた後、こ
の酸化膜を除去して半導体基板を露出させる。この酸化
膜の除去は、例えば酸化膜エッチングにより行うことが
でき、従って、半導体基板が抉られることを容易に防止
することができる。
【００１３】
【実施例】以下、本発明を一実施例につき図１を参照し
て説明する。
て説明する。
【００１４】まず、図１（ａ）に示すように、Ｐ型シリ
コン半導体基板１上に素子分離用酸化膜２を形成した
後、Ｎ型不純物を高濃度にドープしたソース／ドレイン
用ポリシリコン膜３及び酸化膜４を夫々３００ｎｍ及び
１００ｎｍの厚さに堆積形成する。
コン半導体基板１上に素子分離用酸化膜２を形成した
後、Ｎ型不純物を高濃度にドープしたソース／ドレイン
用ポリシリコン膜３及び酸化膜４を夫々３００ｎｍ及び
１００ｎｍの厚さに堆積形成する。
【００１５】次に、図１（ｂ）に示すように、酸化膜４
上にフォトレジスト５を塗布し、これをフォトリソグラ
フィ法によりパターニングしたものをマスクとして用
い、チャネル領域上の酸化膜４とソース／ドレイン用ポ
リシリコン膜３の一部とを、ポリシリコン膜３の残りの
膜厚が３０ｎｍ程度となるまでエッチングする。この時
のエッチング条件は、例えば、エッチングガスとしてＳ
Ｆ6 とＣｌ2 を用い、エッチング時間３０秒とする。
上にフォトレジスト５を塗布し、これをフォトリソグラ
フィ法によりパターニングしたものをマスクとして用
い、チャネル領域上の酸化膜４とソース／ドレイン用ポ
リシリコン膜３の一部とを、ポリシリコン膜３の残りの
膜厚が３０ｎｍ程度となるまでエッチングする。この時
のエッチング条件は、例えば、エッチングガスとしてＳ
Ｆ6 とＣｌ2 を用い、エッチング時間３０秒とする。
【００１６】次に、図１（ｃ）に示すように、酸素雰囲
気でアニール処理することにより、チャネル領域上の残
りの部分のソース／ドレイン用ポリシリコン膜３を酸化
し、酸化膜６を形成する。この時の酸化条件は、例え
ば、ウェットＯ2 雰囲気で９００℃、２０分とする。ま
た、熱酸化を行うので、チャネル領域上以外のソース／
ドレイン用ポリシリコン膜３からの熱拡散によりＰ型シ
リコン半導体基板１内にＮ型のソース／ドレイン拡散層
７が形成される。
気でアニール処理することにより、チャネル領域上の残
りの部分のソース／ドレイン用ポリシリコン膜３を酸化
し、酸化膜６を形成する。この時の酸化条件は、例え
ば、ウェットＯ2 雰囲気で９００℃、２０分とする。ま
た、熱酸化を行うので、チャネル領域上以外のソース／
ドレイン用ポリシリコン膜３からの熱拡散によりＰ型シ
リコン半導体基板１内にＮ型のソース／ドレイン拡散層
７が形成される。
【００１７】次に、図１（ｄ）に示すように、全面にフ
ォトレジスト８を塗布した後、これをフォトリソグラフ
ィ法によりパターニングし、これをマスクとして酸化膜
エッチングを行うことにより、チャネル領域上の酸化膜
６を除去する。
ォトレジスト８を塗布した後、これをフォトリソグラフ
ィ法によりパターニングし、これをマスクとして酸化膜
エッチングを行うことにより、チャネル領域上の酸化膜
６を除去する。
【００１８】この後、図１（ｅ）に示すように、ゲート
絶縁膜９を熱酸化により例えば６ｎｍの厚さに形成し、
しかる後、ゲート電極１０をポリシリコンによりパター
ン形成する。
絶縁膜９を熱酸化により例えば６ｎｍの厚さに形成し、
しかる後、ゲート電極１０をポリシリコンによりパター
ン形成する。
【００１９】この後、図１（ｆ）に示すように、ソース
／ドレイン引き出し電極１１を形成する。
／ドレイン引き出し電極１１を形成する。
【００２０】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、チャネル領域上の多結晶シリコン膜を半導体基板を
抉ることなく除去することができる。従って、ソース／
ドレイン拡散層の接合が浅いために短チャネル効果が抑
制されたＭＯＳＦＥＴを、その特性を劣化させることな
く得ることができる。
ば、チャネル領域上の多結晶シリコン膜を半導体基板を
抉ることなく除去することができる。従って、ソース／
ドレイン拡散層の接合が浅いために短チャネル効果が抑
制されたＭＯＳＦＥＴを、その特性を劣化させることな
く得ることができる。
【図１】本発明の一実施例によるＭＯＳＦＥＴの製造方
法を示す断面図である。
法を示す断面図である。
【図２】従来のＭＯＳＦＥＴの製造方法を示す断面図で
ある。
ある。
１ Ｐ型シリコン半導体基板 ３ ポリシリコン膜 ４ 酸化膜 ６ 酸化膜 ７ ソース／ドレイン拡散層 ９ ゲート絶縁膜 １０ ゲート電極
Claims (1)
- 【請求項１】 第１導電型の半導体基板上に、第２導電
型の不純物が高濃度にドープされた多結晶シリコン膜を
堆積形成する工程と、 前記半導体基板のチャネル領域となる領域上の前記多結
晶シリコン膜を所定深さまで部分的に除去する工程と、 前記半導体基板のチャネル領域となる前記領域上に残っ
た部分の前記多結晶シリコン膜を酸化する工程と、 前記半導体基板のチャネル領域となる前記領域上に形成
されたシリコン酸化膜を除去する工程と、 前記多結晶シリコン膜の残部から前記半導体基板へ第２
導電型の不純物を拡散させることにより、前記半導体基
板のチャネル領域となる前記領域の両側部分にソース／
ドレイン拡散層を形成し、これらのソース／ドレイン拡
散層の間に相対的にチャネル領域を形成する工程と、 このチャネル領域の上に、ゲート絶縁膜及びゲート電極
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217493A JPH06232154A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217493A JPH06232154A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232154A true JPH06232154A (ja) | 1994-08-19 |
Family
ID=12628619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217493A Withdrawn JPH06232154A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232154A (ja) |
-
1993
- 1993-02-05 JP JP4217493A patent/JPH06232154A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |