JPH06232154A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06232154A
JPH06232154A JP4217493A JP4217493A JPH06232154A JP H06232154 A JPH06232154 A JP H06232154A JP 4217493 A JP4217493 A JP 4217493A JP 4217493 A JP4217493 A JP 4217493A JP H06232154 A JPH06232154 A JP H06232154A
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JP
Japan
Prior art keywords
channel region
semiconductor substrate
region
film
source
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Withdrawn
Application number
JP4217493A
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English (en)
Inventor
Yuichi Egawa
雄一 江川
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
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Publication of JPH06232154A publication Critical patent/JPH06232154A/ja
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Abstract

(57)【要約】 【目的】 シリコン基板上に形成したポリシリコン膜か
らのドーピングにより基板内にソース/ドレイン拡散層
を形成するMOSFETの製造方法において、チャネル
領域上のポリシリコン膜をエッチング除去する際にシリ
コン基板もエッチングされることを防止する。 【構成】 チャネル領域上のポリシリコン膜3をその一
部が残る深さまでエッチングした後、その残った部分を
酸化して酸化膜6とし、この酸化膜6を酸化膜エッチン
グにより除去する。この時、酸化膜エッチングのため、
シリコン基板1のエッチングが実質的に防止される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板上に形成し
た多結晶シリコン膜からのドーピングにより基板内にソ
ース/ドレイン拡散層を形成する半導体装置の製造方法
に関する。
【0002】
【従来の技術】MOSFETのソース/ドレイン拡散層
を、イオン注入ではなく、ポリシリコンからのドーピン
グにより形成する方法が知られている(S. Kimura et a
l.; IEDM Tech. dig., pp950-952 (1991))。この方法で
は、位相シフト法を用いているために従来のリソグラフ
ィの限界以下にゲート長を形成することが可能であり、
また、基板内のソース/ドレイン拡散層の深さ(Xj
を浅くすることができるという利点を有する。
【0003】この従来技術の方法を図2を参照して簡単
に説明する。
【0004】まず、図2(a)に示すように、シリコン
半導体基板21上に素子分離用の酸化膜22を形成した
後、全面に、ポリシリコン膜23及び酸化膜24を順次
堆積形成する。このポリシリコン膜23は、後に隆起型
ソース/ドレインの基板外の部分を構成するもので、ソ
ース/ドレインを構成する不純物を高濃度に含有してい
る。次に、位相シフト法を用いてこのポリシリコン膜2
3と酸化膜24をパターニングにすることにより、シリ
コン半導体基板21のチャネル領域となる部分を露出さ
せる。
【0005】次に、図2(b)に示すように、サイドウ
ォール用酸化膜を全面に堆積させた後、エッチバックを
行うことにより、サイドウォール25を形成する。
【0006】次に、図2(c)に示すように、ゲート絶
縁膜26及びゲート電極27を形成する。この時、ポリ
シリコン膜23からの不純物拡散により、シリコン半導
体基板21内にソース/ドレイン拡散層28が形成され
る。
【0007】この後、図2(d)に示すように、層間絶
縁膜29及びソース/ドレイン引き出し電極30を形成
してMOSFETを形成する。
【0008】このようにして形成したMOSFETで
は、基板内のソース/ドレイン拡散層28と基板外のポ
リシリコン膜23とにより隆起型のソース/ドレインが
構成されるので、基板内のソース/ドレイン拡散層28
の接合を浅くすることができ、これにより、幾つかの短
チャネル効果を抑制することができるという利点を有す
る。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ソース/ドレイン用のポリシリ
コン膜23をパターニングする工程において、チャネル
領域上のポリシリコン膜23をエッチングする時に、こ
れと同質材料であるシリコン半導体基板21をもエッチ
ングし、これを抉ってしまうという問題があった。
【0010】そこで、本発明の目的は、下地シリコン基
板を抉ることなくチャネル領域上のポリシリコン膜を除
去することができる半導体装置の製造方法を提供するこ
とである。
【0011】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、第1導電型
の半導体基板上に、第2導電型の不純物が高濃度にドー
プされた多結晶シリコン膜を堆積形成する工程と、前記
半導体基板のチャネル領域となる領域上の前記多結晶シ
リコン膜を所定深さまで部分的に除去する工程と、前記
半導体基板のチャネル領域となる前記領域上に残った部
分の前記多結晶シリコン膜を酸化する工程と、前記半導
体基板のチャネル領域となる前記領域上に形成されたシ
リコン酸化膜を除去する工程と、前記多結晶シリコン膜
の残部から前記半導体基板へ第2導電型の不純物を拡散
させることにより、前記半導体基板のチャネル領域とな
る前記領域の両側部分にソース/ドレイン拡散層を形成
し、これらのソース/ドレイン拡散層の間に相対的にチ
ャネル領域を形成する工程と、このチャネル領域の上
に、ゲート絶縁膜及びゲート電極を形成する工程とを有
する。
【0012】
【作用】本発明においては、チャネル領域となる領域上
の多結晶シリコン膜をその一部が残るように部分的に除
去し、その残った部分を酸化して酸化膜に変えた後、こ
の酸化膜を除去して半導体基板を露出させる。この酸化
膜の除去は、例えば酸化膜エッチングにより行うことが
でき、従って、半導体基板が抉られることを容易に防止
することができる。
【0013】
【実施例】以下、本発明を一実施例につき図1を参照し
て説明する。
【0014】まず、図1(a)に示すように、P型シリ
コン半導体基板1上に素子分離用酸化膜2を形成した
後、N型不純物を高濃度にドープしたソース/ドレイン
用ポリシリコン膜3及び酸化膜4を夫々300nm及び
100nmの厚さに堆積形成する。
【0015】次に、図1(b)に示すように、酸化膜4
上にフォトレジスト5を塗布し、これをフォトリソグラ
フィ法によりパターニングしたものをマスクとして用
い、チャネル領域上の酸化膜4とソース/ドレイン用ポ
リシリコン膜3の一部とを、ポリシリコン膜3の残りの
膜厚が30nm程度となるまでエッチングする。この時
のエッチング条件は、例えば、エッチングガスとしてS
6 とCl2 を用い、エッチング時間30秒とする。
【0016】次に、図1(c)に示すように、酸素雰囲
気でアニール処理することにより、チャネル領域上の残
りの部分のソース/ドレイン用ポリシリコン膜3を酸化
し、酸化膜6を形成する。この時の酸化条件は、例え
ば、ウェットO2 雰囲気で900℃、20分とする。ま
た、熱酸化を行うので、チャネル領域上以外のソース/
ドレイン用ポリシリコン膜3からの熱拡散によりP型シ
リコン半導体基板1内にN型のソース/ドレイン拡散層
7が形成される。
【0017】次に、図1(d)に示すように、全面にフ
ォトレジスト8を塗布した後、これをフォトリソグラフ
ィ法によりパターニングし、これをマスクとして酸化膜
エッチングを行うことにより、チャネル領域上の酸化膜
6を除去する。
【0018】この後、図1(e)に示すように、ゲート
絶縁膜9を熱酸化により例えば6nmの厚さに形成し、
しかる後、ゲート電極10をポリシリコンによりパター
ン形成する。
【0019】この後、図1(f)に示すように、ソース
/ドレイン引き出し電極11を形成する。
【0020】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、チャネル領域上の多結晶シリコン膜を半導体基板を
抉ることなく除去することができる。従って、ソース/
ドレイン拡散層の接合が浅いために短チャネル効果が抑
制されたMOSFETを、その特性を劣化させることな
く得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例によるMOSFETの製造方
法を示す断面図である。
【図2】従来のMOSFETの製造方法を示す断面図で
ある。
【符号の説明】
1 P型シリコン半導体基板 3 ポリシリコン膜 4 酸化膜 6 酸化膜 7 ソース/ドレイン拡散層 9 ゲート絶縁膜 10 ゲート電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型の半導体基板上に、第2導電
    型の不純物が高濃度にドープされた多結晶シリコン膜を
    堆積形成する工程と、 前記半導体基板のチャネル領域となる領域上の前記多結
    晶シリコン膜を所定深さまで部分的に除去する工程と、 前記半導体基板のチャネル領域となる前記領域上に残っ
    た部分の前記多結晶シリコン膜を酸化する工程と、 前記半導体基板のチャネル領域となる前記領域上に形成
    されたシリコン酸化膜を除去する工程と、 前記多結晶シリコン膜の残部から前記半導体基板へ第2
    導電型の不純物を拡散させることにより、前記半導体基
    板のチャネル領域となる前記領域の両側部分にソース/
    ドレイン拡散層を形成し、これらのソース/ドレイン拡
    散層の間に相対的にチャネル領域を形成する工程と、 このチャネル領域の上に、ゲート絶縁膜及びゲート電極
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
JP4217493A 1993-02-05 1993-02-05 半導体装置の製造方法 Withdrawn JPH06232154A (ja)

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