JPH04278586A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04278586A JPH04278586A JP4148391A JP4148391A JPH04278586A JP H04278586 A JPH04278586 A JP H04278586A JP 4148391 A JP4148391 A JP 4148391A JP 4148391 A JP4148391 A JP 4148391A JP H04278586 A JPH04278586 A JP H04278586A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳＦＥＴ素子の形成方法に関する。
関し、特にＭＯＳＦＥＴ素子の形成方法に関する。
【０００２】
【従来の技術】従来のシリコンゲートＭＯＳＦＥＴ素子
は、図２に示すように、シリコン等の半導体基板１に形
成されたソース・ドレイン拡散層２Ａとゲート酸化膜４
Ａ及びポリシリコンからなるゲート電極９Ａから主に構
成されている。ソース・ドレイン拡散層２Ａは、ゲート
電極９Ａを加工形成した後にこのゲート電極９Ａをマス
ク材として、例えばイオン注入法などによって半導体基
板１と反対導電型の不純物原子を導入することにより形
成される。このときソース・ドレイン拡散層２Ａはゲー
ト電極９Ａに対して自己整合的に形成されるので、ＭＯ
ＳＦＥＴ素子寸法を微細に形成することができるとされ
ている。したがって、ここに説明したようなシリコンゲ
ートＭＯＳＦＥＴは、最も一般的なＭＯＳＦＥＴ素子と
して広く使用されている。
は、図２に示すように、シリコン等の半導体基板１に形
成されたソース・ドレイン拡散層２Ａとゲート酸化膜４
Ａ及びポリシリコンからなるゲート電極９Ａから主に構
成されている。ソース・ドレイン拡散層２Ａは、ゲート
電極９Ａを加工形成した後にこのゲート電極９Ａをマス
ク材として、例えばイオン注入法などによって半導体基
板１と反対導電型の不純物原子を導入することにより形
成される。このときソース・ドレイン拡散層２Ａはゲー
ト電極９Ａに対して自己整合的に形成されるので、ＭＯ
ＳＦＥＴ素子寸法を微細に形成することができるとされ
ている。したがって、ここに説明したようなシリコンゲ
ートＭＯＳＦＥＴは、最も一般的なＭＯＳＦＥＴ素子と
して広く使用されている。
【０００３】このシリコンゲートＭＯＳＦＥＴ素子では
、実効チャネル長Ｌｅｆｆ は、ゲート電極９Ａの長さ
をＬ、ソース・ドレイン拡散層２Ａの接合深さをＸｊ
、ゲート電極９Ａとソース・ドレイン拡散層２Ａのオー
バーラップ長をΔＬとしたとき、Ｌｅｆｆ は次の（１
）式で表される。
、実効チャネル長Ｌｅｆｆ は、ゲート電極９Ａの長さ
をＬ、ソース・ドレイン拡散層２Ａの接合深さをＸｊ
、ゲート電極９Ａとソース・ドレイン拡散層２Ａのオー
バーラップ長をΔＬとしたとき、Ｌｅｆｆ は次の（１
）式で表される。
【０００４】Ｌｅｆｆ ＝Ｌ−２ΔＬ…（１）ただし、
ソース・ドレイン拡散層２Ａをイオン注入法で形成した
ときのΔＬは約０．６Ｘｊ となる。
ソース・ドレイン拡散層２Ａをイオン注入法で形成した
ときのΔＬは約０．６Ｘｊ となる。
【０００５】ＭＯＳＦＥＴ素子寸法を縮小するためには
、（１）式から分かるように、ゲート電極の長さＬと同
時に接合深さＸｊ も同一比率で縮小する必要がある。 ゲート電極の長さについては、フォトレジスト工程、エ
ッチング加工工程の製造技術の進歩により比較的容易に
寸法縮小が可能である。しかしながら、接合深さＸｊ
を縮小することは容易ではない。ソース・ドレイン拡散
層抵抗を実用上十分に小さくするには、その不純物濃度
を１×１０２０ｃｍ−３程度に設定する必要がある。こ
のような高濃度拡散層の接合深さＸｊ は、イオン注入
などの不純物導入時点で既に０．２μｍ（ヒ素の場合）
〜０．４μｍ（ホウ素の場合）の値であり、これらの値
以下に縮小することは実用上不可能であるとされている
。従って従来のシリコンゲート型ＭＯＳＦＥＴ素子のゲ
ート電極の長さＬの最小値は、ソース・ドレイン拡散層
の接合深さＸｊ より小さくすることはできなかった。
、（１）式から分かるように、ゲート電極の長さＬと同
時に接合深さＸｊ も同一比率で縮小する必要がある。 ゲート電極の長さについては、フォトレジスト工程、エ
ッチング加工工程の製造技術の進歩により比較的容易に
寸法縮小が可能である。しかしながら、接合深さＸｊ
を縮小することは容易ではない。ソース・ドレイン拡散
層抵抗を実用上十分に小さくするには、その不純物濃度
を１×１０２０ｃｍ−３程度に設定する必要がある。こ
のような高濃度拡散層の接合深さＸｊ は、イオン注入
などの不純物導入時点で既に０．２μｍ（ヒ素の場合）
〜０．４μｍ（ホウ素の場合）の値であり、これらの値
以下に縮小することは実用上不可能であるとされている
。従って従来のシリコンゲート型ＭＯＳＦＥＴ素子のゲ
ート電極の長さＬの最小値は、ソース・ドレイン拡散層
の接合深さＸｊ より小さくすることはできなかった。
【０００６】図３は、上記の困難を克服すべく提案され
ている埋込みゲート型ＭＯＳＦＥＴの一例の断面図であ
る。この埋め込みゲート型ＭＯＳＦＥＴは、層抵抗を十
分小さくするために比較的接合深さの大きい（０．５〜
１．０μｍ）ソース・ドレイン拡散層２Ｂを形成したの
ち、チャネルとなるべき部分のソース・ドレイン拡散層
を除去し、その後ゲート酸化膜４Ｂを形成し、最後にゲ
ート電極９Ｂを半導体基板１内に埋め込むことにより形
成される。チャネル部分のソース・ドレイン拡散層を除
去する際の、シリコンエッチング諸条件を適切に設定す
ることで、実効チャネル長Ｌｅｆｆ がソース・ドレイ
ン拡散層２Ｂの接合深さＸｊ にほとんど影響されない
ようなデバイス構造を得ることができるとされている。
ている埋込みゲート型ＭＯＳＦＥＴの一例の断面図であ
る。この埋め込みゲート型ＭＯＳＦＥＴは、層抵抗を十
分小さくするために比較的接合深さの大きい（０．５〜
１．０μｍ）ソース・ドレイン拡散層２Ｂを形成したの
ち、チャネルとなるべき部分のソース・ドレイン拡散層
を除去し、その後ゲート酸化膜４Ｂを形成し、最後にゲ
ート電極９Ｂを半導体基板１内に埋め込むことにより形
成される。チャネル部分のソース・ドレイン拡散層を除
去する際の、シリコンエッチング諸条件を適切に設定す
ることで、実効チャネル長Ｌｅｆｆ がソース・ドレイ
ン拡散層２Ｂの接合深さＸｊ にほとんど影響されない
ようなデバイス構造を得ることができるとされている。
【０００７】
【発明が解決しようとする課題】上述した従来の埋め込
みゲート型ＭＯＳＦＥＴは、ソース・ドレイン拡散層２
Ｂとゲート電極９Ｂを電気的に絶縁するために、非常に
膜の薄い（１０〜５０ｎｍ）ゲート酸化膜４Ｂを用いる
必要がある。このため、ＭＯＳＦＥＴのゲート電極９Ｂ
とソース・ドレイン拡散層２Ｂとの間のカプリング容量
が非常に大きくなり、埋め込みゲート型ＭＯＳＦＥＴを
用いた集積回路の動作速度が遅くなるという問題点があ
った。
みゲート型ＭＯＳＦＥＴは、ソース・ドレイン拡散層２
Ｂとゲート電極９Ｂを電気的に絶縁するために、非常に
膜の薄い（１０〜５０ｎｍ）ゲート酸化膜４Ｂを用いる
必要がある。このため、ＭＯＳＦＥＴのゲート電極９Ｂ
とソース・ドレイン拡散層２Ｂとの間のカプリング容量
が非常に大きくなり、埋め込みゲート型ＭＯＳＦＥＴを
用いた集積回路の動作速度が遅くなるという問題点があ
った。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型の半導体基板表面に第２導電型の
高濃度の半導体層を形成する工程と、この半導体層およ
び前記半導体基板の表面を異方性エッチングし傾斜面を
有する溝を形成する工程と、この溝を含む全面にゲート
酸化膜とポリシリコン層およびシリコン窒化膜を順次堆
積する工程と、前記シリコン窒化膜およびポリシリコン
層を選択的に除去し前記溝内にのみ残す工程と、残され
たこのシリコン窒化膜を耐酸化マスク材として前記ポリ
シリコン層を酸化し前記溝の傾斜面上にシリコン酸化膜
を形成する工程とを含むものである。
造方法は、第１導電型の半導体基板表面に第２導電型の
高濃度の半導体層を形成する工程と、この半導体層およ
び前記半導体基板の表面を異方性エッチングし傾斜面を
有する溝を形成する工程と、この溝を含む全面にゲート
酸化膜とポリシリコン層およびシリコン窒化膜を順次堆
積する工程と、前記シリコン窒化膜およびポリシリコン
層を選択的に除去し前記溝内にのみ残す工程と、残され
たこのシリコン窒化膜を耐酸化マスク材として前記ポリ
シリコン層を酸化し前記溝の傾斜面上にシリコン酸化膜
を形成する工程とを含むものである。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図であり、本発
明を埋め込みゲート型ＭＯＳＦＥＴ素子に適用した場合
である。
。図１（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図であり、本発
明を埋め込みゲート型ＭＯＳＦＥＴ素子に適用した場合
である。
【００１０】まず図１（ａ）に示すように、Ｐ型のシリ
コンからなる半導体基板１（面方位１００，比抵抗０．
１〜１０Ωｃｍ）の表面に、例えばヒ素などの不純物を
イオン注入法などにより導入した接合深さＸｊ を０．
５〜１．０μｍ，シート抵抗を１０〜２０Ω／□とした
Ｎ型拡散層（ソース・ドレイン拡散層）２を形成する。 次にＭＯＳＦＥＴのゲート電極を埋め込む部分のＮ型拡
散層２を、例えばＣＦ４ をエッチングガスとする異方
性ドライエッチング法により除去し、シリコン表面に溝
３を形成する。このとき、溝３の深さは少なくともＮ型
拡散層の接合深さよりも深くする。また溝３の側面には
、ドライエッチング時のエッチングガスの混合圧力比や
、エッチングマスク材であるフォトレジスト膜の端部形
状などを適切に制御することにより、テーパ角が約４５
°であるような傾斜面を形成する。その後全面に、ゲー
ト酸化膜４を１０〜３０ｎｍの厚さに形成する。
コンからなる半導体基板１（面方位１００，比抵抗０．
１〜１０Ωｃｍ）の表面に、例えばヒ素などの不純物を
イオン注入法などにより導入した接合深さＸｊ を０．
５〜１．０μｍ，シート抵抗を１０〜２０Ω／□とした
Ｎ型拡散層（ソース・ドレイン拡散層）２を形成する。 次にＭＯＳＦＥＴのゲート電極を埋め込む部分のＮ型拡
散層２を、例えばＣＦ４ をエッチングガスとする異方
性ドライエッチング法により除去し、シリコン表面に溝
３を形成する。このとき、溝３の深さは少なくともＮ型
拡散層の接合深さよりも深くする。また溝３の側面には
、ドライエッチング時のエッチングガスの混合圧力比や
、エッチングマスク材であるフォトレジスト膜の端部形
状などを適切に制御することにより、テーパ角が約４５
°であるような傾斜面を形成する。その後全面に、ゲー
ト酸化膜４を１０〜３０ｎｍの厚さに形成する。
【００１１】次に図１（ｂ）に示すように、ポリシリコ
ン層５をほぼ溝３の深さに等しい厚さだけ成長する。 （一例として、Ｎ型拡散層２の接合深さを０．５μｍと
すれば、ポリシリコン層５も０．５μｍだけ成長させる
）。続いて、シリコン窒化膜６を１００ｎｍの厚さに成
長させる。次でゲート電極を形成するためのフォトレジ
スト膜７を溝３の内部に残るように形成する。実際的に
は、フォトレジスト膜の露光時に溝３の斜面が露光光線
を乱反射することによって、フォトレジスト膜７の端部
が過剰に露光され、パターニングされたフォトレジスト
膜７はマスクパターンに比べて細く形成される。したが
って、フォトレジスト膜７を容易に溝の内部に形成する
ことができる。
ン層５をほぼ溝３の深さに等しい厚さだけ成長する。 （一例として、Ｎ型拡散層２の接合深さを０．５μｍと
すれば、ポリシリコン層５も０．５μｍだけ成長させる
）。続いて、シリコン窒化膜６を１００ｎｍの厚さに成
長させる。次でゲート電極を形成するためのフォトレジ
スト膜７を溝３の内部に残るように形成する。実際的に
は、フォトレジスト膜の露光時に溝３の斜面が露光光線
を乱反射することによって、フォトレジスト膜７の端部
が過剰に露光され、パターニングされたフォトレジスト
膜７はマスクパターンに比べて細く形成される。したが
って、フォトレジスト膜７を容易に溝の内部に形成する
ことができる。
【００１２】次に図１（ｃ）に示すように、例えばＣＦ
４ を含むドライエッチング雰囲気中でシリコン窒化膜
６及びポリシリコン層５を異方性エッチングすることに
より、溝３の内部にのみポリシリコン層５およびシリコ
ン窒化膜６を残す。溝３の傾斜面上のポリシリコン層５
及びシリコン窒化膜６は、平坦な部分に比べて基板に対
して垂直方向には厚く形成されているため、図１（ｃ）
に示すように、ポリシリコン層５はテーパがついた状態
で形成される。
４ を含むドライエッチング雰囲気中でシリコン窒化膜
６及びポリシリコン層５を異方性エッチングすることに
より、溝３の内部にのみポリシリコン層５およびシリコ
ン窒化膜６を残す。溝３の傾斜面上のポリシリコン層５
及びシリコン窒化膜６は、平坦な部分に比べて基板に対
して垂直方向には厚く形成されているため、図１（ｃ）
に示すように、ポリシリコン層５はテーパがついた状態
で形成される。
【００１３】次に図１（ｄ）に示すように、シリコン窒
化膜６を耐酸化マスク材として、例えば９００℃の酸素
雰囲気中で１０〜６０分間酸化することにより、シリコ
ン酸化膜８を形成する。このとき、溝３の傾斜面上に残
存するポリシリコン層がすべて酸化されるように酸化雰
囲気、温度、及び時間を適切に設定する。
化膜６を耐酸化マスク材として、例えば９００℃の酸素
雰囲気中で１０〜６０分間酸化することにより、シリコ
ン酸化膜８を形成する。このとき、溝３の傾斜面上に残
存するポリシリコン層がすべて酸化されるように酸化雰
囲気、温度、及び時間を適切に設定する。
【００１４】以上の製造工程を経ることにより、くさび
状のシリコン酸化膜８によりゲート電極５ＡとＮ型拡散
層２との間の電気的絶縁がなされた埋め込みゲート型Ｍ
ＯＳＦＥＴ素子が得られる。
状のシリコン酸化膜８によりゲート電極５ＡとＮ型拡散
層２との間の電気的絶縁がなされた埋め込みゲート型Ｍ
ＯＳＦＥＴ素子が得られる。
【００１５】
【発明の効果】以上説明したように本発明は、ゲート電
極とソース・ドレイン拡散層との間をくさび状の絶縁膜
で電気的に絶縁することにより、埋め込みゲート型ＭＯ
ＳＦＥＴ素子のゲート電極とソース・ドレイン拡散層間
のカップリング容量を大幅に抑えることができる。従っ
て高集積で、かつ高速動作する半導体装置を実現できる
という効果を有する。
極とソース・ドレイン拡散層との間をくさび状の絶縁膜
で電気的に絶縁することにより、埋め込みゲート型ＭＯ
ＳＦＥＴ素子のゲート電極とソース・ドレイン拡散層間
のカップリング容量を大幅に抑えることができる。従っ
て高集積で、かつ高速動作する半導体装置を実現できる
という効果を有する。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
１ 半導体基板
２ Ｎ型拡散層
２Ａ，２Ｂ ソース・ドレイン拡散層３
溝 ４，４Ａ，４Ｂ ゲート酸化膜 ５ ポリシリコン層 ５Ａ ゲート電極 ６ シリコン窒化膜 ７ フォトレジスト膜 ８ シリコン酸化膜 ９Ａ，９Ｂ ゲート電極
溝 ４，４Ａ，４Ｂ ゲート酸化膜 ５ ポリシリコン層 ５Ａ ゲート電極 ６ シリコン窒化膜 ７ フォトレジスト膜 ８ シリコン酸化膜 ９Ａ，９Ｂ ゲート電極
Claims (1)
- 【請求項１】 第１導電型の半導体基板表面に第２導
電型の高濃度の半導体層を形成する工程と、この半導体
層および前記半導体基板の表面を異方性エッチングし傾
斜面を有する溝を形成する工程と、この溝を含む全面に
ゲート酸化膜とポリシリコン層およびシリコン窒化膜を
順次堆積する工程と、前記シリコン窒化膜およびポリシ
リコン層を選択的に除去し前記溝内にのみ残す工程と、
残されたこのシリコン窒化膜を耐酸化マスク材として前
記ポリシリコン層を酸化し前記溝の傾斜面上にシリコン
酸化膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148391A JP2967596B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148391A JP2967596B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278586A true JPH04278586A (ja) | 1992-10-05 |
| JP2967596B2 JP2967596B2 (ja) | 1999-10-25 |
Family
ID=12609595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148391A Expired - Fee Related JP2967596B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967596B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518623B1 (en) * | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
-
1991
- 1991-03-07 JP JP4148391A patent/JP2967596B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518623B1 (en) * | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2967596B2 (ja) | 1999-10-25 |
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