JPS6315744B2 - - Google Patents

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JPS6315744B2
JPS6315744B2 JP54138055A JP13805579A JPS6315744B2 JP S6315744 B2 JPS6315744 B2 JP S6315744B2 JP 54138055 A JP54138055 A JP 54138055A JP 13805579 A JP13805579 A JP 13805579A JP S6315744 B2 JPS6315744 B2 JP S6315744B2
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JP
Japan
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conductivity type
type well
well region
insulating film
forming
Prior art date
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Application number
JP54138055A
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English (en)
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JPS5661139A (en
Inventor
Toshihiko Mano
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPS5661139A publication Critical patent/JPS5661139A/ja
Publication of JPS6315744B2 publication Critical patent/JPS6315744B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法、特にストツパ
ーを形成する製造方法に関する。
第１図に従来のストツパー製造方法を示して説
明する。第１図ａでシリコン基板１にシリコン酸
化膜２を形成しＮ型ウエルを形成するための窓を
あけ、レジスト３をマスクとしてイオン注入によ
り該Ｎ型ウエル４を形成する。レジスト３を剥離
した後、第１図ｂのように全面にシリコン酸化膜
５を形成する。Ｎ型ウエルを形成する方法と同じ
工程で第１図ｃのようにＰ型ウエル８を形成した
後、同図ｄのようにシリコン酸化膜９を全面に形
成する。最後にＰ型ストツパーを形成するための
窓をあけ、レジスト１１をマスクとして第１図ｅ
のように該Ｐ型ストツパー１２を形成する。この
ような従来の製造方法では、マスクずれ等により
余裕をもたせてそれぞれのウエル及びストツパー
を形成しなければならなかつた。これは素子の高
集積化を図る上で非常に不都合である。
本発明は以上の欠点を改良したものである。本
発明の目的とするところは、自己整合となつてい
るＰ型及びＮ型ウエルのＰ型ウエル内にＰ型スト
ツパーを自己整合で形成することにより素子の高
集積化を図ることができるところにある。
本発明の一実施例を第２図に従つて説明する。
第２図ａでシリコン基板１３にシリコン酸化膜１
４、シリコン窒化膜１５を形成した後、Ｎ型ウエ
ルを形成するための窓をあけ、レジスト１６をマ
スクとしてイオン注入により該Ｎ型ウエル１７を
形成する。レジスト１６を剥離した後、シリコン
窒化膜１５をマスクとして選択酸化を行ないシリ
コン酸化膜１８を形成したのが第２図ｂである。
次に第２図ｃのようにシリコン窒化膜１５を除去
し、その下のシリコン酸化膜をエツチングすると
選択酸化をした部分にシリコン酸化膜１９が残
る。該シリコン酸化膜１９をマスクとしてイオン
注入によりＰ型ウエル２０を形成する。さらに第
２図ｄのように全面にシリコン酸化膜２１を形成
した後、同図ｅのようにＰ型ストツパーを形成す
るための窓をあけ、レジスト２２及びシリコン酸
化膜２３をマスクとして該Ｐ型ストツパー２４を
形成する。上記で説明した本発明による製造方法
によれば、おのおのが自己整合となるＰ型、Ｎ型
ウエルにおいて、さらにＰ型ストツパーが自己整
合で形成されるためにマスクずれ等による余裕を
もたせる必要はなくなり、それによりウエルの面
積を20〜30％小さくすることができる。
以上のように本発明は素子の高集積化を図つた
ものである。
【図面の簡単な説明】
第１図は従来のストツパーを形成する方法であ
り、第２図は本発明によるストツパーを形成する
方法である。 １３……シリコン基板、１４，１８，１９，２
１，２３……シリコン酸化膜、１５……シリコン
窒化膜、１６，２２……レジスト、１７……Ｎ型
ウエル、２０……Ｐ型ウエル、２４……Ｐ型スト
ツパー。

Claims (1)

    【特許請求の範囲】
  1. １ シリコン基板上に選択的に酸化に対してマス
    ク作用を有する第１絶縁膜を形成する工程、該第
    １絶縁膜をマスクとして前記シリコン基板中に第
    １導電型の不純物を導入して第１導電型ウエル領
    域を形成する工程、前記第１絶縁膜をマスクとし
    て前記シリコン基板を選択酸化して少なくとも前
    記第１導電型ウエル領域上に選択酸化膜を形成す
    る工程、前記第１絶縁膜を除去する工程、前記選
    択酸化膜をマスクとして前記シリコン基板中に第
    ２導電型の不純物を導入し、前記第１導電型ウエ
    ル領域に自己整合的に隣接して第２導電型ウエル
    領域を形成する工程、少なくとも該第２導電型ウ
    エル領域上に第２絶縁膜を形成する工程、該第２
    絶縁膜の前記選択酸化膜と接する部分を含む前記
    第２導電型ウエル領域上の前記第２絶縁膜の一部
    を除去する工程、前記選択酸化膜及び前記第２絶
    縁膜をマスクとして前記第２導電型ウエル領域中
    に第２導電型の不純物を高濃度に導入し、前記第
    １導電型ウエル領域に自己整合的に隣接して第２
    導電型ストツパー領域を形成する工程を具備する
    ことを特徴とする半導体装置の製造方法。
JP13805579A 1979-10-25 1979-10-25 Manufacture of semiconductor device Granted JPS5661139A (en)

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JP644889A Division JPH01230247A (ja) 1989-01-13 1989-01-13 半導体装置の製造方法

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Publication Number Publication Date
JPS5661139A JPS5661139A (en) 1981-05-26
JPS6315744B2 true JPS6315744B2 (ja) 1988-04-06

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56118366A (en) * 1980-02-22 1981-09-17 Hitachi Ltd Preparation of semiconductor device
US5019526A (en) * 1988-09-26 1991-05-28 Nippondenso Co., Ltd. Method of manufacturing a semiconductor device having a plurality of elements
EP0428738B1 (en) * 1989-05-10 1995-08-30 Oki Electric Industry Company, Limited Method of making complementary semiconductor integrated circuit devices
US5132241A (en) * 1991-04-15 1992-07-21 Industrial Technology Research Institute Method of manufacturing minimum counterdoping in twin well process
US5350491A (en) * 1992-09-18 1994-09-27 Advanced Micro Devices, Inc. Oxide removal method for improvement of subsequently grown oxides for a twin-tub CMOS process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821781A (en) * 1972-11-01 1974-06-28 Ibm Complementary field effect transistors having p doped silicon gates
JPS51113476A (en) * 1975-03-31 1976-10-06 Fujitsu Ltd Semiconductor device manufacturing system
JPS5292489A (en) * 1976-01-30 1977-08-03 Hitachi Ltd Manufacture of c-mis semiconductor
JPS52119085A (en) * 1976-03-10 1977-10-06 Nec Corp Semiconductor memory element
JPS5323557A (en) * 1976-08-18 1978-03-04 Hitachi Ltd Electronic lens
JPS5485976U (ja) * 1977-11-30 1979-06-18

Also Published As

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JPS5661139A (en) 1981-05-26

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