JPH0370139A - 光学的記録再生方法 - Google Patents
光学的記録再生方法Info
- Publication number
- JPH0370139A JPH0370139A JP20468589A JP20468589A JPH0370139A JP H0370139 A JPH0370139 A JP H0370139A JP 20468589 A JP20468589 A JP 20468589A JP 20468589 A JP20468589 A JP 20468589A JP H0370139 A JPH0370139 A JP H0370139A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- film
- polycrystalline silicon
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims 14
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 27
- 238000009792 diffusion process Methods 0.000 abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- 238000001259 photo etching Methods 0.000 abstract description 4
- 230000004913 activation Effects 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 4
- 239000000126 substance Substances 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン・ゲートＭＯＳトランジスタのソー
ス、ドレイン領域形成方法に関するもので、特にソース
、ドレイン拡散層のチャネル側に低濃度不純物領域を設
けた。いわゆるＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）の製造方法に関するものである。
ス、ドレイン領域形成方法に関するもので、特にソース
、ドレイン拡散層のチャネル側に低濃度不純物領域を設
けた。いわゆるＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）の製造方法に関するものである。
ＬＤＤ構造のＭＯＳ）ランジスタの製造方法として、ゲ
ート電極の側壁に窒化シリコン等を形成し。
ート電極の側壁に窒化シリコン等を形成し。
これをマスクとしてイオン打込みを行い、高濃度不純物
領域を形成する工程を含むことが多い。しかし、この方
法はイオン打込み工程が多く、また前記側壁のばらつき
による不純物領域幅のばらつきが発生する問題がある。
領域を形成する工程を含むことが多い。しかし、この方
法はイオン打込み工程が多く、また前記側壁のばらつき
による不純物領域幅のばらつきが発生する問題がある。
本発明はこのような問題点を解決するために。
多結晶シリコンのゲート電極の側面に従来方法の窒化シ
リコン膜を使用するかわりに不純物のドーピングされた
多結晶シリコン膜を使用するものである。さらに、この
ドーピングされた多結晶シリコン膜を拡散源としてＬＤ
Ｄ構造のＭＯＳ トランジスタに必要なソース、ドレイ
ンの低濃度拡散領域を形成するものである。
リコン膜を使用するかわりに不純物のドーピングされた
多結晶シリコン膜を使用するものである。さらに、この
ドーピングされた多結晶シリコン膜を拡散源としてＬＤ
Ｄ構造のＭＯＳ トランジスタに必要なソース、ドレイ
ンの低濃度拡散領域を形成するものである。
現状において、シリコンゲートＭＯ８）ランジスタの微
細化は実用レベルでそのゲート長が１μｍ以下という段
階にまで達している。この微細化に伴ってＭＯＳ）ラン
ジスタにはデバイス特性として問題となる電界集中によ
るドレイン耐圧の低下。
細化は実用レベルでそのゲート長が１μｍ以下という段
階にまで達している。この微細化に伴ってＭＯＳ）ラン
ジスタにはデバイス特性として問題となる電界集中によ
るドレイン耐圧の低下。
ホットエレクトロンの発生等が生じてくる。
これらの問題を解決する方法としては、ＭＯＳトランジ
スタのソース、ドレイン拡散層のチャネル側に低濃度の
不純物拡散領域を形成する二重構造、いわゆるＬＤＤ構
造（以下、ＬＤＤ構造と略す）にしてドレイン領域のチ
ャネル側における電界集中を緩和する方法が一般的であ
る。
スタのソース、ドレイン拡散層のチャネル側に低濃度の
不純物拡散領域を形成する二重構造、いわゆるＬＤＤ構
造（以下、ＬＤＤ構造と略す）にしてドレイン領域のチ
ャネル側における電界集中を緩和する方法が一般的であ
る。
さて、このＬＤＤ構造のＭＯＳトランジスタな作る方法
としては、従来第２図に示す方法が使用されている。ま
ず最初に、シリコン基板１を熱酸化してＭＯＳ）ランジ
スタのゲート用シリコン酸化膜２を形成する。さらに、
多結晶シリコン膜３を化学気相成長法により全面に形成
して、Ｎ形の不純物（りんまたはひ素）を熱拡散させて
導電化させる。この様子を第２図（ａ）に示す。次に、
この多結晶シリコン膜３をホトエツチングによりパター
ン形成して多結晶シリコン３によるゲート電極３′を形
成し、このゲート電極３′をマスクにして工１に示すイ
オン打込みによりＬＤＤ構造のＭＯＳトランジスタのソ
ース、ドレインに必要な低濃度不純物領域１０．２０を
形成する。これにより第２図（ｂ）の形状となる。さら
に全面に化学気相成長法により窒化シリコン膜５を形成
してから（第２図（（り ） 、反応性イオンエツチン
グ等の方向性のよいドライエツチング法によりゲート電
極３′上の窒化シリコン膜５′を完全に除去するまでエ
ツチングを行う。これにより、ゲートを極３′の側壁の
み晴化シリコン膜５を残す。この後にこの窒化シリコン
膜５′とゲート電極３′をマスクにしてＩ２に示すイオ
ン打込みによりソース、ドレインとして必要な高濃度不
純物領域１１．２１を形成する。そして、加熱アニール
を行い、ソース、ドレイン領域全体１０，１１．２１を
活性化させ、第２図（ｄ）に示すようにＬＤＤ構造のＭ
ＯＳトラどジスタのソーストさて、ここに示した従来方
法は、イオン打込みのマスク工程が多く製造工程が複雑
になっている。
としては、従来第２図に示す方法が使用されている。ま
ず最初に、シリコン基板１を熱酸化してＭＯＳ）ランジ
スタのゲート用シリコン酸化膜２を形成する。さらに、
多結晶シリコン膜３を化学気相成長法により全面に形成
して、Ｎ形の不純物（りんまたはひ素）を熱拡散させて
導電化させる。この様子を第２図（ａ）に示す。次に、
この多結晶シリコン膜３をホトエツチングによりパター
ン形成して多結晶シリコン３によるゲート電極３′を形
成し、このゲート電極３′をマスクにして工１に示すイ
オン打込みによりＬＤＤ構造のＭＯＳトランジスタのソ
ース、ドレインに必要な低濃度不純物領域１０．２０を
形成する。これにより第２図（ｂ）の形状となる。さら
に全面に化学気相成長法により窒化シリコン膜５を形成
してから（第２図（（り ） 、反応性イオンエツチン
グ等の方向性のよいドライエツチング法によりゲート電
極３′上の窒化シリコン膜５′を完全に除去するまでエ
ツチングを行う。これにより、ゲートを極３′の側壁の
み晴化シリコン膜５を残す。この後にこの窒化シリコン
膜５′とゲート電極３′をマスクにしてＩ２に示すイオ
ン打込みによりソース、ドレインとして必要な高濃度不
純物領域１１．２１を形成する。そして、加熱アニール
を行い、ソース、ドレイン領域全体１０，１１．２１を
活性化させ、第２図（ｄ）に示すようにＬＤＤ構造のＭ
ＯＳトラどジスタのソーストさて、ここに示した従来方
法は、イオン打込みのマスク工程が多く製造工程が複雑
になっている。
また、以下に示す欠点があることがわかる。すなわち、
第２図（ｄ）においてゲート電極３′の側壁に残す窒化
シリコン換５′は方向性のよいドライエツチング法によ
り形成するが、実際にはこの窒化シリコン膜５′の側壁
方向の厚さｔｎの制御は困難であり、ばらつきが生じや
すい。このため、窒化シリコン膜５′とゲートを極３′
をマスクとしてイオン打込みにより形成するＬＤＤ構造
のソース、 ドレインにおいてゲート電極３′直下の高
濃度不純物領域１１．２１と重なっていない低濃度不純
物領域１０．２０のみの領域の幅ｇｄのばらつきは大き
くなる。その結果、ＬＤＤ構造ＭＯＳトランジスタ０ド
レイン耐圧、しきい値電圧等のばらつきが生じることに
なる。
第２図（ｄ）においてゲート電極３′の側壁に残す窒化
シリコン換５′は方向性のよいドライエツチング法によ
り形成するが、実際にはこの窒化シリコン膜５′の側壁
方向の厚さｔｎの制御は困難であり、ばらつきが生じや
すい。このため、窒化シリコン膜５′とゲートを極３′
をマスクとしてイオン打込みにより形成するＬＤＤ構造
のソース、 ドレインにおいてゲート電極３′直下の高
濃度不純物領域１１．２１と重なっていない低濃度不純
物領域１０．２０のみの領域の幅ｇｄのばらつきは大き
くなる。その結果、ＬＤＤ構造ＭＯＳトランジスタ０ド
レイン耐圧、しきい値電圧等のばらつきが生じることに
なる。
本発明の主目的は、工程を単純化することにある。また
、第２の目的は上記のＬＤＤ構造のＭＯＳトランジスタ
におけるソースドレインのゲート電極直下のチャネル領
域における低濃度不純物領域本発明は上記の目的を遠戚
するために、多結晶シリコンのゲート電極の側面に従来
方法の窒化シリコン膜を使用するかわりに、不純物のド
ーピングされた多結晶シリコン膜を使用するものである
。
、第２の目的は上記のＬＤＤ構造のＭＯＳトランジスタ
におけるソースドレインのゲート電極直下のチャネル領
域における低濃度不純物領域本発明は上記の目的を遠戚
するために、多結晶シリコンのゲート電極の側面に従来
方法の窒化シリコン膜を使用するかわりに、不純物のド
ーピングされた多結晶シリコン膜を使用するものである
。
さらに、このドーピングされた多結晶シリコン膜を拡散
源としてＬＤＤ構造のＭＯＳ）ランジスタに必要なソー
ス、ドレインの低濃度拡散領域を形成するものである。
源としてＬＤＤ構造のＭＯＳ）ランジスタに必要なソー
ス、ドレインの低濃度拡散領域を形成するものである。
更に詳細に述べれば、導電化された多結晶シリコン膜を
ホトエツチングしてゲート電極を形成する工程において
、従来工程の第２図（ｂ）とは異なり、多結晶シリコン
膜と同時にその下のシリコン酸化膜もエツチングしてシ
リコン基板を窯出させる。
ホトエツチングしてゲート電極を形成する工程において
、従来工程の第２図（ｂ）とは異なり、多結晶シリコン
膜と同時にその下のシリコン酸化膜もエツチングしてシ
リコン基板を窯出させる。
その後、全体に不純物をドーピングした多結晶シリコン
膜を形成する。続いて、熱酸化を行ってこの形成したば
かりの多結晶シリコン膜を全て酸化させるとともに、ド
ーピングされた不純物をシリコン基板に拡散させてＬＤ
Ｄ構造ＭＯ３）ランジスタのソース、ドレインの低濃度
不純物領域を形成する。
膜を形成する。続いて、熱酸化を行ってこの形成したば
かりの多結晶シリコン膜を全て酸化させるとともに、ド
ーピングされた不純物をシリコン基板に拡散させてＬＤ
Ｄ構造ＭＯ３）ランジスタのソース、ドレインの低濃度
不純物領域を形成する。
そして、前記形成したゲート電極とこのゲート電極の側
壁に形成したシリコン酸化膜、すなわちドーピングされ
た多結晶シリコン膜を全て酸化したシリコン酸化膜をマ
スクにして、ＬＤＤ構造のソース、ドレインの高濃度領
域をイオン打込みにより形成する。
壁に形成したシリコン酸化膜、すなわちドーピングされ
た多結晶シリコン膜を全て酸化したシリコン酸化膜をマ
スクにして、ＬＤＤ構造のソース、ドレインの高濃度領
域をイオン打込みにより形成する。
本発明の方法においては、ＬＤＤ構造のＭＯＳトランジ
スタのソース、ドレインの低濃度不純物領域のみの幅の
ばらつきは、ドーピングされた多結晶シリコン膜を全て
酸化した酸化膜のゲート電極側壁上の膜厚に依存する。
スタのソース、ドレインの低濃度不純物領域のみの幅の
ばらつきは、ドーピングされた多結晶シリコン膜を全て
酸化した酸化膜のゲート電極側壁上の膜厚に依存する。
この膜厚のばらつきは、従来方法の第２図（ｄ）に示す
ゲート電極３の側壁にエツチングにより残った窒化シリ
コン膜５１の厚さｔｎのばらつきに比べて低いため、上
記のＬＤＤ構造ソース、ドレインの低濃度不純物領域の
みの幅のばらつきを低減させることができる。
ゲート電極３の側壁にエツチングにより残った窒化シリ
コン膜５１の厚さｔｎのばらつきに比べて低いため、上
記のＬＤＤ構造ソース、ドレインの低濃度不純物領域の
みの幅のばらつきを低減させることができる。
但し、このソース、ドレインの低濃度不純物領域の濃度
および拡散深さについては、上記形成する不純物をドー
ピングした多結晶シリコン膜の不純物濃度によるため、
この濃度制御力（重要となる。
および拡散深さについては、上記形成する不純物をドー
ピングした多結晶シリコン膜の不純物濃度によるため、
この濃度制御力（重要となる。
以下に本発明による実施例を第１図（ａ）〜（ｄ）によ
り説明する。最初、第１図（ａ）は第２図（ａ）と同一
であるので説明を省略する。
り説明する。最初、第１図（ａ）は第２図（ａ）と同一
であるので説明を省略する。
次に第１図（′ｂ）であるが、第１図（ａ）の多結晶シ
リコン酸化膜３とシリコン酸化膜２をいっしょにホトエ
ツチングしてパターン形成を行うものであり。
リコン酸化膜３とシリコン酸化膜２をいっしょにホトエ
ツチングしてパターン形成を行うものであり。
ゲート電極３′が形成される０さらに、第１図（Ｃ）に
示すように不純物のドーピングされた多結晶シリコン膜
３０を化学気相成長法により全面に形成する。その後に
、この多結晶シリコン膜３０を全て熱酸化させる。する
と同時に多結晶シリコン膜３０中の不純物が拡散してＬ
ＤＤ構造ＭＯＳトランジスタのソース、ドレインの低濃
度拡散領域１０゜２０が形成され、多結晶シリコン酸化
膜３０からシリコン酸化膜３２が形成される。この様子
を第１図（ｄ）に示す。さらにＬＤＤ構造のソース、
ドレインの高濃度拡散領域１１．２１をイオン打込み■
により形成し、ソース、ドレイン９Ｊ域１０．１１．２
０゜２１の活性化の加熱アニールを行う。
示すように不純物のドーピングされた多結晶シリコン膜
３０を化学気相成長法により全面に形成する。その後に
、この多結晶シリコン膜３０を全て熱酸化させる。する
と同時に多結晶シリコン膜３０中の不純物が拡散してＬ
ＤＤ構造ＭＯＳトランジスタのソース、ドレインの低濃
度拡散領域１０゜２０が形成され、多結晶シリコン酸化
膜３０からシリコン酸化膜３２が形成される。この様子
を第１図（ｄ）に示す。さらにＬＤＤ構造のソース、
ドレインの高濃度拡散領域１１．２１をイオン打込み■
により形成し、ソース、ドレイン９Ｊ域１０．１１．２
０゜２１の活性化の加熱アニールを行う。
以上により、第１図（ｅ）に示すようにＬＤＤ構造のＭ
ＯＳ）ランジスタのソース、ドレインを形成することが
できる。
ＯＳ）ランジスタのソース、ドレインを形成することが
できる。
以上説明したように１本発明によればイオン打込み用マ
スク工程の少ない簡単な工程によりＬＤＤ構造のＭＯＳ
）ランジスタのソース、ドレインにおいて、ゲート電極
直下のチャネル領域における低濃度不純物領域幅のばら
つきを低減させて、ＬＤＤ構造のソース、ドレイン形成
の制御性を向上させることができる。
スク工程の少ない簡単な工程によりＬＤＤ構造のＭＯＳ
）ランジスタのソース、ドレインにおいて、ゲート電極
直下のチャネル領域における低濃度不純物領域幅のばら
つきを低減させて、ＬＤＤ構造のソース、ドレイン形成
の制御性を向上させることができる。
その結果、ＬＤＤ構造ＭＯ８）ランジスタのドレイン耐
圧、しきい値電圧等のばらつきを低減させることができ
る。
圧、しきい値電圧等のばらつきを低減させることができ
る。
第１図（ａ）〜（ｅ）は本発明によるＭＯＳ）ランジス
タのＬＤＤ構造によるソース、ドレインを形成するため
の製造工程の一部を示す断面図。第２図（ａ）〜（ｄ）
は従来方法によるＬＤＤ構造のソース、ドレインを形成
するための製造工程の一部を示す断面図。 １：シリコン基板、２，３２：シリコン酸化膜。 ３．３０：多結晶シリコン膜、１０，２０：ソース、ド
レイン拡散層（低濃度不純物領域）、１１，２１：ソー
ス、ドレイン拡散層（高濃度不純物領域） 、 ６ｄ
：ゲート電極直下の低濃度不純物領域の幅、ｔｎ：窒化
シリコン膜の厚さ、ｔｓ：シリコン酸化膜の厚さ。 第１図 第２図
タのＬＤＤ構造によるソース、ドレインを形成するため
の製造工程の一部を示す断面図。第２図（ａ）〜（ｄ）
は従来方法によるＬＤＤ構造のソース、ドレインを形成
するための製造工程の一部を示す断面図。 １：シリコン基板、２，３２：シリコン酸化膜。 ３．３０：多結晶シリコン膜、１０，２０：ソース、ド
レイン拡散層（低濃度不純物領域）、１１，２１：ソー
ス、ドレイン拡散層（高濃度不純物領域） 、 ６ｄ
：ゲート電極直下の低濃度不純物領域の幅、ｔｎ：窒化
シリコン膜の厚さ、ｔｓ：シリコン酸化膜の厚さ。 第１図 第２図
Claims (1)
- １、半導体基板上に絶縁膜を介して多結晶半導体層を形
成し、前記多結晶半導体層に不純物を導入してその電気
抵抗を減少させた後、ホトレジスト等のエッチング用マ
スク材を用いて前記半導体基板上の前記絶縁膜と前記多
結晶半導体層をともに選択エッチングして前記マスク材
を除去後、前記多結晶半導体層をマスクにして前記半導
体基板中に２つの不純物領域を形成するにあたり、第１
の不純物領域は第１の不純物領域の形成に必要な不純物
を含んだ多結晶半導体層を形成してから熱処理すること
により形成し、第２の不純物領域は前記選択エッチング
した多結晶半導体層と、この前記多結晶半導体層の側壁
上の前記第１の不純物領域の形成のために形成した多結
晶半導体層をマスクとしてイオン打込み法により形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20468589A JPH0370139A (ja) | 1989-08-09 | 1989-08-09 | 光学的記録再生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20468589A JPH0370139A (ja) | 1989-08-09 | 1989-08-09 | 光学的記録再生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370139A true JPH0370139A (ja) | 1991-03-26 |
Family
ID=16494614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20468589A Pending JPH0370139A (ja) | 1989-08-09 | 1989-08-09 | 光学的記録再生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0370139A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391508A (en) * | 1992-12-21 | 1995-02-21 | Sharp Kabushiki Kaisha | Method of forming semiconductor transistor devices |
| US5407847A (en) * | 1991-05-03 | 1995-04-18 | Motorola Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| US9272063B2 (en) | 2009-04-16 | 2016-03-01 | The Procter & Gamble Company | Method for delivering a volatile material |
| US9439993B2 (en) | 2009-04-16 | 2016-09-13 | The Procter & Gamble Company | Apparatus for delivering a volatile material |
| JP2017038942A (ja) * | 2009-04-16 | 2017-02-23 | ザ プロクター アンド ギャンブル カンパニー | 揮発性材料を送達するための装置 |
| US10143766B2 (en) | 2009-04-16 | 2018-12-04 | The Procter & Gamble Company | Volatile composition dispenser |
| US11911540B2 (en) | 2009-04-16 | 2024-02-27 | The Procter & Gamble Company | Apparatus for delivering a volatile material |
-
1989
- 1989-08-09 JP JP20468589A patent/JPH0370139A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407847A (en) * | 1991-05-03 | 1995-04-18 | Motorola Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| US5391508A (en) * | 1992-12-21 | 1995-02-21 | Sharp Kabushiki Kaisha | Method of forming semiconductor transistor devices |
| US9272063B2 (en) | 2009-04-16 | 2016-03-01 | The Procter & Gamble Company | Method for delivering a volatile material |
| US9439993B2 (en) | 2009-04-16 | 2016-09-13 | The Procter & Gamble Company | Apparatus for delivering a volatile material |
| JP2017038942A (ja) * | 2009-04-16 | 2017-02-23 | ザ プロクター アンド ギャンブル カンパニー | 揮発性材料を送達するための装置 |
| US9993574B2 (en) | 2009-04-16 | 2018-06-12 | The Procter & Gamble Company | Method for delivering a volatile material |
| US10143766B2 (en) | 2009-04-16 | 2018-12-04 | The Procter & Gamble Company | Volatile composition dispenser |
| US10500298B2 (en) * | 2009-04-16 | 2019-12-10 | The Procter & Gamble Company | Method for delivering a volatile material |
| US11517643B2 (en) | 2009-04-16 | 2022-12-06 | The Procter & Gamble Company | Apparatus for delivering a volatile material |
| US11911540B2 (en) | 2009-04-16 | 2024-02-27 | The Procter & Gamble Company | Apparatus for delivering a volatile material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4551795B2 (ja) | 半導体装置の製造方法 | |
| JPH0370139A (ja) | 光学的記録再生方法 | |
| JP5460244B2 (ja) | 半導体装置の製造方法 | |
| JPH06244366A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2972508B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| US6013554A (en) | Method for fabricating an LDD MOS transistor | |
| JP4989074B2 (ja) | 半導体装置 | |
| JP2729169B2 (ja) | 半導体装置の製造方法 | |
| JP4615682B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH06216333A (ja) | 半導体記憶装置の製造方法 | |
| JP2578417B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPS61156883A (ja) | 半導体装置の製造方法 | |
| JPS62273774A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0778979A (ja) | 半導体装置の製造方法 | |
| KR0130626B1 (ko) | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 | |
| JPS62250673A (ja) | 半導体装置の製造方法 | |
| JPH01147867A (ja) | 半導体装置の製造方法 | |
| JPH0370140A (ja) | 半導体装置の製造方法 | |
| JPH03285334A (ja) | 半導体装置の製造方法 | |
| JPH10335482A (ja) | 半導体装置およびその製造方法 | |
| JPS63150965A (ja) | 半導体装置の製造方法 | |
| JPH07122741A (ja) | 半導体装置の製造方法 | |
| JPH01122162A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6367778A (ja) | 半導体装置の製造方法 |