JPH10335482A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスクのパターニング回数を減らして製造工
程の短縮化を図ることができるｎチャネルおよびｐチャ
ネル共にＬＤＤ構造を有する半導体装置およびその製造
方法を提供する。 【解決手段】 ｎチャネルトランジスタ領域１２０のｎ
型ゲート電極形成用マスク（レジスト膜）１０５に熱処
理を施すことにより略円弧状に変形させてｎ型ソース／
ドレイン形成用マスク１０８を形成する。ｎ型ソース／
ドレイン形成用マスク１０８を介して、ｎチャネルトラ
ンジスタ領域１２０のシリコン基板１０１にｎ型ソース
／ドレイン形成用不純物イオン１０９を注入する。これ
により、ｎ⁺ 型のソース領域１１０ａおよびドレイン領
域１１０ｂが自己整合的に形成される。ｐチャネルトラ
ンジスタ領域１３０についても同様にｐ⁺ 型のソース領
域１１６ａおよびドレイン領域１１６ｂが自己整合的に
形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＤＤ(Lightly D
oped Drain）構造を有する半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor ）を代表とするトランジ
スタのドレイン領域の形成には、通常、浅接合化に有利
な砒素イオン（Ａｓ⁺ ），フッ化ホウ素イオン（ＢＦ
^{2 +} ）が用いられ、ドレイン接合のプロファイルは急峻
となっていた。そのため、近年、半導体素子の微細化に
伴い、チャネル領域における不純物の増大と相まって、
ドレイン領域の近傍に高電界が発生してしまうという問
題が生じた。この高電界を緩和するために、高濃度の不
純物領域であるドレイン領域のゲート電極側の側端部に
低濃度の不純物領域を設けてなるＬＤＤ(Lightly Doped
Drain）構造を有するトランジスタが主流となりつつあ
る。

【０００３】図１２（ｂ）は、このようなＬＤＤ構造を
有するトランジスタの断面構造を表すものである。この
トランジスタは、ｐ型のシリコン基板１１に設けられた
ｎチャネルトランジスタ領域６０と、シリコン基板１１
の表面に形成されたｎ型ウェル領域１１ａに設けられた
ｐチャネルトランジスタ領域７０とを備えている。これ
らのｎチャネルトランジスタ領域６０およびｐチャネル
トランジスタ領域７０には表面にゲート酸化膜１２がそ
れぞれ形成され、これらのゲート酸化膜１２上にはｎ型
ゲート電極１３ａおよびｐ型ゲート電極１３ｂがそれぞ
れ設けられている。ｎ型ゲート電極１３ａおよびｐ型ゲ
ート電極１３ｂの側面部には、シリコン酸化膜（ＳｉＯ
₂ ）などのＣＶＤ（Chemical Vapor Deposition ）膜か
らなる側壁（サイドウォール）２４が形成されている。
また、ｎチャネルトランジスタ領域６０に対して側壁
（サイドウォール）２４をマスクとしてｎ型不純物イオ
ンが注入されることによりｎ型のソース領域２７ａ，ド
レイン領域２７ｂが選択的に形成されている。同様に、
ｐチャネルトランジスタ領域７０に対して側壁（サイド
ウォール）２４をマスクとしてｐ型不純物イオンが注入
されることによりｐ型のソース領域３０ａ，ドレイン領
域３０ｂが選択的に形成されている。更に、ｎチャネル
トランジスタ領域６０には、ｎ型のソース領域２７ａお
よびドレイン領域２７ｂに隣接して浅いＬＤＤ領域１９
が形成されている。また、ｐチャネルトランジスタ領域
７０には、ｐ型のソース領域３０ａおよびドレイン領域
３０ｂに隣接して浅いＬＤＤ領域２２が形成されてい
る。

【０００４】このトランジスタは、図７ないし図１２に
示した方法により製造される。すなわち、図７（ａ）に
示したように、ｐ型のシリコン基板１１の表面に素子分
離領域を形成すると共にｎ型ウェル領域１１ａを形成す
ることによりｎチャネルトランジスタ領域６０およびｐ
チャネルトランジスタ領域７０をそれぞれ形成した後、
ｎチャネルトランジスタ領域６０およびｐチャネルトラ
ンジスタ領域７０のシリコン基板１１の表面に熱酸化法
等によりそれぞれゲート酸化膜１２を形成する。続い
て、このゲート酸化膜１２上にＣＶＤ法により多結晶シ
リコン膜からなるゲート電極膜１３を形成する。このゲ
ート電極膜１３をゲートパターンに加工するために、ゲ
ート電極膜１３上にはレジスト膜からなるｎ型ゲート電
極形成用マスク１５およびｐ型ゲート電極形成用マスク
１６を形成する。続いて、図７（ｂ）に示したように、
ｎ型ゲート電極形成用マスク１５，ｐ型ゲート電極形成
用マスク１６を介してドライエッチングによりゲート電
極膜１３を選択的に除去する。続いて、図７（ｃ）に示
したように、ドライアッシングによりｎ型ゲート電極形
成用マスク１５およびｐ型ゲート電極形成用マスク１６
を除去する。

【０００５】次に、図８（ａ）に示したように、ｐチャ
ネルトランジスタ領域７０のゲート酸化膜１２およびゲ
ート電極膜１３上にｎチャネルトランジスタ領域６０の
ＬＤＤ領域を形成するためのｎ型ＬＤＤ用マスク１７を
形成する。このｎ型ＬＤＤ用マスク１７を介して、図８
（ｂ）に示したように、ｎチャネルトランジスタ領域６
０のシリコン基板１１およびゲート電極膜１３にｎ型Ｌ
ＤＤ用不純物イオン１８例えば砒素イオン（１．０Ｅ１
２オーダ）を注入する。その結果、図８（ｃ）に示した
ように、ｎ^- 型のＬＤＤ領域１９およびｎ型ゲート電極
１３ａが形成される。ｎ型ＬＤＤ用マスク１７はドライ
アッシングにより剥離する。

【０００６】続いて、図９（ａ）に示したように、ｎチ
ャネルトランジスタ領域６０のゲート酸化膜１２および
ｎ型ゲート電極１３ａ上にｐチャネルトランジスタ領域
７０のＬＤＤ領域を形成するためのｐ型ＬＤＤ用マスク
２０を形成する。このｐ型ＬＤＤ用マスク２０を介し
て、図９（ｂ）に示したように、ｐチャネルトランジス
タ領域７０のｎ型ウェル領域１１ａおよびゲート電極膜
１３にｐ型ＬＤＤ用不純物イオン２１例えばフッ化ホウ
素イオン（１．０Ｅ１２オーダ）を注入する。その結
果、図９（ｃ）に示したように、ｐ^- 型のＬＤＤ領域２
２およびｐ型ゲート電極１３ｂが形成される。ｐ型ＬＤ
Ｄ用マスク２０はドライアッシングにより除去する。

【０００７】次に、図１０（ａ）に示したように、シリ
コン基板１１の全面にＣＶＤ膜２３を形成する。その
後、図１０（ｂ）に示したように異方性エッチングによ
りｎ型ゲート電極１３ａ，ｐ型ゲート電極１３ｂそれぞ
れの側面部にＣＶＤ膜２３からなる幅広の側壁（サイド
ウォール）２４を形成する。なお、この側壁２４の壁厚
はＣＶＤ膜２３の膜厚に依存するため、ＣＶＤ膜２３の
膜厚を最適化することにより側壁２４の壁厚を制御す
る。

【０００８】側壁２４を形成した後、図１０（ｃ）に示
したように、ｐチャネルトランジスタ領域７０のゲート
酸化膜１２、ｐ型ゲート電極１３ｂおよび側壁２４上に
ｎチャネルトランジスタ領域６０のソース領域およびド
レイン領域を形成するためのｎ型ソース／ドレイン形成
用マスク２５を形成する。このｎ型ソース／ドレイン形
成用マスク２５を介して、図１１（ａ）に示したよう
に、ｎチャネルトランジスタ領域６０のシリコン基板１
１およびｎ型ゲート電極１３ａにｎ型ソース／ドレイン
形成用不純物イオン２６例えば砒素イオン（１．０Ｅ１
５オーダ）を注入する。その結果、図１１（ｂ）に示し
たように、ｎ⁺ 型のソース領域２７ａおよびドレイン領
域２７ｂが形成される。ｎ型ソース／ドレイン形成用マ
スク２５はドライアッシングにより除去する。

【０００９】続いて、図１１（ｃ）に示したように、ｎ
チャネルトランジスタ領域６０のゲート酸化膜１２、ｎ
型ゲート電極１３ａおよび側壁２４上にｐチャネルトラ
ンジスタ領域７０のソース領域およびドレイン領域を形
成するためのｐ型ソース／ドレイン形成用マスク２８を
形成する。このｐ型ソース／ドレイン形成用マスク２８
を介して、図１２（ａ）に示したように、ｐチャネルト
ランジスタ領域７０のｎ型ウェル領域１１ａおよびｐ型
ゲート電極１３ｂにｐ型ソース／ドレイン形成用不純物
イオン２９例えばフッ化ホウ素イオン（１．０Ｅ１５オ
ーダ）を注入する。その結果、図１２（ｂ）に示したよ
うに、ｐ⁺ 型のソース領域３０ａおよびドレイン領域３
０ｂが形成される。ｐ型ソース／ドレイン形成用マスク
２８はドライアッシングにより剥離する。以上のプロセ
スによりＬＤＤ構造を有するトランジスタを得ることが
できる。

【００１０】

【発明が解決しようとする課題】上述のように従来の方
法では、ｎチャネルトランジスタ領域６０およびｐチャ
ネルトランジスタ領域７０共にＬＤＤ構造を有するトラ
ンジスタを形成するためには、ｎ型ゲート電極１３ａお
よびｐ型ゲート電極１３ｂを形成するためのｎ型ゲート
電極形成用マスク１５およびｐ型ゲート電極形成用マス
ク１６のパターニング、ｎチャネルトランジスタ領域６
０のＬＤＤ領域１９を形成するためのｎ型ＬＤＤ用マス
ク１７のパターニング、ｐチャネルトランジスタ領域７
０のＬＤＤ領域２２を形成するためのｐ型ＬＤＤ用マス
ク２０のパターニング、ｎチャネルトランジスタ領域６
０のソース領域２７ａおよびドレイン領域２７ｂを形成
するためのｎ型ソース／ドレイン形成用マスク２５のパ
ターニング、並びにｐチャネルトランジスタ領域７０の
ソース領域３０ａおよびドレイン領域３０ｂを形成する
ためのｐ型ソース／ドレイン形成用マスク２８のパター
ニングという５回ものパターニング工程が必要となる。
このため製造工程が長くなり、その結果リードタイムが
悪化すると共に、パターニング装置の負荷が増大すると
いう問題があった。

【００１１】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、マスクのパターニング回数を減らし
て製造工程の短縮化を図ることができるＬＤＤ構造を有
する半導体装置およびその製造方法を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、半導体基板内のゲート電極の両側にそれぞ
れゲート電極の端部に対して所定の間隔をおいて形成さ
れると共に各々ソースまたはドレインとなる一対の第１
の不純物領域と、これら第１の不純物領域とゲート電極
の端部との間に各々第１の不純物領域よりも浅く形成さ
れた一対の第２の不純物領域とを備えている。

【００１３】本発明による半導体装置の製造方法は、半
導体基板上にゲート絶縁膜を形成した後、このゲート絶
縁膜の上に電極膜を形成する工程と、電極膜の上に電極
形成用マスクを形成し、この電極形成用マスクを介して
電極膜を選択的に除去することによりゲート電極を形成
すると共に電極形成用マスクを介して半導体基板内に不
純物を導入することにより一対の第２の不純物領域を形
成する工程と、電極形成用マスクを電極形成用マスクよ
り幅広の第１の不純物領域形成用マスクに変形させると
共に、この第１の不純物領域形成用マスクを介して半導
体基板内に不純物を導入することにより一対のソースま
たはドレインとなる第１の不純物領域を形成する工程と
を含むものである。

【００１４】本発明による半導体装置は、本発明の製造
方法により、電極形成用マスクを介して不純物が導入さ
れることにより一対の第２の不純物領域が形成され、こ
の電極形成用マスクを幅広に変形した第１の不純物領域
形成用マスクを介して半導体基板内に不純物が導入され
ることにより各々ソースまたはドレインとなる一対の第
１の不純物領域が形成されている。この第１の不純物領
域形成用マスクは除去されるので、ゲート電極の側部に
は従来のような側壁が残存していない。

【００１５】本発明による半導体装置の製造方法では、
電極形成用マスクを介して不純物が導入されることによ
り第２の不純物領域が形成された後、この電極形成用マ
スクが電極形成用マスクよりも幅広の第１の不純物領域
形成用マスクに変形される。続いて、この第１の不純物
領域形成用マスクを介して半導体基板内に不純物が導入
されることによりソースまたはドレインとなる一対の第
１の不純物領域が形成される。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１７】図６は本発明の一実施の形態に係るＬＤＤ
構造を有するＣＭＯＳ（Complementary Metal Oxide Se
miconductor ）トランジスタの断面構造を表すものであ
る。このトランジスタはｐ型のシリコン基板１０１に設
けられたｎチャネルトランジスタ領域１２０と、シリコ
ン基板１０１の表面に形成されたｎ型ウェル領域１０１
ａに設けられたｐチャネルトランジスタ領域１３０とを
備えている。これらの領域にはシリコン基板１０１の表
面にゲート酸化膜１０２がそれぞれ形成され、このゲー
ト酸化膜１０２上には各々多結晶シリコンにより形成さ
れたｎ型ゲート電極１０３ａおよびｐ型ゲート電極１０
３ｂがそれぞれ設けられている。

【００１８】また、ｎチャネルトランジスタ領域１２０
に対してｎ型ソース／ドレイン形成用不純物イオンが注
入されることにより、第１の不純物領域としてのｎ⁺ 型
のソース領域１１０ａ，ドレイン領域１１０ｂが選択的
に形成されている。ｐチャネルトランジスタ領域１３０
に対してｐ型ソース／ドレイン形成用不純物イオンが注
入されることにより、同じく第１の不純物領域としての
ｐ⁺ 型のソース領域１１６ａ，ドレイン領域１１６ｂが
選択的に形成されている。更に、ｎチャネルトランジス
タ領域１２０には、ｎ⁺ 型のソース領域１１０ａ，ドレ
イン領域１１０ｂに隣接して第２の不純物領域としての
ｎ^- 型のＬＤＤ領域１０７が形成されている。また、ｐ
チャネルトランジスタ領域１３０には、ｐ⁺ 型のソース
領域１１６ａ，ドレイン領域１１６ｂに隣接して同じく
第２の不純物領域としてのｐ^- 型のＬＤＤ領域１１３が
形成されている。

【００１９】このトランジスタにおいては、従来のＬＤ
Ｄ構造を有するトランジスタと異なり、ｎ型ゲート電極
１０３ａ，ｐ型ゲート電極１０３ｂの側部にはソース・
ドレイン領域形成用に個別に形成される側壁（サイドウ
ォール）は存在しない。すなわち、本実施の形態では、
個別に側壁が形成されていなくても、後述の方法により
シリコン基板１０１およびｎ型ウェル領域１０１ａへ各
々不純物が導入されることにより所望のソース領域１１
０ａ，１１６ａおよびドレイン領域１１０ｂ，１１６ｂ
が自己整合的に形成されており、ｎチャネルトランジス
タ領域１２０、ｐチャネルトランジスタ領域１３０共に
トランジスタの構成が簡素化されている。

【００２０】次に、図１（ａ）〜（ｃ）ないし図６を参
照して上記構造のトランジスタの製造方法について説明
する。

【００２１】まず、図１（ａ）に示したように、シリコ
ン基板１０１の表面に、図示しないが例えばトレンチ構
造あるいはＬＯＣＯＳ(Local Oxidation of Silicon)法
により素子分離領域を形成すると共に、ｎ型ウェル領域
１０１ａを形成することによりｎチャネルトランジスタ
領域１２０およびｐチャネルトランジスタ領域１３０を
それぞれ形成する。次いで、ｎチャネルトランジスタ領
域１２０およびｐチャネルトランジスタ領域１３０にわ
たってシリコン基板１０１の表面に対して熱酸化法によ
り、例えば膜厚７〜９ｎｍ程度のゲート酸化膜（ＳｉＯ
₂ ）１０２を形成する。続いて、このゲート酸化膜（Ｓ
ｉＯ₂ ）１０２上に例えばＣＶＤ法により例えば膜厚１
００ｎｍ程度の多結晶シリコン膜からなるゲート電極膜
１０３を形成し、次いで拡散炉においてＰｏＣｌ₃ （塩
化ポロニウム）等のガスを使用してゲート電極膜１０３
内にＮ型のドーパントを注入する。なお、このＮ型のド
ーパントを注入した後、更にＷ（タングステン）、Ｍｏ
（モリブデン）などの例えば膜厚１００ｎｍ程度の金属
膜を積層し、所謂ポリサイド構造の電極としてもよい。
その後、ｎチャネルトランジスタ領域１２０のゲート電
極膜１０３をゲートパターンに加工するために、フォト
リソグラフィ技術を用いてゲート電極膜１０３上にレジ
スト膜からなるｎ型ゲート電極形成用マスク１０５を形
成する。続いて、図１（ｂ）に示したように、このｎ型
ゲート電極形成用マスク１０５を介して例えばドライエ
ッチングによりゲート電極膜１０３を選択的に除去す
る。続いて、図１（ｃ）に示したように、ｎチャネルト
ランジスタ領域１２０のｎ型ゲート電極形成用マスク１
０５を介して、シリコン基板１０１にｎ型ＬＤＤ形成用
不純物イオン１０６、例えば砒素イオン（１．０Ｅ１２
オーダ）を注入し、深さ０．２μｍ程度のｎ^- 型のＬＤ
Ｄ領域１０７を形成する。

【００２２】続いて、ｎチャネルトランジスタ領域１２
０およびｐチャネルトランジスタ領域１３０上のｎ型ゲ
ート電極形成用マスク１０５に例えば１４０℃の熱処理
（ベーキング）を施す。これによりｎ型ゲート電極形成
用マスク１０５が、図２（ａ）に示したように、略円弧
状に変形し、以下、これがｎ型ソース／ドレイン形成用
マスク１０８となる。このｎ型ソース／ドレイン形成用
マスク１０８を介して、図２（ｂ）に示したように、ｎ
チャネルトランジスタ領域１２０のシリコン基板１０１
にｎ型ソース／ドレイン形成用不純物イオン１０９、例
えば砒素イオン（１．０Ｅ１５オーダ）を注入する。こ
れにより、図２（ｃ）に示したように、深さ０．３μｍ
程度のｎ⁺ 型のソース領域１１０ａおよびドレイン領域
１１０ｂが自己整合的に形成される。その後、ｎ型ソー
ス／ドレイン形成用マスク１０８を図３（ａ）に示した
ようにドライアッシングにより除去する。

【００２３】続いて、図３（ｂ）に示したように、ｐチ
ャネルトランジスタ１３０のゲート電極膜１０３をゲー
トパターンに加工するために、フォトリソグラフィ技術
を用いてｎチャネルトランジスタ領域１２０のゲート酸
化膜１０２およびｎ型ゲート電極１０３ａ上とｐチャネ
ルトランジスタ領域１３０のゲート電極膜１０３上にレ
ジスト膜からなるｐ型ゲート電極形成用マスク１１１を
形成する。続いて、図３（ｃ）に示したように、ｐチャ
ネルトランジスタ領域１３０のｐ型ゲート電極形成用マ
スク１１１を介して例えばドライエッチングによりゲー
ト電極膜１０３を選択的に除去する。続いて、ｐ型ゲー
ト電極形成用マスク１１１を介して、図４（ａ）に示し
たように、ｎ型ウェル領域１０１ａにｐ型ＬＤＤ形成用
不純物イオン１１２例えばフッ化ホウ素イオン（１．０
Ｅ１２オーダ）を注入し、図４（ｂ）に示したような深
さ０．２μｍ程度のｐ^- 型のＬＤＤ領域１１３を形成す
る。

【００２４】続いて、図４（ｃ）に示したように、ｎチ
ャネルトランジスタ領域１２０およびｐチャネルトラン
ジスタ領域１３０上のｐ型ゲート電極形成用マスク１１
１に例えば１４０℃の熱処理を施す。これによりｐ型ゲ
ート電極形成用マスク１１１は略円弧状に変形し、以
下、これがｐ型ソース／ドレイン形成用マスク１１４と
なる。このｐ型ソース／ドレイン形成用マスク１１４を
介して、図５（ａ）に示したように、ｐチャネルトラン
ジスタ領域１３０のシリコン基板１０１にｐ型ソース／
ドレイン形成用不純物イオン１１５、例えばフッ化ホウ
素イオン（１．０Ｅ１５オーダ）を注入する。これによ
り、図５（ｂ）に示したように、深さ０．３μｍ程度の
ｐ⁺ 型のソース領域１１６ａ，ドレイン領域１１６ｂが
自己整合的に形成される。その後、ｐ型ソース／ドレイ
ン形成用マスク１１４をドライアッシングにより除去す
ると、図６に示したＣＭＯＳトランジスタが得られる。

【００２５】なお、ＬＤＤ領域１０７の幅はｎ型ゲート
電極１０３ａの端部からｎ型ソース／ドレイン形成用マ
スク１０８の端部までの距離であり、同様にＬＤＤ領域
１１３の幅はｐ型ゲート電極１０３ｂの端部からｐ型ソ
ース／ドレイン形成用マスク１１４の端部までの距離と
なる。すなわち、ＬＤＤ領域１０７，１１３の幅はｎ型
ゲート電極形成用マスク１０５およびｐ型ゲート電極形
成用マスク１１１の幅、これらの熱処理の処理時間およ
び処理温度に依存するため、これらの最適化を行うこと
により制御することができる。

【００２６】このようにして本実施の形態では、ｎ型ゲ
ート電極形成用マスク１０５に熱処理を施して変形させ
ることによりｎ型ソース／ドレイン形成用マスク１０８
とし、このｎ型ソース／ドレイン形成用マスク１０８に
よりｎ⁺ 型のソース領域１１０ａおよびドレイン領域１
１０ｂを自己整合的に形成し、同様にｐ型ゲート電極形
成用マスク１１１にも熱処理を施して変形させることに
よりｐ型ソース／ドレイン形成用マスク１１４とし、こ
のｐ型ソース／ドレイン形成用マスク１１４によりｐ⁺
型のソース領域１１６ａおよびドレイン領域１１６ｂを
形成するようにしたので、従来のようにｎ型ゲート電極
１０３ａ，ｐ型ゲート電極１０３ｂの側面に個別にソー
ス・ドレイン形成用のマスクとしての側壁を形成する必
要がなく、２回のパターニングでＬＤＤ構造を形成する
ことができる。従って、製造工程の短縮化を図ることが
でき、パターニング装置をはじめとした過剰投資を軽減
することができる。

【００２７】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、電極膜として多結晶シリコン膜を用いるように
したが、その他の膜、例えばタングステンシリコン（Ｗ
Ｓｉ_x ）膜と多結晶シリコン膜との積層構造を用いるよ
うにしてもよい。また、上記実施の形態においてはＣＭ
ＯＳトランジスタの製造工程について説明したが、ｎチ
ャネルＭＯＳトランジスタやｐチャネルＭＯＳトランジ
スタの単チャネル型のトランジスタにも適用できること
は言うまでもない。

【００２８】

【発明の効果】以上説明したように本発明に係る半導体
装置およびその製造方法によれば、ＬＤＤ領域となる第
２の不純物領域を形成したのち、電極形成用マスクを変
形させて幅広の第１の不純物領域形成用マスクとし、こ
の第１の不純物領域形成用マスクを介して半導体基板内
にソース・ドレインとなる第１の不純物領域を形成する
ことによりＬＤＤ構造を実現するようにしたので、マス
クのパターニング回数を減らし、製造工程の短縮化およ
び製造コストの低減化を図ることができるという効果を
奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るＬＤＤ構造を有す
るトランジスタの製造方法を工程ごとに表す断面図であ
る。

【図２】図１に続く工程を表す断面図である。

【図３】図２に続く工程を表す断面図である。

【図４】図３に続く工程を表す断面図である。

【図５】図４に続く工程を表す断面図である。

【図６】本発明の一実施の形態に係るＬＤＤ構造を有す
るトランジスタの構造を表す断面図である。

【図７】従来のＬＤＤ構造を有するトランジスタの製造
方法を工程ごとに表す断面図である。

【図８】図７に続く工程を表す断面図である。

【図９】図８に続く工程を表す断面図である。

【図１０】図９に続く工程を表す断面図である。

【図１１】図１０に続く工程を表す断面図である。

【図１２】図１１に続く工程を表す断面図である。

【符号の説明】

１０１…シリコン基板、１０２…ゲート酸化膜（ゲート
絶縁膜）、１０３…ゲート電極膜、１０３ａ…ｎ型ゲー
ト電極、１０３ｂ…ｐ型ゲート電極、１０５…ｎ型ゲー
ト電極形成用マスク、１０６…ｎ型ＬＤＤ形成用不純物
イオン、１０７，１１３…ＬＤＤ領域、１０８…ｎ型ソ
ース／ドレイン形成用マスク、１０９…ｎ型ソース／ド
レイン形成用不純物イオン（第１の不純物領域形成用マ
スク）、１１０ａ，１１６ａ…ソース領域、１１０ｂ，
１１６ｂ…ドレイン領域、１１１…ｐ型ゲート電極形成
用マスク、１１２…ｐ型ＬＤＤ形成用不純物イオン、１
１４…ｐ型ソース／ドレイン形成用マスク（第１の不純
物領域形成用マスク）、１１５…ｐ型ソース／ドレイン
形成用不純物イオン、１２０…ｎチャネルトランジスタ
領域、１３０…ｐチャネルトランジスタ領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１導電型トランジスタ
   領域および第２導電型トランジスタ領域の少なくとも一
   方の領域を含む半導体装置において、 半導体基板上にゲート絶縁膜を介して形成されたゲート
   電極と、 前記半導体基板内の前記ゲート電極の両側にそれぞれゲ
   ート電極の端部に対して所定の間隔をおいて形成される
   と共に各々ソースまたはドレインとなる一対の第１の不
   純物領域と、 これら第１の不純物領域と前記ゲート電極の端部との間
   に各々前記第１の不純物領域よりも浅く形成された一対
   の第２の不純物領域とを備えたことを特徴とする半導体
   装置。
2. 【請求項２】 半導体基板上に第１導電型トランジスタ
   領域および第２導電型トランジスタ領域の少なくとも一
   方の領域を含む半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を形成した後、このゲート
   絶縁膜の上に電極膜を形成する工程と、 前記電極膜の上に電極形成用マスクを形成し、この電極
   形成用マスクを介して前記電極膜を選択的に除去するこ
   とによりゲート電極を形成すると共に前記電極形成用マ
   スクを介して前記半導体基板内に不純物を導入すること
   により一対の第２の不純物領域を形成する工程と、 前記電極形成用マスクを前記電極形成用マスクより幅広
   の第１の不純物領域形成用マスクに変形させると共に、
   この第１の不純物領域形成用マスクを介して前記半導体
   基板内に不純物を導入することにより一対のソースまた
   はドレインとなる第１の不純物領域を形成する工程とを
   含むことを特徴とする半導体装置の製造方法。
3. 【請求項３】 前記電極形成用マスクがレジスト膜であ
   り、このレジスト膜に熱処理を施すことにより第１の不
   純物領域形成用マスクを形成することを特徴とする請求
   項２記載の半導体装置の製造方法。