JP2768995B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 素子特性を向上させることができ、素子の信頼性を向
上させることができ、かつ凹凸を少なくして素子平坦化
を実現することができ、製造歩留まりを良好にすること
ができる半導体装置の製造方法を提供することを目的と
し、 基板上にゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上に仮のゲート電極パターンを形成する工程と、該
仮のゲート電極パターンをマスクとして該基板に不純物
を導入して低濃度拡散層を形成する工程と、該仮のゲー
ト電極パターン側壁に仮のサイドウォールパターンを形
成する工程と、該仮のゲート電極パターン及び該仮のサ
イドウォールパターンをマスクとして該基板に不純物を
導入して高濃度拡散層を形成することにより、該低濃度
拡散層及び該高濃度拡散層からなるソース／ドレイン拡
散層を形成する工程と、該仮のゲート電極パターン及び
該仮のサイドウォールパターンを覆うように、該仮のゲ
ート電極パターン及び該仮のサイドウォールパターンと
エッチング選択性を有する膜を形成する工程と、該エッ
チング選択性を有する膜を選択的にエッチングして該仮
のゲート電極パターン及び該仮のサイドウォールパター
ンを露出させる工程と、該エッチング選択性を有する膜
をマスクとして該仮のゲート電極パターン及び該仮のサ
イドウォールパターンを除去して開口部を形成する工程
と、該開口部内にゲート電極を形成する工程とを含むよ
うに構成する。
上させることができ、かつ凹凸を少なくして素子平坦化
を実現することができ、製造歩留まりを良好にすること
ができる半導体装置の製造方法を提供することを目的と
し、 基板上にゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上に仮のゲート電極パターンを形成する工程と、該
仮のゲート電極パターンをマスクとして該基板に不純物
を導入して低濃度拡散層を形成する工程と、該仮のゲー
ト電極パターン側壁に仮のサイドウォールパターンを形
成する工程と、該仮のゲート電極パターン及び該仮のサ
イドウォールパターンをマスクとして該基板に不純物を
導入して高濃度拡散層を形成することにより、該低濃度
拡散層及び該高濃度拡散層からなるソース／ドレイン拡
散層を形成する工程と、該仮のゲート電極パターン及び
該仮のサイドウォールパターンを覆うように、該仮のゲ
ート電極パターン及び該仮のサイドウォールパターンと
エッチング選択性を有する膜を形成する工程と、該エッ
チング選択性を有する膜を選択的にエッチングして該仮
のゲート電極パターン及び該仮のサイドウォールパター
ンを露出させる工程と、該エッチング選択性を有する膜
をマスクとして該仮のゲート電極パターン及び該仮のサ
イドウォールパターンを除去して開口部を形成する工程
と、該開口部内にゲート電極を形成する工程とを含むよ
うに構成する。
本発明は、半導体装置の製造方法に係り、LDD形MOS−
FETを完全自己整合で形成する製造方法に適用すること
ができ、特に、凹凸を少なくして素子平坦化を実現する
ことができる半導体装置の製造方法に関する。
FETを完全自己整合で形成する製造方法に適用すること
ができ、特に、凹凸を少なくして素子平坦化を実現する
ことができる半導体装置の製造方法に関する。
MOS−LSIの集積度は、年を追う毎に上がってきてお
り、MOS−LSIの高集積化に伴い、MOS−LSIを構成する構
成素子であるMOS−FETも縮小化することが必要とされて
いる。そして、MOS−FET素子の縮小化においては短チャ
ネル効果やホットキャリア効果等により、ただ単に縮小
するだけでなく特殊な構造を採ることが必要とされてお
り、NMOSの場合これが、LDD構造というものである。一
方、PMOSでは、埋めこみ式のLDD構造という形になる。
り、MOS−LSIの高集積化に伴い、MOS−LSIを構成する構
成素子であるMOS−FETも縮小化することが必要とされて
いる。そして、MOS−FET素子の縮小化においては短チャ
ネル効果やホットキャリア効果等により、ただ単に縮小
するだけでなく特殊な構造を採ることが必要とされてお
り、NMOSの場合これが、LDD構造というものである。一
方、PMOSでは、埋めこみ式のLDD構造という形になる。
第２図（ａ）〜（ｅ）は従来の半導体装置の製造方法
を説明する図である。図示例の半導体装置はLDD形NMOS
−FETに適用する場合である。
を説明する図である。図示例の半導体装置はLDD形NMOS
−FETに適用する場合である。
これらの図において、31は例えばSiからなり例えばｐ
型の基板、32は例えばp+型のチャネルストッパ、33は例
えばSiO2からなるフィールド酸化膜、34は例えばSiO2か
らなるゲート絶縁膜、35は例えばポリシリコンからなる
ゲート電極、36a、36bはn-型の低濃度拡散層、37は例え
ばSiO2からなるサイドウォール、38a、38bは例えばn+型
の高濃度拡散層、39aは低濃度拡散層36a及び高濃度拡散
層38aからなるソース拡散層、39bは低濃度拡散層36b及
び高濃度拡散層38bからなるドレイン拡散層、40は例え
ばLTO（Low Temperature Oxide）によるSiO2（PSGでも
よい）からなる層間絶縁膜、41a、41b、41cはコンタク
トホール、42a、42b、42cは例えばAlからなる配線層
で、配線層42aはコンタクトホール41aを介してソース拡
散層39aとコンタクトされる配線であり、配線層42bはコ
ンタクトホール41bを介してゲート電極35とコンタクト
される配線であり、配線層42cはコンタクトホール41cを
介してドレイン拡散層39bとコンタクトされる配線であ
る。
型の基板、32は例えばp+型のチャネルストッパ、33は例
えばSiO2からなるフィールド酸化膜、34は例えばSiO2か
らなるゲート絶縁膜、35は例えばポリシリコンからなる
ゲート電極、36a、36bはn-型の低濃度拡散層、37は例え
ばSiO2からなるサイドウォール、38a、38bは例えばn+型
の高濃度拡散層、39aは低濃度拡散層36a及び高濃度拡散
層38aからなるソース拡散層、39bは低濃度拡散層36b及
び高濃度拡散層38bからなるドレイン拡散層、40は例え
ばLTO（Low Temperature Oxide）によるSiO2（PSGでも
よい）からなる層間絶縁膜、41a、41b、41cはコンタク
トホール、42a、42b、42cは例えばAlからなる配線層
で、配線層42aはコンタクトホール41aを介してソース拡
散層39aとコンタクトされる配線であり、配線層42bはコ
ンタクトホール41bを介してゲート電極35とコンタクト
される配線であり、配線層42cはコンタクトホール41cを
介してドレイン拡散層39bとコンタクトされる配線であ
る。
次に、その製造方法について説明する。
ここでは、まず例えばCVD法により基板31上にSiO2及
びSi3N4を堆積して膜厚が例えば200Åのシリコン酸化膜
及び膜厚が例えば1500Åのシリコン窒化膜を形成し、例
えばRIEによりシリコン窒化膜をパターニングしてシリ
コン窒化膜からなるマスクを形成した後、例えば不純物
がＢ（ボロン）、エネルギーが50KeV、ドーズ量が１×1
013cm-2のイオン注入により基板31内にチャネルストッ
パ32を形成する。次いで、シリコン窒化膜からなるマス
クを用い、LOCOS酸化により基板31を酸化して膜厚が例
えば5000Åのフィールド酸化膜33を形成した後、マスク
として用いたシリコン窒化膜及びシリコン酸化膜を除去
する（第２図（ａ））。
びSi3N4を堆積して膜厚が例えば200Åのシリコン酸化膜
及び膜厚が例えば1500Åのシリコン窒化膜を形成し、例
えばRIEによりシリコン窒化膜をパターニングしてシリ
コン窒化膜からなるマスクを形成した後、例えば不純物
がＢ（ボロン）、エネルギーが50KeV、ドーズ量が１×1
013cm-2のイオン注入により基板31内にチャネルストッ
パ32を形成する。次いで、シリコン窒化膜からなるマス
クを用い、LOCOS酸化により基板31を酸化して膜厚が例
えば5000Åのフィールド酸化膜33を形成した後、マスク
として用いたシリコン窒化膜及びシリコン酸化膜を除去
する（第２図（ａ））。
次に、第２図（ｂ）に示すように、例えば熱酸化によ
り基板31を酸化して膜厚が例えば150〜200Åのゲート絶
縁膜34を形成する。次いで、ランプアニール装置（加熱
炉でもよい）を用い、例えば温度が1000℃、処理時間が
100秒でNH3ガス雰囲気中でゲート絶縁膜34の窒化処理を
行う。この時、ゲート絶縁膜34の上部とゲート絶縁膜34
と基板31との界面が特に窒化される。
り基板31を酸化して膜厚が例えば150〜200Åのゲート絶
縁膜34を形成する。次いで、ランプアニール装置（加熱
炉でもよい）を用い、例えば温度が1000℃、処理時間が
100秒でNH3ガス雰囲気中でゲート絶縁膜34の窒化処理を
行う。この時、ゲート絶縁膜34の上部とゲート絶縁膜34
と基板31との界面が特に窒化される。
次に、第２図（ｃ）に示すように、例えばCVD法によ
りポリシリコンを膜厚が例えば2000Åで堆積した後、例
えばRIEによりポリシリコンをパターニングしてゲート
電極35を形成する。次いで、例えば不純物がＰ、エネル
ギーが50KeVでドース量が１×1013cm-2のイオン注入に
よりゲート電極35に不純物を導入してn-型にした後、例
えば不純物がＰ（リン）、エネルギーが50KeVで、ドー
ズ量が１×10-2のイオン注入によりゲート電極35をマス
クとして基板31に不純物を導入してn-型の低濃度拡散層
36a、36bを形成する。なお、ここではゲート電極35に不
寸物を導入してn-型にしたが、不純物を導入しなくても
よい。
りポリシリコンを膜厚が例えば2000Åで堆積した後、例
えばRIEによりポリシリコンをパターニングしてゲート
電極35を形成する。次いで、例えば不純物がＰ、エネル
ギーが50KeVでドース量が１×1013cm-2のイオン注入に
よりゲート電極35に不純物を導入してn-型にした後、例
えば不純物がＰ（リン）、エネルギーが50KeVで、ドー
ズ量が１×10-2のイオン注入によりゲート電極35をマス
クとして基板31に不純物を導入してn-型の低濃度拡散層
36a、36bを形成する。なお、ここではゲート電極35に不
寸物を導入してn-型にしたが、不純物を導入しなくても
よい。
次に、第２図（ｄ）に示すように、例えばCVD法によ
りゲート電極35を覆うようにSiO2を膜厚が例えば1500〜
2000Åで堆積し、例えば異方性のRIEによりSiO2をエッ
チバックしてゲート電極35側壁にサイドウォール37を形
成した後、例えば不純物がAs、エッチングが40KeVでド
ーズ量が３×1013cm-2のイオン注入により、ゲート電極
35及びサイドウォール37をマスクとして基板31に不純物
を導入してn+型の高濃度拡散層38a、38bを形成する。こ
の時、低濃度拡散層36a及び高濃度拡散層38aからなるソ
ース拡散層39aと低濃度拡散層36b及び高濃度拡散層38b
からなるドレイン拡散層39bとのLDD構造が形成される。
りゲート電極35を覆うようにSiO2を膜厚が例えば1500〜
2000Åで堆積し、例えば異方性のRIEによりSiO2をエッ
チバックしてゲート電極35側壁にサイドウォール37を形
成した後、例えば不純物がAs、エッチングが40KeVでド
ーズ量が３×1013cm-2のイオン注入により、ゲート電極
35及びサイドウォール37をマスクとして基板31に不純物
を導入してn+型の高濃度拡散層38a、38bを形成する。こ
の時、低濃度拡散層36a及び高濃度拡散層38aからなるソ
ース拡散層39aと低濃度拡散層36b及び高濃度拡散層38b
からなるドレイン拡散層39bとのLDD構造が形成される。
そして、層間絶縁膜40を形成し、層間絶縁膜40にコン
タクトホール41a、41b、41cを形成した後、コンタクト
ホール41a、41b、41cを介してソース拡散層39a、ゲート
電極35及びドレイン拡散層39bとコンタクトを取るよう
に配線層42a、42b、42cを形成することにより、第２図
（ｅ）に示すような構造の半導体装置が完成する。
タクトホール41a、41b、41cを形成した後、コンタクト
ホール41a、41b、41cを介してソース拡散層39a、ゲート
電極35及びドレイン拡散層39bとコンタクトを取るよう
に配線層42a、42b、42cを形成することにより、第２図
（ｅ）に示すような構造の半導体装置が完成する。
なお、LDD形PMOS−FETの製造方法については上記のNM
OS場合と同様な製造方法を用いればよく、各層の導電型
をNMOSの場合と適宜変えるようにすればよい。
OS場合と同様な製造方法を用いればよく、各層の導電型
をNMOSの場合と適宜変えるようにすればよい。
しかしながら、第２図（ａ）〜（ｅ）で説明した従来
のLDD形NMOS−FETの製造方法ではn-型の低濃度拡散層36
a、36b及びサイドウォール37幅の最適化を十分に行わな
いと、ストレス試験を行った場合にその初期において大
幅に素子特性が劣化してしまうという問題があった。
のLDD形NMOS−FETの製造方法ではn-型の低濃度拡散層36
a、36b及びサイドウォール37幅の最適化を十分に行わな
いと、ストレス試験を行った場合にその初期において大
幅に素子特性が劣化してしまうという問題があった。
具体的には、実際に製品の中にトランジスタを組み込
んで動作させる際、ソース電極、ゲート電極及びドレイ
ン電極には電圧がかかったりかからなくなったりする。
これを何年も繰り返していくと、特に拡散層の濃度がし
だいに濃くなってくる。このため、ホールが更に加速さ
れて結晶格子に衝突して新たにエレクトロンを作ったり
することがある。そして、キャリアがゲート絶縁膜34に
打ち込まれて電荷トラップを作ったりする。ゲート絶縁
膜34上には各電極が形成されており、常に電圧をかけた
と同じ効果が生じる。このため、長い間使用していると
余計トラップされるのが多くなるため、スイッチングス
ピード等の素子特性が劣化してしまうのである。この劣
化の度合は使い初めに特に著しい。
んで動作させる際、ソース電極、ゲート電極及びドレイ
ン電極には電圧がかかったりかからなくなったりする。
これを何年も繰り返していくと、特に拡散層の濃度がし
だいに濃くなってくる。このため、ホールが更に加速さ
れて結晶格子に衝突して新たにエレクトロンを作ったり
することがある。そして、キャリアがゲート絶縁膜34に
打ち込まれて電荷トラップを作ったりする。ゲート絶縁
膜34上には各電極が形成されており、常に電圧をかけた
と同じ効果が生じる。このため、長い間使用していると
余計トラップされるのが多くなるため、スイッチングス
ピード等の素子特性が劣化してしまうのである。この劣
化の度合は使い初めに特に著しい。
また、PMOSの場合では、p+型の高濃度拡散層（ソース
・ドレイン）を形成するために、「浅くする」ことが必
要であるということから、予め、Si基板を非晶質化（ア
ルファモス化）しておくことが必要である。そのために
は、二弗化ポロンイオン（BF2 +）を注入する前にSi+イ
オン（Ge+イオンでもよい）をSi基板に注入しなければ
ならない。このイオンは、サイドウォールにも注入さ
れ、そのために、ストレス試験を行ったあとに、素子特
性の劣化が非晶質化しない場合に比べて２桁も劣化（寿
命）するという問題があった。
・ドレイン）を形成するために、「浅くする」ことが必
要であるということから、予め、Si基板を非晶質化（ア
ルファモス化）しておくことが必要である。そのために
は、二弗化ポロンイオン（BF2 +）を注入する前にSi+イ
オン（Ge+イオンでもよい）をSi基板に注入しなければ
ならない。このイオンは、サイドウォールにも注入さ
れ、そのために、ストレス試験を行ったあとに、素子特
性の劣化が非晶質化しない場合に比べて２桁も劣化（寿
命）するという問題があった。
具体的には、p+型の高濃度拡散層が深く形成されてい
ると、サイドウォール直下に形成されたp-型の低濃度拡
散層とp+型の高濃度拡散層間でキャリアのこぼれ現象が
生じ、p+型の高濃度拡散層の方がキャリアが多いために
キャリアがp-型の低濃度拡散層の方へこぼれ出す。この
ため、チャネル幅を更に縮めてしまうため、p+型の高濃
度拡散層を浅く形成する必要があった。また、非晶質化
状態のところにBF2 +を込んでいるのはチャネリング現象
を生じ難くするためである。Si+を打っているのはp+型
の高濃度拡散層を浅くするために使用している。
ると、サイドウォール直下に形成されたp-型の低濃度拡
散層とp+型の高濃度拡散層間でキャリアのこぼれ現象が
生じ、p+型の高濃度拡散層の方がキャリアが多いために
キャリアがp-型の低濃度拡散層の方へこぼれ出す。この
ため、チャネル幅を更に縮めてしまうため、p+型の高濃
度拡散層を浅く形成する必要があった。また、非晶質化
状態のところにBF2 +を込んでいるのはチャネリング現象
を生じ難くするためである。Si+を打っているのはp+型
の高濃度拡散層を浅くするために使用している。
また、以上の問題とは別にゲート電極やフィールド酸
化膜によって凹凸がこの基板表面にできてしまうことも
問題である。
化膜によって凹凸がこの基板表面にできてしまうことも
問題である。
更には、第２図（ａ）〜（ｅ）に示すような従来の半
導体装置の製造方法によれば、配線層の断線の危険があ
る。つまり、ゲート電極やフィールド酸化膜のなす凹凸
の表面に形成されることになるので、基板面のいたると
ころで凹凸ができており、この表面の通常の手法（例え
ばCVD形成）で層間絶縁膜を形成すると、全面一様な厚
さに形成され、当然層間絶縁膜の表面も凹凸になってし
まう。更に、この凹凸のできている面にコンタクトホー
ルを形成し、電極を埋めるのであるが、この際のパター
ニングが精度よく行えない等の問題が発生し、ひいては
製造歩留まりに影響する。
導体装置の製造方法によれば、配線層の断線の危険があ
る。つまり、ゲート電極やフィールド酸化膜のなす凹凸
の表面に形成されることになるので、基板面のいたると
ころで凹凸ができており、この表面の通常の手法（例え
ばCVD形成）で層間絶縁膜を形成すると、全面一様な厚
さに形成され、当然層間絶縁膜の表面も凹凸になってし
まう。更に、この凹凸のできている面にコンタクトホー
ルを形成し、電極を埋めるのであるが、この際のパター
ニングが精度よく行えない等の問題が発生し、ひいては
製造歩留まりに影響する。
そこで本発明は、素子特性を向上させることができ、
素子の信頼性を向上させることができ、かつ凹凸を少な
くして素子平坦化を実現することができ、製造歩留まり
を良好にすることができる半導体装置の製造方法を提供
することを目的としている。
素子の信頼性を向上させることができ、かつ凹凸を少な
くして素子平坦化を実現することができ、製造歩留まり
を良好にすることができる半導体装置の製造方法を提供
することを目的としている。
本発明による半導体装置の製造方法は上記目的達成の
ため、基板上にゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜上に仮のゲート電極パターンを形成する工程
と、該仮のゲート電極パターンをマスクとして該基板に
不純物を導入して低濃度拡散層を形成する工程と、該仮
のゲート電極パターン側壁に仮のサイドウォールパター
ンを形成する工程と、該仮のゲート電極パターン及び該
仮のサイドウォールパターンをマスクとして該基板に不
純物を導入して高濃度拡散層を形成することにより、該
低濃度拡散層及び該高濃度拡散層からなるソース／ドレ
イン拡散層を形成する工程と、該仮のゲート電極パター
ン及び該仮のサイドウォールパターンを覆うように、該
仮のゲート電極パターン及び該仮のサイドウォールパタ
ーンとエッチング選択性を有する膜を形成する工程と、
該エッチング選択性を有する膜を選択的にエッチングし
て該仮のゲート電極パターン及び該仮のサイドウォール
パターンを露出させる工程と、該エッチング選択性を有
する膜をマスクとして該仮のゲート電極パターン及び該
仮のサイドウォールパターンを除去して開口部を形成す
る工程と、該開口部内にゲート電極を形成す工程とを含
むものである。
ため、基板上にゲート絶縁膜を形成する工程と、該ゲー
ト絶縁膜上に仮のゲート電極パターンを形成する工程
と、該仮のゲート電極パターンをマスクとして該基板に
不純物を導入して低濃度拡散層を形成する工程と、該仮
のゲート電極パターン側壁に仮のサイドウォールパター
ンを形成する工程と、該仮のゲート電極パターン及び該
仮のサイドウォールパターンをマスクとして該基板に不
純物を導入して高濃度拡散層を形成することにより、該
低濃度拡散層及び該高濃度拡散層からなるソース／ドレ
イン拡散層を形成する工程と、該仮のゲート電極パター
ン及び該仮のサイドウォールパターンを覆うように、該
仮のゲート電極パターン及び該仮のサイドウォールパタ
ーンとエッチング選択性を有する膜を形成する工程と、
該エッチング選択性を有する膜を選択的にエッチングし
て該仮のゲート電極パターン及び該仮のサイドウォール
パターンを露出させる工程と、該エッチング選択性を有
する膜をマスクとして該仮のゲート電極パターン及び該
仮のサイドウォールパターンを除去して開口部を形成す
る工程と、該開口部内にゲート電極を形成す工程とを含
むものである。
本発明は、第１図（ａ）〜（ｆ）に示すように、基板
31上にゲート絶縁膜34が形成され、ゲート絶縁膜34上に
仮のゲート電極パターン１が形成され、仮のゲート電極
パターン１をマスクとして基板31に不純物が導入されて
低濃度拡散層36a、36bが形成された後、仮のゲート電極
パターン１側壁に仮のサイドウォールパターン２が形成
される。次いで、仮のゲート電極パターン１及び仮のサ
イドウォールパターン２をマスクとして基板31に不純物
が導入されて高濃度拡散層38a、38bが形成されることに
より、低濃度拡散層36a、36b及び高濃度拡散層38a、38b
からなるソース／ドレイン拡散層39a、39bが形成され、
仮のゲート電極パターン１及び仮のサイドウォールパタ
ーン２が覆われるように、仮のゲート電極パターン１及
び仮のサイドウォールパターン２とエッチング選択性を
有する膜３（例えばSi3N4膜）が形成され、エッチング
選択性を有する膜が選択的にエッチングされて仮のゲー
ト電極パターン１及び仮のサイドウォールパターン２が
露出され、エッチング選択性を有する膜３をマスクとし
て仮のゲート電極パターン１及び仮のサイドウォールパ
ターン２が除去されて開口部４が形成された後、開口部
４内にゲート電極６が形成される。
31上にゲート絶縁膜34が形成され、ゲート絶縁膜34上に
仮のゲート電極パターン１が形成され、仮のゲート電極
パターン１をマスクとして基板31に不純物が導入されて
低濃度拡散層36a、36bが形成された後、仮のゲート電極
パターン１側壁に仮のサイドウォールパターン２が形成
される。次いで、仮のゲート電極パターン１及び仮のサ
イドウォールパターン２をマスクとして基板31に不純物
が導入されて高濃度拡散層38a、38bが形成されることに
より、低濃度拡散層36a、36b及び高濃度拡散層38a、38b
からなるソース／ドレイン拡散層39a、39bが形成され、
仮のゲート電極パターン１及び仮のサイドウォールパタ
ーン２が覆われるように、仮のゲート電極パターン１及
び仮のサイドウォールパターン２とエッチング選択性を
有する膜３（例えばSi3N4膜）が形成され、エッチング
選択性を有する膜が選択的にエッチングされて仮のゲー
ト電極パターン１及び仮のサイドウォールパターン２が
露出され、エッチング選択性を有する膜３をマスクとし
て仮のゲート電極パターン１及び仮のサイドウォールパ
ターン２が除去されて開口部４が形成された後、開口部
４内にゲート電極６が形成される。
したがって、本発明によれば、ゲート絶縁膜34を介し
て低濃度拡散層36a、36b上にまでゲート電極６を形成
し、かつゲート電極６を高融点金属にすることができる
ため、素子特性を向上させることができるようになり、
素子の信頼性を向上させることができるようになる。ま
た、凹凸を少なくして素子平坦化を実現することができ
るようになり、製造歩留まりを良好にすることができる
ようになる。詳細については実施例で説明する。
て低濃度拡散層36a、36b上にまでゲート電極６を形成
し、かつゲート電極６を高融点金属にすることができる
ため、素子特性を向上させることができるようになり、
素子の信頼性を向上させることができるようになる。ま
た、凹凸を少なくして素子平坦化を実現することができ
るようになり、製造歩留まりを良好にすることができる
ようになる。詳細については実施例で説明する。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｇ）は本発明に係る半導体装置の製
造方法の一実施例を説明する図である。図示例の半導体
装置はLDD形NMOS−FETに適用する場合である。
造方法の一実施例を説明する図である。図示例の半導体
装置はLDD形NMOS−FETに適用する場合である。
これらの図において、第２図（ａ）〜（ｅ）と同一符
号は同一または相当部分を示し、１は例えばポリSiから
なる仮のゲート電極パターン、２は例えばSiO2からなる
仮のサイドウォールパターン、３は仮のゲート電極パタ
ーン１及び仮のサイドウォールパターン２とエッチング
選択性を有する膜で、Si3N4等のシリコン窒化膜（SiO2
等のシリコン酸化膜でもよい）からなっている。４はゲ
ート電極形成用の開口部、５はＷ等の高融点金属からな
る高融点金属層、６はＷ等の高融点金属からなるゲート
電極である。
号は同一または相当部分を示し、１は例えばポリSiから
なる仮のゲート電極パターン、２は例えばSiO2からなる
仮のサイドウォールパターン、３は仮のゲート電極パタ
ーン１及び仮のサイドウォールパターン２とエッチング
選択性を有する膜で、Si3N4等のシリコン窒化膜（SiO2
等のシリコン酸化膜でもよい）からなっている。４はゲ
ート電極形成用の開口部、５はＷ等の高融点金属からな
る高融点金属層、６はＷ等の高融点金属からなるゲート
電極である。
次に、その製造方法について説明する。
ここでは、まず例えばCVD法により基板31上にSiO2及
びSi3N4を堆積して膜厚が例えば200Åのシリコン酸化膜
及び膜厚が例えば1500Åのシリコン窒化膜を形成し、例
えばRIEによりシリコン窒化膜をパターニングしてマス
クを形成した後、例えば不純物がＢ（ボロン）、エネル
ギーが50KeVでドーズ量が１×1013cm-2のイオン注入に
より基板31内にチャネルストッパ32を形成する。次い
で、シリコン窒化膜からなるマスクを用い、LOCOS酸化
により基板31を酸化して膜厚が例えば5000Åのフィール
ド酸化膜33を形成した後、マスクとして用いたシリコン
窒化膜及びシリコン酸化膜を除去する（第１図
（ａ））。
びSi3N4を堆積して膜厚が例えば200Åのシリコン酸化膜
及び膜厚が例えば1500Åのシリコン窒化膜を形成し、例
えばRIEによりシリコン窒化膜をパターニングしてマス
クを形成した後、例えば不純物がＢ（ボロン）、エネル
ギーが50KeVでドーズ量が１×1013cm-2のイオン注入に
より基板31内にチャネルストッパ32を形成する。次い
で、シリコン窒化膜からなるマスクを用い、LOCOS酸化
により基板31を酸化して膜厚が例えば5000Åのフィール
ド酸化膜33を形成した後、マスクとして用いたシリコン
窒化膜及びシリコン酸化膜を除去する（第１図
（ａ））。
次に、第１図（ｂ）に示すように、例えば熱酸化によ
り基板31を酸化して膜厚が例えば150〜200Åのゲート絶
縁膜34を形成する。次いで、ランプアニール装置（加熱
炉でもよい）を用い、例えば温度が1000℃、処理時間が
100秒でNH3ガス雰囲気中でゲート絶縁膜34の窒化処理を
行う。この時、ゲート絶縁膜34の上部とゲート絶縁膜34
と基板31との界面が特に窒化される。
り基板31を酸化して膜厚が例えば150〜200Åのゲート絶
縁膜34を形成する。次いで、ランプアニール装置（加熱
炉でもよい）を用い、例えば温度が1000℃、処理時間が
100秒でNH3ガス雰囲気中でゲート絶縁膜34の窒化処理を
行う。この時、ゲート絶縁膜34の上部とゲート絶縁膜34
と基板31との界面が特に窒化される。
次に、第１図（ｃ）に示すように、例えばCVD法によ
りポリシリコンを膜厚が例えば200Åで堆積した後、例
えばRIEによりポリシリコンをパターニングして仮のゲ
ート電極１を形成する。次いで、例えば不純物がＰ、エ
ネルギーが50KeVでドーズ量が１×1013cm-2のイオン注
入により仮のゲート電極パターン１に不純物を導入して
n-型にした後、例えば不純物がＰ（リン）、エネルギー
が50KeVでドーズ量が１×1013cm-2のイオン注入により
仮のゲート電極パターン１をマスクとして基板31に不純
物を導入してn-型の低濃度拡散層36a、36bを形成する。
なお、仮のゲート電極パターン１には不純物を導入しな
くてもよい。
りポリシリコンを膜厚が例えば200Åで堆積した後、例
えばRIEによりポリシリコンをパターニングして仮のゲ
ート電極１を形成する。次いで、例えば不純物がＰ、エ
ネルギーが50KeVでドーズ量が１×1013cm-2のイオン注
入により仮のゲート電極パターン１に不純物を導入して
n-型にした後、例えば不純物がＰ（リン）、エネルギー
が50KeVでドーズ量が１×1013cm-2のイオン注入により
仮のゲート電極パターン１をマスクとして基板31に不純
物を導入してn-型の低濃度拡散層36a、36bを形成する。
なお、仮のゲート電極パターン１には不純物を導入しな
くてもよい。
次に、第１図（ｄ）に示すように、例えばCVD法によ
り仮のゲート電極パターン１を覆うようにSiO2を膜厚が
例えば1500〜2000Åで堆積し、例えば異方性のRIEによ
りSiO2をエッチバックして仮のゲート電極パターン１側
壁に仮のサイドウォールパターン２を形成した後、例え
ば不純物がAs、エネルギーが40KeVでドーズ量が３×10
15cm-2のイオン注入により仮のゲート電極パターン１及
び仮のサイドウォールパターン２をマスクとして基板31
に不純物を導入してn+型の高濃度拡散層38a、38bを形成
する。この時、低濃度拡散層36a及び高濃度拡散層38aか
らなるソース拡散層39aと低濃度拡散層36b及び高濃度拡
散層38bからなるドレイン拡散層39bとのLDD構造が形成
される。次いで、例えばCVD法により仮のゲート電極パ
ターン１及び仮のサイドウォールパターン２を覆うよう
に全面にSi3N4を膜厚が例えば2000Åで堆積して、仮の
ゲート電極パターン１及び仮のサイドウォールパターン
２とエッチング選択性を有する膜３を形成する。この後
この膜３（Si3N4膜）表面では下地層の凹凸をそのまま
受け継いでしまうので、この膜３表面にこの膜とエッチ
レートが等しいSOG（Spin On Glass）を十分な厚さでス
ピンコートして加熱固化させることにより表面を平坦に
する。次いで、このSOGの表面にRIEを施して、仮のサイ
ドウォールパターン２の大部分が顔を出すまでコントロ
ールエッチバックする。この時、仮のゲート電極パター
ン１も露出される。
り仮のゲート電極パターン１を覆うようにSiO2を膜厚が
例えば1500〜2000Åで堆積し、例えば異方性のRIEによ
りSiO2をエッチバックして仮のゲート電極パターン１側
壁に仮のサイドウォールパターン２を形成した後、例え
ば不純物がAs、エネルギーが40KeVでドーズ量が３×10
15cm-2のイオン注入により仮のゲート電極パターン１及
び仮のサイドウォールパターン２をマスクとして基板31
に不純物を導入してn+型の高濃度拡散層38a、38bを形成
する。この時、低濃度拡散層36a及び高濃度拡散層38aか
らなるソース拡散層39aと低濃度拡散層36b及び高濃度拡
散層38bからなるドレイン拡散層39bとのLDD構造が形成
される。次いで、例えばCVD法により仮のゲート電極パ
ターン１及び仮のサイドウォールパターン２を覆うよう
に全面にSi3N4を膜厚が例えば2000Åで堆積して、仮の
ゲート電極パターン１及び仮のサイドウォールパターン
２とエッチング選択性を有する膜３を形成する。この後
この膜３（Si3N4膜）表面では下地層の凹凸をそのまま
受け継いでしまうので、この膜３表面にこの膜とエッチ
レートが等しいSOG（Spin On Glass）を十分な厚さでス
ピンコートして加熱固化させることにより表面を平坦に
する。次いで、このSOGの表面にRIEを施して、仮のサイ
ドウォールパターン２の大部分が顔を出すまでコントロ
ールエッチバックする。この時、仮のゲート電極パター
ン１も露出される。
次に、第１図（ｅ）に示すように、例えばウエットエ
ッチングによりエッチング選択性を有する膜３をマスク
として仮のゲート電極パターン１及び仮のサイドウォー
ルパターン２を全て除去してゲート電極形成用の開口部
４を形成する。この時、開口部４内にゲート絶縁膜34が
露出されている。次いで、例えばスパッタ法により開口
部４を覆うようにＷを膜厚が例えば4000Åで堆積して高
融点金属層５を形成する。
ッチングによりエッチング選択性を有する膜３をマスク
として仮のゲート電極パターン１及び仮のサイドウォー
ルパターン２を全て除去してゲート電極形成用の開口部
４を形成する。この時、開口部４内にゲート絶縁膜34が
露出されている。次いで、例えばスパッタ法により開口
部４を覆うようにＷを膜厚が例えば4000Åで堆積して高
融点金属層５を形成する。
次に、第１図（ｆ）に示すように、例えば異方性のRI
Eにより高融点金属層５を開口部４内にのみ残るように
エッチバックしてゲート電極６を形成する。この時、ゲ
ート電極６はゲート絶縁膜34を介してLDD構造を構成す
る低濃度拡散層36a、36b上にまで形成される。
Eにより高融点金属層５を開口部４内にのみ残るように
エッチバックしてゲート電極６を形成する。この時、ゲ
ート電極６はゲート絶縁膜34を介してLDD構造を構成す
る低濃度拡散層36a、36b上にまで形成される。
そして、例えばCVD法によりPSGからなる層間絶縁膜40
を形成し、層間絶縁膜40にコンタクトホール41a、41b、
41cを形成した後、コンタクトホール41a、41b、41cを介
してソース拡散層39a、ゲート電極６及びドレイン拡散
層39bとコンタクトを取るように配線層42a、42b、42cを
形成することにより、第１図に示すような構造の半導体
装置が完成する。
を形成し、層間絶縁膜40にコンタクトホール41a、41b、
41cを形成した後、コンタクトホール41a、41b、41cを介
してソース拡散層39a、ゲート電極６及びドレイン拡散
層39bとコンタクトを取るように配線層42a、42b、42cを
形成することにより、第１図に示すような構造の半導体
装置が完成する。
すなわち、上記実施例では、ゲート絶縁膜34を介して
低濃度拡散層36a、36b上にまでゲート電極６を設けるよ
うに形成したので、従来のゲート絶縁膜34を介して基板
31上にゲート電極35を設けている場合よりもゲート電極
６を従来と厚みは同じでも幅を大きく取ることができメ
タル量を増やすことができるため、より多くのキャリア
を制御することができる。このため、ゲート電極６の制
御性を向上させることができ、素子特性を向上させるこ
とができる。したがって、素子の信頼性も向上させるこ
とができる。
低濃度拡散層36a、36b上にまでゲート電極６を設けるよ
うに形成したので、従来のゲート絶縁膜34を介して基板
31上にゲート電極35を設けている場合よりもゲート電極
６を従来と厚みは同じでも幅を大きく取ることができメ
タル量を増やすことができるため、より多くのキャリア
を制御することができる。このため、ゲート電極６の制
御性を向上させることができ、素子特性を向上させるこ
とができる。したがって、素子の信頼性も向上させるこ
とができる。
また、ゲート電極６をＷ等の高融点メタルで構成する
ことができ、従来のポリシリコンで構成する場合よりも
低抵抗化することができるため、ゲート遅延を防止する
ことができる。また、高融点メタルでないメタルで構造
する場合よりも耐熱性を向上させることができ、しかも
膜厚を薄くすることができる。
ことができ、従来のポリシリコンで構成する場合よりも
低抵抗化することができるため、ゲート遅延を防止する
ことができる。また、高融点メタルでないメタルで構造
する場合よりも耐熱性を向上させることができ、しかも
膜厚を薄くすることができる。
また、ゲート電極６やフィールド酸化膜33のなす凹凸
を有した基板31面に例えばSOGのような物質をスピンコ
ートすることにより表面を平坦にすることができ、結局
凹凸を少なくして素子平坦化を実現することができ、製
造歩留まりを良好にすることができる。
を有した基板31面に例えばSOGのような物質をスピンコ
ートすることにより表面を平坦にすることができ、結局
凹凸を少なくして素子平坦化を実現することができ、製
造歩留まりを良好にすることができる。
また、仮のゲート電極パターン１及び仮のサイドウォ
ールパターン２を除去して開口部４内を形成した後、開
口部４内に高融点金属層５を埋め込んでゲート電極６を
形成しているため、低濃度拡散層36a、36b、高濃度拡散
層38a、38b及びゲート電極６を完全自己整合で位置合せ
して形成することができる。
ールパターン２を除去して開口部４内を形成した後、開
口部４内に高融点金属層５を埋め込んでゲート電極６を
形成しているため、低濃度拡散層36a、36b、高濃度拡散
層38a、38b及びゲート電極６を完全自己整合で位置合せ
して形成することができる。
なお、上記実施例では、ゲート電極６をＷ等の高融点
金属で構成する場合について説明したが、本発明はこれ
に限定されるものではなく、WSi、TiSi、等の高融点金
属シリサイドで構成することも可能である。
金属で構成する場合について説明したが、本発明はこれ
に限定されるものではなく、WSi、TiSi、等の高融点金
属シリサイドで構成することも可能である。
上記実施例は、LDD形NMOS−FETに適用する場合につい
て説明したが、本発明はこれに限定されるものではな
く、LDD形PMOS−FETに適用する場合であってもよい。
て説明したが、本発明はこれに限定されるものではな
く、LDD形PMOS−FETに適用する場合であってもよい。
本発明によれば、素子特性を向上させることができ、
素子の信頼性を向上させることができ、かつ凹凸を少な
くして素子平坦化を実現することができ、製造歩留まり
を良好にすることができるという効果がある。
素子の信頼性を向上させることができ、かつ凹凸を少な
くして素子平坦化を実現することができ、製造歩留まり
を良好にすることができるという効果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は従来例の製造方法を説明する図である。 １……仮のゲート電極パターン、 ２……仮のサイドウォールパターン、 ３……エッチング選択性を有する膜、 ４……開口部、 ５……高融点金属層、 ６……ゲート電極、 31……基板、 34……ゲート絶縁膜、 36a、36b……低濃度拡散層、 37……サイドウォール、 38a、38b……高濃度拡散層、 39a……ソース拡散層、 39b……ドレイン拡散層。
の製造方法を説明する図、 第２図は従来例の製造方法を説明する図である。 １……仮のゲート電極パターン、 ２……仮のサイドウォールパターン、 ３……エッチング選択性を有する膜、 ４……開口部、 ５……高融点金属層、 ６……ゲート電極、 31……基板、 34……ゲート絶縁膜、 36a、36b……低濃度拡散層、 37……サイドウォール、 38a、38b……高濃度拡散層、 39a……ソース拡散層、 39b……ドレイン拡散層。
Claims (1)
- 【請求項１】基板上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に仮のゲート電極パターンを形成する
工程と、 該仮のゲート電極パターンをマスクとして該基板に不純
物を導入して低濃度拡散層を形成する工程と、 該仮のゲート電極パターン側壁に仮のサイドウォールパ
ターンを形成する工程と、 該仮のゲート電極パターン及び該仮のサイドウォールパ
ターンをマスクとして該基板に不純物を導入して高濃度
拡散層を形成することにより該低濃度拡散層及び該高濃
度拡散層からなるソース／ドレイン拡散層を形成する工
程と、 該仮のゲート電極パターン及び該仮のサイドウォールパ
ターンを覆うように、該仮のゲート電極パターン及び該
仮のサイドウォールパターンとエッチング選択性を有す
る膜を形成する工程と、 該エッチング選択性を有する膜を選択的にエッチングし
て該仮のゲート電極パターン及び該仮のサイドウォール
パターンを露出させる工程と、 該エッチング選択性を有する膜をマスクとして該仮のゲ
ート電極パターン及び該仮のサイドウォールパターンを
除去して開口部を形成する工程と、 該開口部内にゲート電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24266889A JP2768995B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24266889A JP2768995B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104236A JPH03104236A (ja) | 1991-05-01 |
| JP2768995B2 true JP2768995B2 (ja) | 1998-06-25 |
Family
ID=17092465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24266889A Expired - Fee Related JP2768995B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768995B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4971559B2 (ja) * | 2001-07-27 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-09-19 JP JP24266889A patent/JP2768995B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03104236A (ja) | 1991-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |