JP3501107B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に関し、特に、電界効果型トラン
ジスタを有する半導体装置の製造方法および半導体装置
に関する。
方法および半導体装置に関し、特に、電界効果型トラン
ジスタを有する半導体装置の製造方法および半導体装置
に関する。
【０００２】
【背景技術】近年、図５に示すように、ＭＯＳトランジ
スタ２００において、ゲート絶縁層１２０とソース／ド
レイン領域１２４，１２６との間における半導体基板１
１０において、エクステンション領域１３０を形成する
技術が提案されている。
スタ２００において、ゲート絶縁層１２０とソース／ド
レイン領域１２４，１２６との間における半導体基板１
１０において、エクステンション領域１３０を形成する
技術が提案されている。
【０００３】たとえば、次のようにして、エクステンシ
ョン領域１３０を有するＭＯＳトランジスタ２００が形
成される。図６は、従来例に係るエクステンション領域
を有するＭＯＳトランジスタの製造工程を模式的に示す
断面図である。
ョン領域１３０を有するＭＯＳトランジスタ２００が形
成される。図６は、従来例に係るエクステンション領域
を有するＭＯＳトランジスタの製造工程を模式的に示す
断面図である。
【０００４】まず、図６（ａ）に示すように、半導体基
板１１０の上に、ゲート酸化膜１２０およびゲート電極
１２２を形成する。次いで、ゲート電極１２２をマスク
として、半導体基板１１０内に不純物をイオン注入し、
ゲート電極１２２の側方の半導体基板１１０内にエクス
テンション領域１３０を形成する。
板１１０の上に、ゲート酸化膜１２０およびゲート電極
１２２を形成する。次いで、ゲート電極１２２をマスク
として、半導体基板１１０内に不純物をイオン注入し、
ゲート電極１２２の側方の半導体基板１１０内にエクス
テンション領域１３０を形成する。
【０００５】次に、図６（ｂ）に示すように、半導体基
板１１０の全面に、絶縁層１７２を堆積する。その後、
図５に示すように、絶縁層１７２をＲＩＥ（リアクティ
ブイオンエッチング）によりエッチングし、ゲート電極
１２２の側壁に側壁スペーサ１７０を形成する。次に、
ゲート電極１２２および側壁スペーサ１７０をマスクと
して、半導体基板１１０内に不純物をイオン注入し、ソ
ース／ドレイン領域１２４，１２６を形成する。こうし
て、図５に示す、エクステンション領域１３０を有する
ＭＯＳトランジスタ２００が形成される。
板１１０の全面に、絶縁層１７２を堆積する。その後、
図５に示すように、絶縁層１７２をＲＩＥ（リアクティ
ブイオンエッチング）によりエッチングし、ゲート電極
１２２の側壁に側壁スペーサ１７０を形成する。次に、
ゲート電極１２２および側壁スペーサ１７０をマスクと
して、半導体基板１１０内に不純物をイオン注入し、ソ
ース／ドレイン領域１２４，１２６を形成する。こうし
て、図５に示す、エクステンション領域１３０を有する
ＭＯＳトランジスタ２００が形成される。
【０００６】ところで、上記の技術においては、側壁ス
ペーサ１７０を形成するために、絶縁層１７２を堆積し
ている。この絶縁層１７２の堆積は、高温の条件下で行
われる。たとえば、絶縁層１７２が窒化シリコン膜から
なる場合を例にとると、約７５０℃の条件下で、窒化シ
リコン膜が堆積される。このため、この絶縁層１７２の
堆積の際に、エクステンション領域１３０が拡散してし
まう（図６（ｂ）参照）。エクステンション領域１３０
が拡散すると、エクステンション領域１３０の制御がし
にくくなり、エクステンション領域１３０の抵抗値が上
昇したりする。
ペーサ１７０を形成するために、絶縁層１７２を堆積し
ている。この絶縁層１７２の堆積は、高温の条件下で行
われる。たとえば、絶縁層１７２が窒化シリコン膜から
なる場合を例にとると、約７５０℃の条件下で、窒化シ
リコン膜が堆積される。このため、この絶縁層１７２の
堆積の際に、エクステンション領域１３０が拡散してし
まう（図６（ｂ）参照）。エクステンション領域１３０
が拡散すると、エクステンション領域１３０の制御がし
にくくなり、エクステンション領域１３０の抵抗値が上
昇したりする。
【０００７】
【発明が解決しようとする課題】本発明の目的は、エク
ステンション領域と、ソース領域およびドレイン領域と
を同時に形成することができる、半導体装置の製造方法
および半導体装置を提供することにある。
ステンション領域と、ソース領域およびドレイン領域と
を同時に形成することができる、半導体装置の製造方法
および半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】（半導体装置の製造方
法） 本発明の半導体装置の製造方法は、以下の工程（ａ）〜
（ｈ）を含む。 （ａ）半導体基板の上に、ゲート絶縁層を形成する工
程、 （ｂ）前記ゲート絶縁層の上に、ゲート電極を形成する
工程、 （ｃ）前記半導体基板の表面、並びに前記ゲート電極の
上面および側面を被覆する絶縁層を形成する工程、 （ｄ）前記絶縁層の上に、後にサイドウオールマスク層
となる層を形成する工程、 （ｅ）前記後にサイドウオールマスク層となる層に異方
性エッチングを行って、前記絶縁層上の前記ゲート電極
側方にサイドウオールマスク層を形成する工程、 （ｆ）前記工程（ｅ）の後に、前記サイドウオールマス
ク層をマスクとして等方性エッチングを行い、前記絶縁
層のうち前記半導体基板の表面に形成された部分および
前記ゲート電極の上面に形成された部分を除去すること
によって、前記サイドウオールマスク層の下部および該
サイドウオールマスク層の前記ゲート電極側の側部に位
置する前記絶縁層からなる、エクステンション制御層お
よび側壁保護層を形成する工程、 （ｇ）前記サイドウオールマスク層を除去する工程、お
よび （ｈ）前記エクステンション制御層および側壁保護層を
マスクとして前記半導体基板に不純物をイオン注入する
ことにより、ソース／ドレイン領域およびエクステンシ
ョン領域を形成する工程。
法） 本発明の半導体装置の製造方法は、以下の工程（ａ）〜
（ｈ）を含む。 （ａ）半導体基板の上に、ゲート絶縁層を形成する工
程、 （ｂ）前記ゲート絶縁層の上に、ゲート電極を形成する
工程、 （ｃ）前記半導体基板の表面、並びに前記ゲート電極の
上面および側面を被覆する絶縁層を形成する工程、 （ｄ）前記絶縁層の上に、後にサイドウオールマスク層
となる層を形成する工程、 （ｅ）前記後にサイドウオールマスク層となる層に異方
性エッチングを行って、前記絶縁層上の前記ゲート電極
側方にサイドウオールマスク層を形成する工程、 （ｆ）前記工程（ｅ）の後に、前記サイドウオールマス
ク層をマスクとして等方性エッチングを行い、前記絶縁
層のうち前記半導体基板の表面に形成された部分および
前記ゲート電極の上面に形成された部分を除去すること
によって、前記サイドウオールマスク層の下部および該
サイドウオールマスク層の前記ゲート電極側の側部に位
置する前記絶縁層からなる、エクステンション制御層お
よび側壁保護層を形成する工程、 （ｇ）前記サイドウオールマスク層を除去する工程、お
よび （ｈ）前記エクステンション制御層および側壁保護層を
マスクとして前記半導体基板に不純物をイオン注入する
ことにより、ソース／ドレイン領域およびエクステンシ
ョン領域を形成する工程。
【０００９】ここで、「エクステンション制御層」と
は、エクステンション領域が所望の特性（たとえば深
さ，濃度）を有するように、エクステンション領域の形
成領域にイオン注入される不純物の条件を制御するため
の、絶縁層をいう。
は、エクステンション領域が所望の特性（たとえば深
さ，濃度）を有するように、エクステンション領域の形
成領域にイオン注入される不純物の条件を制御するため
の、絶縁層をいう。
【００１０】本発明においては、ゲート電極の側方にお
いて、エクステンション制御層を形成している。このた
め、エクステンション制御層の膜厚または材質を制御す
ることにより、第１および第２の不純物拡散層（ソース
／ドレイン領域）を形成するためのイオン注入の条件
で、第１および第２の不純物拡散層と同時にエクステン
ション領域を形成することができる。その結果、エクス
テンション領域を形成した後において、第１および第２
の不純物拡散層を規定する側壁スペーサを形成する必要
がない。その結果、エクステンション領域の拡散が抑え
られ、エクステンション領域の抵抗値が上昇したりする
のを抑制することができる。したがって、本発明によれ
ば、トランジスタの性能が向上された半導体装置を得る
ことができる。
いて、エクステンション制御層を形成している。このた
め、エクステンション制御層の膜厚または材質を制御す
ることにより、第１および第２の不純物拡散層（ソース
／ドレイン領域）を形成するためのイオン注入の条件
で、第１および第２の不純物拡散層と同時にエクステン
ション領域を形成することができる。その結果、エクス
テンション領域を形成した後において、第１および第２
の不純物拡散層を規定する側壁スペーサを形成する必要
がない。その結果、エクステンション領域の拡散が抑え
られ、エクステンション領域の抵抗値が上昇したりする
のを抑制することができる。したがって、本発明によれ
ば、トランジスタの性能が向上された半導体装置を得る
ことができる。
【００１１】また、エクステンション制御層の膜厚また
は材質を制御することにより、所望の特性を有するエク
ステンション領域を形成することができる。
は材質を制御することにより、所望の特性を有するエク
ステンション領域を形成することができる。
【００１２】前記エクステンション制御層とともに、前
記ゲート電極の側壁に、側壁保護膜が形成されることが
できる。ゲート電極の側壁に側壁保護膜を形成すること
により、その後の工程でゲート電極の側壁が種々の物質
と反応するのを防止することができる。
記ゲート電極の側壁に、側壁保護膜が形成されることが
できる。ゲート電極の側壁に側壁保護膜を形成すること
により、その後の工程でゲート電極の側壁が種々の物質
と反応するのを防止することができる。
【００１３】エクステンション制御層とともに側壁保護
膜が形成される場合には、前記半導体基板の上に、絶縁
層を形成する工程、前記絶縁層の上に、前記ゲート電極
の側方にサイドウオールマスク層を形成する工程、前記
サイドウオールマスク層をマスクとして、前記絶縁層を
除去して、前記エクステンション制御層および前記側壁
保護膜を形成する工程、および前記サイドウオールマス
ク層を除去する工程を含むことができる。
膜が形成される場合には、前記半導体基板の上に、絶縁
層を形成する工程、前記絶縁層の上に、前記ゲート電極
の側方にサイドウオールマスク層を形成する工程、前記
サイドウオールマスク層をマスクとして、前記絶縁層を
除去して、前記エクステンション制御層および前記側壁
保護膜を形成する工程、および前記サイドウオールマス
ク層を除去する工程を含むことができる。
【００１４】つまり、サイドウオールマスク層をマスク
として、絶縁層を除去することにより、エクステンショ
ン制御層および側壁保護膜を形成している。このサイド
ウオールマスク層の形成においては、サイドウオールマ
スク層を形成するためのフォトリソグラフィ工程が不要
である。したがって、フォトリソグラフィ工程を含める
ことなく、エクステンション制御層および側壁保護膜を
形成することができる。
として、絶縁層を除去することにより、エクステンショ
ン制御層および側壁保護膜を形成している。このサイド
ウオールマスク層の形成においては、サイドウオールマ
スク層を形成するためのフォトリソグラフィ工程が不要
である。したがって、フォトリソグラフィ工程を含める
ことなく、エクステンション制御層および側壁保護膜を
形成することができる。
【００１５】エクステンション制御層の材質は、窒化シ
リコンからなることができる。この場合、サイドウオー
ルマスク層は、酸化シリコンからなることが好ましい。
リコンからなることができる。この場合、サイドウオー
ルマスク層は、酸化シリコンからなることが好ましい。
【００１６】また、エクステンション制御層の材質は、
酸化シリコンからなってもよい。この場合、前記サイド
ウオールマスク層は、窒化シリコンからなることが好ま
しい。
酸化シリコンからなってもよい。この場合、前記サイド
ウオールマスク層は、窒化シリコンからなることが好ま
しい。
【００１７】前記エクステンション制御層の厚さは、所
望とするエクステンション領域の特性を考慮して規定さ
れ、たとえば５〜５０ｎｍである。サイドウオールマス
ク層の厚さは、たとえば膜形成時に３０〜２００ｎｍで
ある。
望とするエクステンション領域の特性を考慮して規定さ
れ、たとえば５〜５０ｎｍである。サイドウオールマス
ク層の厚さは、たとえば膜形成時に３０〜２００ｎｍで
ある。
【００１８】（半導体装置）以上の本発明の半導体装置
の製造方法により得られた半導体装置は、たとえば次の
態様を有する。
の製造方法により得られた半導体装置は、たとえば次の
態様を有する。
【００１９】本発明の半導体装置は、半導体基板の上に
設けられたゲート絶縁層と、前記ゲート絶縁層の上に設
けられたゲート電極と、前記ゲート絶縁層の側方におけ
る、前記半導体基板内に設けられた、第１の不純物拡散
層および第２の不純物拡散層と、前記第１の不純物拡散
層および前記第２の不純物拡散層の少なくとも一方と、
前記ゲート絶縁層との間における前記半導体基板内にお
いて設けられたエクステンション領域と、前記エクステ
ンション領域の上に設けられた、エクステンション制御
層とを含む。
設けられたゲート絶縁層と、前記ゲート絶縁層の上に設
けられたゲート電極と、前記ゲート絶縁層の側方におけ
る、前記半導体基板内に設けられた、第１の不純物拡散
層および第２の不純物拡散層と、前記第１の不純物拡散
層および前記第２の不純物拡散層の少なくとも一方と、
前記ゲート絶縁層との間における前記半導体基板内にお
いて設けられたエクステンション領域と、前記エクステ
ンション領域の上に設けられた、エクステンション制御
層とを含む。
【００２０】本発明の半導体装置は、さらに、前記ゲー
ト電極の側壁において形成された側壁保護膜を含むこと
ができる。前記側壁保護膜は、前記エクステンション制
御層に連続していることが好ましい。また、この場合に
おいて、前記エクステンション制御層と前記側壁保護膜
とで構成される断面形状は、Ｌ字状であることが好まし
い。
ト電極の側壁において形成された側壁保護膜を含むこと
ができる。前記側壁保護膜は、前記エクステンション制
御層に連続していることが好ましい。また、この場合に
おいて、前記エクステンション制御層と前記側壁保護膜
とで構成される断面形状は、Ｌ字状であることが好まし
い。
【００２１】前記エクステンション制御層は、窒化シリ
コンまたは酸化シリコンからなる。
コンまたは酸化シリコンからなる。
【００２２】前記エクステンション制御層の厚さは、た
とえば５〜５０ｎｍである。
とえば５〜５０ｎｍである。
【００２３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２４】［半導体装置］以下、本実施の形態に係る
半導体装置について説明する。図１は、本実施の形態に
係る半導体装置を模式的に示す断面図である。
半導体装置について説明する。図１は、本実施の形態に
係る半導体装置を模式的に示す断面図である。
【００２５】半導体装置１００は、トレンチ素子分離領
域１２により素子領域が画定された半導体基板１０を有
する。半導体基板１０の上には、ゲート絶縁層２０が形
成されている。ゲート絶縁層２０の上には、ゲート電極
２２が形成されている。ゲート絶縁層２０の一方の側方
において、半導体基板１０内にソース領域２４が形成さ
れている。ゲート絶縁層２０の他方の側方において、半
導体基板１０内にドレイン領域２６が形成されている。
ゲート絶縁層２０とソース領域２４との間において、エ
クステンション領域３０が形成されている。また、ゲー
ト絶縁層２０とドレイン領域２６との間において、エク
ステンション領域３０が形成されている。
域１２により素子領域が画定された半導体基板１０を有
する。半導体基板１０の上には、ゲート絶縁層２０が形
成されている。ゲート絶縁層２０の上には、ゲート電極
２２が形成されている。ゲート絶縁層２０の一方の側方
において、半導体基板１０内にソース領域２４が形成さ
れている。ゲート絶縁層２０の他方の側方において、半
導体基板１０内にドレイン領域２６が形成されている。
ゲート絶縁層２０とソース領域２４との間において、エ
クステンション領域３０が形成されている。また、ゲー
ト絶縁層２０とドレイン領域２６との間において、エク
ステンション領域３０が形成されている。
【００２６】エクステンション領域３０の上には、エク
ステンション制御層４０が形成されている。ゲート電極
２２の側壁には、側壁保護膜４２が形成されている。側
壁保護膜４２は、エクステンション制御層４０に連続し
ている。そして、エクステンション制御層４０と側壁保
護膜４２とで構成される断面形状は、Ｌ字状である。
ステンション制御層４０が形成されている。ゲート電極
２２の側壁には、側壁保護膜４２が形成されている。側
壁保護膜４２は、エクステンション制御層４０に連続し
ている。そして、エクステンション制御層４０と側壁保
護膜４２とで構成される断面形状は、Ｌ字状である。
【００２７】ゲート電極２２の上面には、シリサイド層
６０が形成されている。また、ソース領域２４およびド
レイン領域２６における半導体基板１０の表面上にも、
シリサイド層６０が形成されている。
６０が形成されている。また、ソース領域２４およびド
レイン領域２６における半導体基板１０の表面上にも、
シリサイド層６０が形成されている。
【００２８】［半導体装置の製造方法］以下、本実施の
形態に係る半導体装置の製造方法について、説明する。
図２〜図４は、本実施の形態に係る半導体装置の製造工
程を模式的に示す断面図である。
形態に係る半導体装置の製造方法について、説明する。
図２〜図４は、本実施の形態に係る半導体装置の製造工
程を模式的に示す断面図である。
【００２９】（１）まず、図２（ａ）に示すように、シ
リコンからなる半導体基板１０に、公知の方法により、
トレンチ素子分離領域１２を形成する。半導体基板１０
の上に、公知の方法により、ゲート絶縁層２０と、ポリ
シリコンからなるゲート電極２２とを形成する。その
後、必要に応じて、半導体基板１０およびゲート電極２
２を犠牲酸化する。
リコンからなる半導体基板１０に、公知の方法により、
トレンチ素子分離領域１２を形成する。半導体基板１０
の上に、公知の方法により、ゲート絶縁層２０と、ポリ
シリコンからなるゲート電極２２とを形成する。その
後、必要に応じて、半導体基板１０およびゲート電極２
２を犠牲酸化する。
【００３０】（２）次に、図２（ｂ）に示すように、半
導体基板１０の上に、窒化シリコン層４４を形成する。
窒化シリコン層４４は、後に、エクステンション制御層
４０および側壁保護膜４２となる。窒化シリコン層４４
の膜厚は、所望とするエクステンション領域３０の特性
に応じて異なるが、たとえば５〜５０ｎｍである。窒化
シリコン層４４は、たとえばＣＶＤ法により形成するこ
とができる。
導体基板１０の上に、窒化シリコン層４４を形成する。
窒化シリコン層４４は、後に、エクステンション制御層
４０および側壁保護膜４２となる。窒化シリコン層４４
の膜厚は、所望とするエクステンション領域３０の特性
に応じて異なるが、たとえば５〜５０ｎｍである。窒化
シリコン層４４は、たとえばＣＶＤ法により形成するこ
とができる。
【００３１】（３）次に、図２（ｃ）に示すように、ゲ
ート電極２２の側方に、サイドウオールマスク層５０を
形成する。たとえば、次のようにして、サイドウオール
マスク層５０を形成することができる。ＣＶＤ法などに
よって、シリコン酸化膜（図示せず）を全面に形成す
る。シリコン酸化膜の厚さは、たとえば３０〜２００ｎ
ｍである。次いで、反応性イオンエッチングなどによっ
て、シリコン酸化膜を異方性エッチングすることによ
り、サイドウォールマスク層５０が形成される。サイド
ウオールマスク層５０は、窒化シリコン層４４をエッチ
ングする際において、マスクとして機能する。サイドウ
オールマスク層５０の材質は、その機能を発揮できるも
のであればシリコン酸化膜に限定されない。
ート電極２２の側方に、サイドウオールマスク層５０を
形成する。たとえば、次のようにして、サイドウオール
マスク層５０を形成することができる。ＣＶＤ法などに
よって、シリコン酸化膜（図示せず）を全面に形成す
る。シリコン酸化膜の厚さは、たとえば３０〜２００ｎ
ｍである。次いで、反応性イオンエッチングなどによっ
て、シリコン酸化膜を異方性エッチングすることによ
り、サイドウォールマスク層５０が形成される。サイド
ウオールマスク層５０は、窒化シリコン層４４をエッチ
ングする際において、マスクとして機能する。サイドウ
オールマスク層５０の材質は、その機能を発揮できるも
のであればシリコン酸化膜に限定されない。
【００３２】（４）次に、図３（ａ）に示すように、サ
イドウオールマスク層５０をマスクとして、窒化シリコ
ン層４４をエッチングする。これにより、ゲート電極２
２の側方の半導体基板１０の上に、エクステンション制
御層４０が形成される。また、同時に、ゲート電極２２
の側壁に側壁保護膜４２が形成される。窒化シリコン層
４４のエッチングは、熱リン酸による等方性エッチング
により行うことができる。
イドウオールマスク層５０をマスクとして、窒化シリコ
ン層４４をエッチングする。これにより、ゲート電極２
２の側方の半導体基板１０の上に、エクステンション制
御層４０が形成される。また、同時に、ゲート電極２２
の側壁に側壁保護膜４２が形成される。窒化シリコン層
４４のエッチングは、熱リン酸による等方性エッチング
により行うことができる。
【００３３】（５）次に、図３（ｂ）に示すように、サ
イドウオールマスク層をエッチング除去する。
イドウオールマスク層をエッチング除去する。
【００３４】（６）次に、図４（ａ）に示すように、半
導体基板１０内に不純物８０をイオン注入し、ソース／
ドレイン領域２４，２６と、エクステンション領域３０
を同時に形成する。このイオン注入は、ソース／ドレイ
ン領域２４，２６の形成条件で行うことができる。ここ
で、エクステンション領域３０が形成される領域におけ
る半導体基板１０の上には、エクステンション制御層４
０が形成されている。このため、エクステンション領域
３０の形成領域に注入される不純物は、エクステンショ
ン制御層４０によってエネルギが吸収されたり、その不
純物の一部がエクステンション制御層４０に捕捉された
りする。つまり、エクステンション制御層４０は、エク
ステンション領域３０の形成領域に注入される不純物の
条件を制御することができる。その結果、エクステンシ
ョン制御層４０の膜厚を制御することにより、ソース／
ドレイン領域２４，２６の形成と同時に、所望の特性を
有するエクステンション領域３０を形成することができ
る。つまり、エクステンション領域３０が形成される深
さ、およびエクステンション領域３０の不純物濃度は、
エクステンション制御層４０の膜厚を変化させることに
より、制御することができる。
導体基板１０内に不純物８０をイオン注入し、ソース／
ドレイン領域２４，２６と、エクステンション領域３０
を同時に形成する。このイオン注入は、ソース／ドレイ
ン領域２４，２６の形成条件で行うことができる。ここ
で、エクステンション領域３０が形成される領域におけ
る半導体基板１０の上には、エクステンション制御層４
０が形成されている。このため、エクステンション領域
３０の形成領域に注入される不純物は、エクステンショ
ン制御層４０によってエネルギが吸収されたり、その不
純物の一部がエクステンション制御層４０に捕捉された
りする。つまり、エクステンション制御層４０は、エク
ステンション領域３０の形成領域に注入される不純物の
条件を制御することができる。その結果、エクステンシ
ョン制御層４０の膜厚を制御することにより、ソース／
ドレイン領域２４，２６の形成と同時に、所望の特性を
有するエクステンション領域３０を形成することができ
る。つまり、エクステンション領域３０が形成される深
さ、およびエクステンション領域３０の不純物濃度は、
エクステンション制御層４０の膜厚を変化させることに
より、制御することができる。
【００３５】このイオン注入の条件は、たとえばソース
／ドレイン領域の形成条件を適用できる。たとえばＮ型
トランジスタを例にとると、不純物がヒ素の場合におい
て、、エネルギーはたとえば３０〜１００ｋｅｖ、好ま
しくは５０〜７０ｋｅＶであり、ドーズ量はたとえば５
ｅ１４〜１ｅ１６ｃｍ-2、好ましくは１ｅ１５〜５ｅ１
５ｃｍ-2である。一方、ｐ型トランジスタを例にとる
と、不純物がボロンの場合において、エネルギーは５〜
１５ｋｅｖ、好ましくは８〜１０ｋｅＶであり、ドーズ
量はたとえば５ｅ１４〜１ｅ１６ｃｍ-2、好ましくは１
ｅ１５〜５ｅ１５ｃｍ-2である。
／ドレイン領域の形成条件を適用できる。たとえばＮ型
トランジスタを例にとると、不純物がヒ素の場合におい
て、、エネルギーはたとえば３０〜１００ｋｅｖ、好ま
しくは５０〜７０ｋｅＶであり、ドーズ量はたとえば５
ｅ１４〜１ｅ１６ｃｍ-2、好ましくは１ｅ１５〜５ｅ１
５ｃｍ-2である。一方、ｐ型トランジスタを例にとる
と、不純物がボロンの場合において、エネルギーは５〜
１５ｋｅｖ、好ましくは８〜１０ｋｅＶであり、ドーズ
量はたとえば５ｅ１４〜１ｅ１６ｃｍ-2、好ましくは１
ｅ１５〜５ｅ１５ｃｍ-2である。
【００３６】（７）次に、必要に応じて、半導体基板１
０をアニール処理する。アニール処理をすることで、不
純物８０が注入された半導体基板１０における結晶欠陥
の回復を図ることができる。アニール処理の処理温度
は、エクステンション領域３０の拡散を考慮して規定さ
れ、たとえば１０００〜１１００℃である。アニール処
理の処理時間は、処理温度を考慮して規定され、たとえ
ば１〜１０秒である。
０をアニール処理する。アニール処理をすることで、不
純物８０が注入された半導体基板１０における結晶欠陥
の回復を図ることができる。アニール処理の処理温度
は、エクステンション領域３０の拡散を考慮して規定さ
れ、たとえば１０００〜１１００℃である。アニール処
理の処理時間は、処理温度を考慮して規定され、たとえ
ば１〜１０秒である。
【００３７】（８）次に、図４（ｂ）に示すように、ゲ
ート電極２２を含む半導体基板１０の上に、シリサイド
層６０形成のための金属層６２を形成する。ここで、側
壁保護膜４２は、ゲート電極２２の側壁がシリサイド化
されるのを防止する機能を発揮する。また、エクステン
ション制御層４０もまた、エクステンション領域３０に
おける半導体基板１０の表面がシリサイド化されるのを
防止する機能を発揮する。金属層６２は、たとえばＣＶ
Ｄ法，スパッタ法により形成することができる。金属層
６２の材質は、たとえばチタン，コバルト，ニッケルで
ある。
ート電極２２を含む半導体基板１０の上に、シリサイド
層６０形成のための金属層６２を形成する。ここで、側
壁保護膜４２は、ゲート電極２２の側壁がシリサイド化
されるのを防止する機能を発揮する。また、エクステン
ション制御層４０もまた、エクステンション領域３０に
おける半導体基板１０の表面がシリサイド化されるのを
防止する機能を発揮する。金属層６２は、たとえばＣＶ
Ｄ法，スパッタ法により形成することができる。金属層
６２の材質は、たとえばチタン，コバルト，ニッケルで
ある。
【００３８】（９）次に、図１に示すように、熱処理を
行い、ソース／ドレイン領域２４，２６およびゲート電
極２２の上部において、シリサイド層６０を形成する。
この熱処理の温度は、エクステンション領域３０の拡散
を考慮して規定され、コバルトの場合、たとえば４５０
〜５５０℃である。その後、シリサイド化されなかった
金属層６２を除去し、図１に示す、半導体装置１００が
完成する。
行い、ソース／ドレイン領域２４，２６およびゲート電
極２２の上部において、シリサイド層６０を形成する。
この熱処理の温度は、エクステンション領域３０の拡散
を考慮して規定され、コバルトの場合、たとえば４５０
〜５５０℃である。その後、シリサイド化されなかった
金属層６２を除去し、図１に示す、半導体装置１００が
完成する。
【００３９】［作用効果］以下、本実施の形態の作用効
果を説明する。
果を説明する。
【００４０】（ａ）本実施の形態においては、エクステ
ンション制御層４０を形成している。このため、エクス
テンション制御層４０の膜厚を制御することにより、ソ
ース／ドレイン領域２４，２６の形成と同時に、所望の
特性を有するエクステンション領域３０を形成すること
ができる。たとえば、エクステンション制御層４０の膜
厚を制御してやることで、ソース／ドレイン領域２４，
２６の濃度に近い濃度を有するエクステンション領域３
０や、ＬＤＤ領域として機能させることができるエクス
テンション領域３０を形成することができる。
ンション制御層４０を形成している。このため、エクス
テンション制御層４０の膜厚を制御することにより、ソ
ース／ドレイン領域２４，２６の形成と同時に、所望の
特性を有するエクステンション領域３０を形成すること
ができる。たとえば、エクステンション制御層４０の膜
厚を制御してやることで、ソース／ドレイン領域２４，
２６の濃度に近い濃度を有するエクステンション領域３
０や、ＬＤＤ領域として機能させることができるエクス
テンション領域３０を形成することができる。
【００４１】（ｂ）本実施の形態においては、エクステ
ンション領域３０およびソース／ドレイン領域２４，２
６を同時に形成している。このため、従来のように、エ
クステンション領域３０を形成した後、ゲート電極のサ
イドに側壁スペーサを形成し、ソース／ドレイン領域を
形成する必要がない。その結果、エクステンション領域
３０を形成した後、高温の条件下で行われる、側壁スペ
ーサのための絶縁層の形成工程を行う必要がない。この
ため、エクステンション領域３０が熱拡散されるのを抑
えることができる。したがって、本実施の形態によれ
ば、エクステンション領域３０の抵抗値が上昇したりす
るのを抑えることができ、トランジスタの性能を向上さ
せることができる。
ンション領域３０およびソース／ドレイン領域２４，２
６を同時に形成している。このため、従来のように、エ
クステンション領域３０を形成した後、ゲート電極のサ
イドに側壁スペーサを形成し、ソース／ドレイン領域を
形成する必要がない。その結果、エクステンション領域
３０を形成した後、高温の条件下で行われる、側壁スペ
ーサのための絶縁層の形成工程を行う必要がない。この
ため、エクステンション領域３０が熱拡散されるのを抑
えることができる。したがって、本実施の形態によれ
ば、エクステンション領域３０の抵抗値が上昇したりす
るのを抑えることができ、トランジスタの性能を向上さ
せることができる。
【００４２】（ｃ）本実施の形態によれば、１回の不純
物のイオン注入で、エクステンション領域３０およびソ
ース／ドレイン領域を形成することができるという利点
がある。
物のイオン注入で、エクステンション領域３０およびソ
ース／ドレイン領域を形成することができるという利点
がある。
【００４３】（ｄ）また、本実施の形態においては、サ
イドウオールマスク層５０をマスクとして、窒化シリコ
ン層４４をエッチングすることにより、エクステンショ
ン制御層４０および側壁保護膜４２を形成している。こ
のサイドウオールマスク層５０の形成においては、サイ
ドウオールマスク層５０を形成するためのフォトリソグ
ラフィ工程が不要である。したがって、本実施の形態に
よれば、フォトリソグラフィ工程を含めることなく、エ
クステンション制御層４０および側壁保護膜４２を形成
することができる。
イドウオールマスク層５０をマスクとして、窒化シリコ
ン層４４をエッチングすることにより、エクステンショ
ン制御層４０および側壁保護膜４２を形成している。こ
のサイドウオールマスク層５０の形成においては、サイ
ドウオールマスク層５０を形成するためのフォトリソグ
ラフィ工程が不要である。したがって、本実施の形態に
よれば、フォトリソグラフィ工程を含めることなく、エ
クステンション制御層４０および側壁保護膜４２を形成
することができる。
【００４４】［変形例］本発明は、上記の実施の形態に
限定されず、本発明の要旨を超えない範囲で種々の変更
が可能である。たとえば、次の変更が可能である。
限定されず、本発明の要旨を超えない範囲で種々の変更
が可能である。たとえば、次の変更が可能である。
【００４５】上記の実施の形態においては、エクステン
ション制御層４０および側壁保護膜４２は、窒化シリコ
ン層からなった。しかし、エクステンション制御層４０
および側壁保護膜４２は、これに限定されず、たとえば
酸化シリコン層からなってもよい。また、エクステンシ
ョン制御層４０および側壁保護膜４２が酸化シリコン層
からなる場合には、サイドウオールマスク層５０は、窒
化シリコンからなることができる。
ション制御層４０および側壁保護膜４２は、窒化シリコ
ン層からなった。しかし、エクステンション制御層４０
および側壁保護膜４２は、これに限定されず、たとえば
酸化シリコン層からなってもよい。また、エクステンシ
ョン制御層４０および側壁保護膜４２が酸化シリコン層
からなる場合には、サイドウオールマスク層５０は、窒
化シリコンからなることができる。
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。
面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図５】従来例に係るエクステンション領域を有するＭ
ＯＳトランジスタを模式的に示す断面図である。
ＯＳトランジスタを模式的に示す断面図である。
【図６】従来例に係るエクステンション領域を有するＭ
ＯＳトランジスタの製造工程を模式的に示す断面図であ
る。
ＯＳトランジスタの製造工程を模式的に示す断面図であ
る。
１０ 半導体基板
１２ トレンチ素子分離領域
２０ ゲート絶縁層
２２ ゲート電極
２４ ソース領域
２６ ドレイン領域
３０ エクステンション領域
４０ エクステンション制御層
４２ 側壁保護膜
４４ 窒化シリコン膜
５０ サイドウオール
６０ シリサイド層
６２ 金属層
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
H01L 21/265 604
Claims (7)
- 【請求項１】 以下の工程（ａ）〜（ｈ）を含む、半導
体装置の製造方法。 （ａ）半導体基板の上に、ゲート絶縁層を形成する工
程、 （ｂ）前記ゲート絶縁層の上に、ゲート電極を形成する
工程、 （ｃ）前記半導体基板の表面、並びに前記ゲート電極の
上面および側面を被覆する絶縁層を形成する工程、 （ｄ）前記絶縁層の上に、後にサイドウオールマスク層
となる層を形成する工程、 （ｅ）前記後にサイドウオールマスク層となる層に異方
性エッチングを行って、前記絶縁層上の前記ゲート電極
側方にサイドウオールマスク層を形成する工程、 （ｆ）前記工程（ｅ）の後に、前記サイドウオールマス
ク層をマスクとして等方性エッチングを行い、前記絶縁
層のうち前記半導体基板の表面に形成された部分および
前記ゲート電極の上面に形成された部分を除去すること
によって、前記サイドウオールマスク層の下部および該
サイドウオールマスク層の前記ゲート電極側の側部に位
置する前記絶縁層からなる、エクステンション制御層お
よび側壁保護層を形成する工程、 （ｇ）前記サイドウオールマスク層を除去する工程、お
よび （ｈ）前記エクステンション制御層および側壁保護層を
マスクとして前記半導体基板に不純物をイオン注入する
ことにより、ソース／ドレイン領域およびエクステンシ
ョン領域を形成する工程。 - 【請求項２】 請求項１において、 前記エクステンション制御層および側壁保護層は、窒化
シリコンからなる、半導体装置の製造方法。 - 【請求項３】 請求項２において、 前記サイドウオールマスク層は、酸化シリコンからな
る、半導体装置の製造方法。 - 【請求項４】 請求項１において、 前記エクステンション制御層および側壁保護層は、酸化
シリコンからなる、半導体装置の製造方法。 - 【請求項５】 請求項４において、 前記サイドウオールマスク層は、窒化シリコンからな
る、半導体装置の製造方法。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記エクステンション制御層の厚さは、５〜５０ｎｍで
ある、半導体装置の製造方法。 - 【請求項７】 請求項１〜６のいずれかにおいて、 前記後にサイドウオールマスク層となる層の厚さは、３
０〜２００ｎｍである、半導体装置の製造方法。
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|---|---|---|---|
| JP2000182847A JP3501107B2 (ja) | 2000-06-19 | 2000-06-19 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182847A JP3501107B2 (ja) | 2000-06-19 | 2000-06-19 | 半導体装置の製造方法 |
Publications (2)
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182847A Expired - Fee Related JP3501107B2 (ja) | 2000-06-19 | 2000-06-19 | 半導体装置の製造方法 |
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|---|---|
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|---|---|---|---|---|
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| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| TW203148B (ja) * | 1991-03-27 | 1993-04-01 | American Telephone & Telegraph | |
| TW312810B (en) * | 1997-03-17 | 1997-08-11 | United Microelectronics Corp | The manufacturing method for LDD forming in MOS device |
| TW393693B (en) * | 1997-07-26 | 2000-06-11 | United Microelectronics Corp | MOS device with air-gap spacers and its manufacturing method |
| US6087234A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments - Acer Incorporated | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction |
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