JP2000031478A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000031478A JP2000031478A JP10197121A JP19712198A JP2000031478A JP 2000031478 A JP2000031478 A JP 2000031478A JP 10197121 A JP10197121 A JP 10197121A JP 19712198 A JP19712198 A JP 19712198A JP 2000031478 A JP2000031478 A JP 2000031478A
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Abstract
(57)【要約】
【課題】 Ｐ型ＭＯＳトランジスタを備えた半導体装置
に、アモルファス化を適用してシリサイド層を形成する
場合、製造ラインコストを上昇させず、かつリーク電流
の発生を抑える。 【解決手段】 ゲート電極７ｐ及びＮ型ＭＯＳトランジ
スタ領域を開口し、Ｐ型高濃度拡散領域９ｐを覆うよう
にフォトレジスト２１を形成する。次に、注入エネルギ
ーが５０ｋｅＶ、ドーズ量が３×１０14ｃｍ-2の条件に
てＡｓ+を注入し、ゲート電極７ｎ，７ｐ及びＮ型高濃
度拡散領域９ｎの表面にアモルファス化領域２３を形成
する。フォトレジスト２１を除去した後、Ｔｉ膜２７を
シリコン基板上全面に３０ｎｍの膜厚で堆積する。次
に、処理温度が７２５℃、処理時間が３０秒の条件で熱
処理を加え、ゲート電極７ｎ，７ｐ、Ｎ型高濃度拡散領
域９ｎ及びＰ型高濃度拡散領域９ｐのシリサイド化を行
う。
に、アモルファス化を適用してシリサイド層を形成する
場合、製造ラインコストを上昇させず、かつリーク電流
の発生を抑える。 【解決手段】 ゲート電極７ｐ及びＮ型ＭＯＳトランジ
スタ領域を開口し、Ｐ型高濃度拡散領域９ｐを覆うよう
にフォトレジスト２１を形成する。次に、注入エネルギ
ーが５０ｋｅＶ、ドーズ量が３×１０14ｃｍ-2の条件に
てＡｓ+を注入し、ゲート電極７ｎ，７ｐ及びＮ型高濃
度拡散領域９ｎの表面にアモルファス化領域２３を形成
する。フォトレジスト２１を除去した後、Ｔｉ膜２７を
シリコン基板上全面に３０ｎｍの膜厚で堆積する。次
に、処理温度が７２５℃、処理時間が３０秒の条件で熱
処理を加え、ゲート電極７ｎ，７ｐ、Ｎ型高濃度拡散領
域９ｎ及びＰ型高濃度拡散領域９ｐのシリサイド化を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ＭＯＳトラ
ンジスタを備えた半導体装置及びその製造方法に関し、
特に、ゲート電極及び拡散領域に自己整合的にシリサイ
ド層が形成された半導体装置及びその製造方法に関する
ものである。
ンジスタを備えた半導体装置及びその製造方法に関し、
特に、ゲート電極及び拡散領域に自己整合的にシリサイ
ド層が形成された半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】デザインルールの縮小及び低消費電力／
低電圧化に伴い、ＭＯＳトランジスタへのサリサイド技
術の適用が進んでいる。これはゲート電極上及び拡散領
域上にシリサイド層を形成する技術であり、写真製版工
程を使わずにゲート電極及び拡散領域上に選択的にシリ
サイド層を形成できるという特徴がある。これによって
ゲート電極及び拡散領域を低抵抗化し、線幅の縮小、コ
ンタクト数の削減等を実現できる。
低電圧化に伴い、ＭＯＳトランジスタへのサリサイド技
術の適用が進んでいる。これはゲート電極上及び拡散領
域上にシリサイド層を形成する技術であり、写真製版工
程を使わずにゲート電極及び拡散領域上に選択的にシリ
サイド層を形成できるという特徴がある。これによって
ゲート電極及び拡散領域を低抵抗化し、線幅の縮小、コ
ンタクト数の削減等を実現できる。
【０００３】しかし、微細プロセスへサリサイド技術を
適用した場合、細線効果の問題が発生する。これは、シ
リサイド層の一部が十分に低抵抗化されていない場合、
シリサイド層の線幅が細いとその十分に抵抗化されてい
ない部分がシート抵抗値に大きく影響することを意味
し、結果として線幅の縮小に伴い、シート抵抗が増大す
るようになる。
適用した場合、細線効果の問題が発生する。これは、シ
リサイド層の一部が十分に低抵抗化されていない場合、
シリサイド層の線幅が細いとその十分に抵抗化されてい
ない部分がシート抵抗値に大きく影響することを意味
し、結果として線幅の縮小に伴い、シート抵抗が増大す
るようになる。
【０００４】この細線効果に対する効果的な対処法とし
て、プリアモルファス化技術が知られている（特開平７
−２３１０９１号、特開平５−２２６４７号公報参照、
従来技術１)。従来技術１は、シリサイド層を形成する
ポリシリコン及び拡散領域をイオン注入によりアモルフ
ァス化し、シリサイド化反応が起こりやすいように表面
状態を改質した上で高融点金属の堆積を行うものであ
る。これにより、細線効果の問題はかなり改善される。
プリアモルファス化のためのイオン注入には砒素が多く
使われている。これは砒素は、低ドーズの注入で十分な
アモルファス層を形成することができ、かつ既にＮ型拡
散領域形成用等で一般的に使われていて、量産ラインに
適用し易いからである。
て、プリアモルファス化技術が知られている（特開平７
−２３１０９１号、特開平５−２２６４７号公報参照、
従来技術１)。従来技術１は、シリサイド層を形成する
ポリシリコン及び拡散領域をイオン注入によりアモルフ
ァス化し、シリサイド化反応が起こりやすいように表面
状態を改質した上で高融点金属の堆積を行うものであ
る。これにより、細線効果の問題はかなり改善される。
プリアモルファス化のためのイオン注入には砒素が多く
使われている。これは砒素は、低ドーズの注入で十分な
アモルファス層を形成することができ、かつ既にＮ型拡
散領域形成用等で一般的に使われていて、量産ラインに
適用し易いからである。
【０００５】細線効果の問題は、Ｐ型ＭＯＳトランジス
タ、Ｎ型ＭＯＳトランジスタ共に発生する問題であり、
一般に、アモルファス化のためのイオン注入は、Ｐ型Ｍ
ＯＳトランジスタ領域、Ｎ型ＭＯＳトランジスタ領域を
含む全域に対して行われるのが普通である。そのため、
Ｐ型拡散領域にもＮ型不純物である砒素が注入されるこ
ととなる。これによって、Ｐ型拡散領域におけるＮ型不
純物とＰ型不純物の濃度分布によっては、接合リーク電
流が発生してしまうようになる。そのため、Ｐ型拡散領
域の深さとアモルファス化注入の条件設定は、慎重に行
う必要がある。
タ、Ｎ型ＭＯＳトランジスタ共に発生する問題であり、
一般に、アモルファス化のためのイオン注入は、Ｐ型Ｍ
ＯＳトランジスタ領域、Ｎ型ＭＯＳトランジスタ領域を
含む全域に対して行われるのが普通である。そのため、
Ｐ型拡散領域にもＮ型不純物である砒素が注入されるこ
ととなる。これによって、Ｐ型拡散領域におけるＮ型不
純物とＰ型不純物の濃度分布によっては、接合リーク電
流が発生してしまうようになる。そのため、Ｐ型拡散領
域の深さとアモルファス化注入の条件設定は、慎重に行
う必要がある。
【０００６】また、Ｎ型拡散領域のみをアモルファス化
し、Ｐ型拡散領域はアモルファス化しない手法も提案さ
れている（特開平８−１６７６５７号公報参照、従来技
術２)。従来技術２においては、Ｎ型拡散領域とＰ型拡
散領域とではアモルファス化される臨界ドーズ量に差が
あることを利用して、アモルファス化のためのイオン注
入は、マスクを用いずに基板全面に行っている。アモル
ファス領域形成用の注入イオン種としては、リーク発生
の可能性の低いＳｉ、Ｇｅといった中性元素を用いてい
る。
し、Ｐ型拡散領域はアモルファス化しない手法も提案さ
れている（特開平８−１６７６５７号公報参照、従来技
術２)。従来技術２においては、Ｎ型拡散領域とＰ型拡
散領域とではアモルファス化される臨界ドーズ量に差が
あることを利用して、アモルファス化のためのイオン注
入は、マスクを用いずに基板全面に行っている。アモル
ファス領域形成用の注入イオン種としては、リーク発生
の可能性の低いＳｉ、Ｇｅといった中性元素を用いてい
る。
【０００７】また、浅接合形成時における、シリサイド
層形成に起因するリーク防止に関する技術としては、拡
散領域にシリコンを堆積して嵩上げし、その表面にシリ
サイド層を形成することによる手法が提案されている
（特開平６−１９６６８７号公報参照、従来技術３)。
層形成に起因するリーク防止に関する技術としては、拡
散領域にシリコンを堆積して嵩上げし、その表面にシリ
サイド層を形成することによる手法が提案されている
（特開平６−１９６６８７号公報参照、従来技術３)。
【０００８】
【発明が解決しようとする課題】微細化に伴い、拡散領
域の接合深さも浅くなってきており、従来技術１でＰ型
拡散領域にもＮ型拡散領域にも、ともに砒素を注入して
プリアモルファス化を図ろうとした場合、十分なアモル
ファス化注入を行える注入エネルギーにて、浅い拡散領
域においてリーク電流の発生を抑えることが困難になり
つつある。特に、０.２５μｍプロセス以降では、接合
深さは０.１２μｍ以下になり、事実上不可能になりつ
つある。従来技術２においては、マスクなしでＮ型拡散
領域のみをアモルファス化するためのイオン注入条件の
設定が困難となり、適用できる範囲は限られるという欠
点がある。また、リーク発生の可能性の低いＳｉ、Ｇｅ
といった中性元素をアモルファス領域形成用の注入イオ
ン種として用いているので、製造ラインへの適用には、
ガスライン増設等の設備投資が必要となり、困難にな
る。従来技術３においては、接合深さの浅い拡散領域を
有するＰ型トランジスタを含む半導体装置において、シ
リサイド層形成に起因するリーク防止の効果は高いが、
製造プロセスが極めて複雑になる。さらに、ソース／ド
レイン間とゲート間でのリークが発生しやすくなる等の
副次的な問題も発生するようになる。
域の接合深さも浅くなってきており、従来技術１でＰ型
拡散領域にもＮ型拡散領域にも、ともに砒素を注入して
プリアモルファス化を図ろうとした場合、十分なアモル
ファス化注入を行える注入エネルギーにて、浅い拡散領
域においてリーク電流の発生を抑えることが困難になり
つつある。特に、０.２５μｍプロセス以降では、接合
深さは０.１２μｍ以下になり、事実上不可能になりつ
つある。従来技術２においては、マスクなしでＮ型拡散
領域のみをアモルファス化するためのイオン注入条件の
設定が困難となり、適用できる範囲は限られるという欠
点がある。また、リーク発生の可能性の低いＳｉ、Ｇｅ
といった中性元素をアモルファス領域形成用の注入イオ
ン種として用いているので、製造ラインへの適用には、
ガスライン増設等の設備投資が必要となり、困難にな
る。従来技術３においては、接合深さの浅い拡散領域を
有するＰ型トランジスタを含む半導体装置において、シ
リサイド層形成に起因するリーク防止の効果は高いが、
製造プロセスが極めて複雑になる。さらに、ソース／ド
レイン間とゲート間でのリークが発生しやすくなる等の
副次的な問題も発生するようになる。
【０００９】本発明は、接合深さの浅い拡散領域を有す
るＰ型トランジスタを含む半導体装置においても、製造
ラインコストを上昇させることなく、プリアモルファス
化技術を適用し、かつリーク電流を抑制することを目的
とするものである。
るＰ型トランジスタを含む半導体装置においても、製造
ラインコストを上昇させることなく、プリアモルファス
化技術を適用し、かつリーク電流を抑制することを目的
とするものである。
【００１０】
【課題を解決するための手段】本発明の一態様は、シリ
コン基板上に少なくともゲート電極及びＰ型拡散領域を
有し、前記ゲート電極及び前記Ｐ型拡散領域にシリサイ
ド層を形成するサリサイドプロセスを適用したＰ型ＭＯ
Ｓトランジスタを備えた半導体装置の製造方法であっ
て、シリコン基板上に、Ｎ型導電性を有する基板領域、
素子分離領域及びゲート絶縁膜を形成する工程と、シリ
コン基板上にポリシリコン層を形成しパターニングし
て、ゲート電極を形成する工程と、ゲート電極の側面に
サイドウォールスペーサを形成する工程と、Ｎ型導電性
を有する基板領域にＰ型拡散領域を形成する工程と、Ｐ
型拡散領域を覆い、ゲート電極を開口するように、レジ
ストによりマスクする工程と、レジストをマスクとして
ゲート電極上面を砒素のイオン注入によりアモルファス
化する工程と、レジストを除去した後、少なくともゲー
ト電極上及びＰ型拡散領域に高融点金属を堆積し、熱処
理によりシリサイド層を形成する工程と、を含むもので
ある。
コン基板上に少なくともゲート電極及びＰ型拡散領域を
有し、前記ゲート電極及び前記Ｐ型拡散領域にシリサイ
ド層を形成するサリサイドプロセスを適用したＰ型ＭＯ
Ｓトランジスタを備えた半導体装置の製造方法であっ
て、シリコン基板上に、Ｎ型導電性を有する基板領域、
素子分離領域及びゲート絶縁膜を形成する工程と、シリ
コン基板上にポリシリコン層を形成しパターニングし
て、ゲート電極を形成する工程と、ゲート電極の側面に
サイドウォールスペーサを形成する工程と、Ｎ型導電性
を有する基板領域にＰ型拡散領域を形成する工程と、Ｐ
型拡散領域を覆い、ゲート電極を開口するように、レジ
ストによりマスクする工程と、レジストをマスクとして
ゲート電極上面を砒素のイオン注入によりアモルファス
化する工程と、レジストを除去した後、少なくともゲー
ト電極上及びＰ型拡散領域に高融点金属を堆積し、熱処
理によりシリサイド層を形成する工程と、を含むもので
ある。
【００１１】本発明においては、Ｐ型拡散領域に対して
はプリアモルファス化技術は適用しない。即ち、プリア
モルファス化のためのイオン注入を行わない。元来Ｐ型
拡散領域は、Ｎ型拡散領域或いはＰ型ポリシリコンに比
べて、細線効果は起こりにくい。シリサイド形成プロセ
ス及びその後の工程を最適化すれば、プリアモルファス
化技術を適用せずとも細線効果を抑えることができる。
はプリアモルファス化技術は適用しない。即ち、プリア
モルファス化のためのイオン注入を行わない。元来Ｐ型
拡散領域は、Ｎ型拡散領域或いはＰ型ポリシリコンに比
べて、細線効果は起こりにくい。シリサイド形成プロセ
ス及びその後の工程を最適化すれば、プリアモルファス
化技術を適用せずとも細線効果を抑えることができる。
【００１２】
【発明の実施の形態】本発明の他の態様は、シリコン基
板上に少なくともゲート電極、Ｎ型拡散領域及びＰ型拡
散領域を有し、ゲート電極、Ｎ型拡散領域及びＰ型拡散
領域にシリサイド層を形成するサリサイドプロセスを適
用したＣ−ＭＯＳトランジスタを備えた半導体装置の製
造方法において、シリコン基板上に、Ｎ型導電性を有す
る基板領域、Ｐ型導電性を有する基板領域、素子分離領
域、ゲート絶縁膜を形成する工程と、シリコン基板上に
ポリシリコン層を形成しパターニングして、ゲート電極
を形成する工程と、ゲート電極の側面にサイドウォール
スペーサを形成する工程と、Ｎ型導電性を有する基板領
域にＰ型拡散領域を形成する工程と、Ｐ型導電性を有す
る基板領域にＮ型拡散領域を形成する工程と、Ｐ型拡散
領域を覆い、ゲート電極及びＮ型拡散領域を開口するよ
うに、レジストによりマスクする工程と、レジストをマ
スクとしてゲート電極上面及びＮ型拡散領域上面を砒素
のイオン注入によりアモルファス化する工程と、レジス
トを除去した後、少なくともゲート電極上、Ｎ型拡散領
域及びＰ型拡散領域に高融点金属を堆積し、熱処理によ
り金属シリサイド層を形成する工程と、を含むものであ
る。
板上に少なくともゲート電極、Ｎ型拡散領域及びＰ型拡
散領域を有し、ゲート電極、Ｎ型拡散領域及びＰ型拡散
領域にシリサイド層を形成するサリサイドプロセスを適
用したＣ−ＭＯＳトランジスタを備えた半導体装置の製
造方法において、シリコン基板上に、Ｎ型導電性を有す
る基板領域、Ｐ型導電性を有する基板領域、素子分離領
域、ゲート絶縁膜を形成する工程と、シリコン基板上に
ポリシリコン層を形成しパターニングして、ゲート電極
を形成する工程と、ゲート電極の側面にサイドウォール
スペーサを形成する工程と、Ｎ型導電性を有する基板領
域にＰ型拡散領域を形成する工程と、Ｐ型導電性を有す
る基板領域にＮ型拡散領域を形成する工程と、Ｐ型拡散
領域を覆い、ゲート電極及びＮ型拡散領域を開口するよ
うに、レジストによりマスクする工程と、レジストをマ
スクとしてゲート電極上面及びＮ型拡散領域上面を砒素
のイオン注入によりアモルファス化する工程と、レジス
トを除去した後、少なくともゲート電極上、Ｎ型拡散領
域及びＰ型拡散領域に高融点金属を堆積し、熱処理によ
り金属シリサイド層を形成する工程と、を含むものであ
る。
【００１３】Ｐ型ＭＯＳトランジスタ領域でもゲート電
極に関しては、必要とされる寸法まで細線効果を抑える
ことは困難なので、プリアモルファス化技術を適用する
ことが好ましい。プリアモルファス化注入の注入マスク
としては、Ｐ型領域全域をマスクするＮ型領域形成用の
ものではなく、Ｐ型拡散領域のみマスクしたものを形成
し、Ｐ型ポリシリコンゲート電極もアモルファス化を行
う。
極に関しては、必要とされる寸法まで細線効果を抑える
ことは困難なので、プリアモルファス化技術を適用する
ことが好ましい。プリアモルファス化注入の注入マスク
としては、Ｐ型領域全域をマスクするＮ型領域形成用の
ものではなく、Ｐ型拡散領域のみマスクしたものを形成
し、Ｐ型ポリシリコンゲート電極もアモルファス化を行
う。
【００１４】また、Ｃ−ＭＯＳ型トランジスタ形成時の
Ｎ型ＭＯＳトランジスタ領域に関しては、拡散領域もポ
リシリコンゲート電極も共に細線効果が起こりやすく、
またＰ型ＭＯＳトランジスタ領域と異なり、アモルファ
ス化した後のシリサイド層形成によるリーク電流発生の
問題もないので、プリアモルファス化注入をＮ型ＭＯＳ
トランジスタ領域全域に行うことが好ましい。砒素注入
は、量産ラインに適用しやすく、また低ドーズでアモル
ファス化可能でスループットも高いので、アモルファス
化のイオン注入の注入イオン種は、砒素であることが好
ましい。
Ｎ型ＭＯＳトランジスタ領域に関しては、拡散領域もポ
リシリコンゲート電極も共に細線効果が起こりやすく、
またＰ型ＭＯＳトランジスタ領域と異なり、アモルファ
ス化した後のシリサイド層形成によるリーク電流発生の
問題もないので、プリアモルファス化注入をＮ型ＭＯＳ
トランジスタ領域全域に行うことが好ましい。砒素注入
は、量産ラインに適用しやすく、また低ドーズでアモル
ファス化可能でスループットも高いので、アモルファス
化のイオン注入の注入イオン種は、砒素であることが好
ましい。
【００１５】本発明によると、Ｐ型拡散領域でのリーク
電流発生の問題がなくなるので、アモルファス化注入の
条件設定の自由度は高くなる。高エネルギー注入を行っ
た方が低ドーズ量で確実にアモルファス層を形成でき効
果が高いが、余りエネルギーを高く設定すると最表面層
がアモルファス化しなくなる。そこで、注入エネルギー
範囲は、３０〜７０ｋｅＶ程度が好ましい。このよう
に、製造プロセスをマージンのある条件にて設計するこ
とができる。アモルファス化のイオン注入のドーズ量
は、注入エネルギーと同様、Ｐ型拡散領域でのリーク電
流の発生の問題は低いので設定の自由度は高い。但し、
あまり高く取るとスループットの低下、デバイス特性の
変調等の問題が発生するので、３×１０14〜１×１０15
ｃｍ-2の範囲が好ましい。その結果、製造プロセスを高
スループットにて実現することができる。
電流発生の問題がなくなるので、アモルファス化注入の
条件設定の自由度は高くなる。高エネルギー注入を行っ
た方が低ドーズ量で確実にアモルファス層を形成でき効
果が高いが、余りエネルギーを高く設定すると最表面層
がアモルファス化しなくなる。そこで、注入エネルギー
範囲は、３０〜７０ｋｅＶ程度が好ましい。このよう
に、製造プロセスをマージンのある条件にて設計するこ
とができる。アモルファス化のイオン注入のドーズ量
は、注入エネルギーと同様、Ｐ型拡散領域でのリーク電
流の発生の問題は低いので設定の自由度は高い。但し、
あまり高く取るとスループットの低下、デバイス特性の
変調等の問題が発生するので、３×１０14〜１×１０15
ｃｍ-2の範囲が好ましい。その結果、製造プロセスを高
スループットにて実現することができる。
【００１６】シリサイド層を形成する高融点金属は、チ
タン(Ｔｉ)が好ましい。微細プロセスにＴｉを適用する
のは難しいが、細線効果を抑えれば０.２５μｍプロセ
ス程度までは十分適用できる。また、細線効果抑制を実
現するため、シリサイド層形成後は、炉体アニール装置
による長時間熱処理は全て７５０℃以下に抑えることが
好ましい。プリアモルファス化プロセスを適用しない場
合、その細線効果に最も影響してくると考えられるのが
シリサイド層形成後の熱処理温度であり、７５０℃以下
に抑えればＰ型拡散領域に関して細線効果を十分抑える
ことができる。そして、より高集積のデザインルールを
適用したプロセスにも対応することができるようにな
る。
タン(Ｔｉ)が好ましい。微細プロセスにＴｉを適用する
のは難しいが、細線効果を抑えれば０.２５μｍプロセ
ス程度までは十分適用できる。また、細線効果抑制を実
現するため、シリサイド層形成後は、炉体アニール装置
による長時間熱処理は全て７５０℃以下に抑えることが
好ましい。プリアモルファス化プロセスを適用しない場
合、その細線効果に最も影響してくると考えられるのが
シリサイド層形成後の熱処理温度であり、７５０℃以下
に抑えればＰ型拡散領域に関して細線効果を十分抑える
ことができる。そして、より高集積のデザインルールを
適用したプロセスにも対応することができるようにな
る。
【００１７】本発明の半導体装置は、素子分離酸化膜に
よって絶縁されたＮ型基板領域上にゲート絶縁膜を介し
てゲート電極が形成され、その周囲のＮ型基板領域上に
Ｐ型高濃度拡散領域を有するＰ型ＭＯＳトランジスタを
少なくとも備えた半導体装置であって、ゲート電極中の
不純物が、Ｎ型不純物及びＰ型不純物によって構成さ
れ、Ｐ型高濃度拡散領域はＰ型不純物のみによって構成
され、ゲート電極上及び拡散領域上は高融点金属による
シリサイド層が形成されている。
よって絶縁されたＮ型基板領域上にゲート絶縁膜を介し
てゲート電極が形成され、その周囲のＮ型基板領域上に
Ｐ型高濃度拡散領域を有するＰ型ＭＯＳトランジスタを
少なくとも備えた半導体装置であって、ゲート電極中の
不純物が、Ｎ型不純物及びＰ型不純物によって構成さ
れ、Ｐ型高濃度拡散領域はＰ型不純物のみによって構成
され、ゲート電極上及び拡散領域上は高融点金属による
シリサイド層が形成されている。
【００１８】本発明によるプロセスを適用した場合、Ｐ
型ＭＯＳトランジスタ領域においてポリシリコン中はア
モルファス化注入を行ったＮ型不純物と、低抵抗化のた
めのＰ型不純物が混在するが、Ｐ型拡散領域においては
Ｎ型不純物はなく、Ｐ型不純物のみの構成となる。この
ような構成により、Ｐ型ＭＯＳトランジスタ領域におい
て、シリサイド層をＮ型イオン注入によるアモルファス
化を適用して作製した場合でも、リーク電流の発生を抑
えることができる。
型ＭＯＳトランジスタ領域においてポリシリコン中はア
モルファス化注入を行ったＮ型不純物と、低抵抗化のた
めのＰ型不純物が混在するが、Ｐ型拡散領域においては
Ｎ型不純物はなく、Ｐ型不純物のみの構成となる。この
ような構成により、Ｐ型ＭＯＳトランジスタ領域におい
て、シリサイド層をＮ型イオン注入によるアモルファス
化を適用して作製した場合でも、リーク電流の発生を抑
えることができる。
【００１９】本発明をＣ−ＭＯＳ型トランジスタに適用
した場合、Ｎ型ＭＯＳトランジスタ領域では、低抵抗化
のイオン注入及びアモルファス化のイオン注入共にＮ型
不純物を用いるので、Ｐ型ＭＯＳトランジスタ領域のよ
うにＰ型不純物とＮ型不純物が混在する事はない。その
結果、Ｃ−ＭＯＳトランジスタにおいて、シリサイド層
をＮ型イオン注入によるアモルファス化を適用して作製
した場合でも、リーク電流の発生を抑えることができ
る。
した場合、Ｎ型ＭＯＳトランジスタ領域では、低抵抗化
のイオン注入及びアモルファス化のイオン注入共にＮ型
不純物を用いるので、Ｐ型ＭＯＳトランジスタ領域のよ
うにＰ型不純物とＮ型不純物が混在する事はない。その
結果、Ｃ−ＭＯＳトランジスタにおいて、シリサイド層
をＮ型イオン注入によるアモルファス化を適用して作製
した場合でも、リーク電流の発生を抑えることができ
る。
【００２０】アモルファス化のイオン注入は、先に述べ
た通り砒素による手法が最も適しており、さらにＮ型Ｍ
ＯＳトランジスタ領域において、低抵抗化の不純物も微
細化プロセスにおいては燐よりも砒素の方が適してい
る。そこで、Ｎ型ＭＯＳトランジスタを構成するＮ型不
純物は全て砒素を用いることが好ましい。また、Ｐ型Ｍ
ＯＳトランジスタ領域に関しては、ゲート電極、拡散領
域共に硼素による構成が好ましい。それらの結果、より
微細なトランジスタを容易に得ることができる。
た通り砒素による手法が最も適しており、さらにＮ型Ｍ
ＯＳトランジスタ領域において、低抵抗化の不純物も微
細化プロセスにおいては燐よりも砒素の方が適してい
る。そこで、Ｎ型ＭＯＳトランジスタを構成するＮ型不
純物は全て砒素を用いることが好ましい。また、Ｐ型Ｍ
ＯＳトランジスタ領域に関しては、ゲート電極、拡散領
域共に硼素による構成が好ましい。それらの結果、より
微細なトランジスタを容易に得ることができる。
【００２１】Ｐ型拡散領域形成時の不純物イオン注入
は、デバイス特性及びスループットの点から１×１０15
ｃｍ-2のオーダー以下で行われることが好ましく、アモ
ルファス化のイオン注入は、臨界ドーズ量である１×１
０14ｃｍ-2のオーダー以上で行うことが好ましい。その
結果、Ｎ型不純物とＰ型不純物が混在するＰ型ＭＯＳト
ランジスタ領域のゲート電極において、基板濃度は、Ｐ
型不純物濃度が１×１０ 20〜５×１０21ｃｍ-3、Ｎ型不
純物濃度が５×１０18〜１×１０20ｃｍ-3程度であるこ
とが好ましい。その結果、プリアモルファス化プロセス
によるトランジスタ特性への影響を最小限に抑えたトラ
ンジスタを得ることができる。上記のような構成によ
り、本発明においては、例えば０.１５μｍ以下の浅接
合を形成してもリーク電流を抑制することができ、複雑
なプロセスを使うことなく微細な半導体装置を形成する
ことができる。
は、デバイス特性及びスループットの点から１×１０15
ｃｍ-2のオーダー以下で行われることが好ましく、アモ
ルファス化のイオン注入は、臨界ドーズ量である１×１
０14ｃｍ-2のオーダー以上で行うことが好ましい。その
結果、Ｎ型不純物とＰ型不純物が混在するＰ型ＭＯＳト
ランジスタ領域のゲート電極において、基板濃度は、Ｐ
型不純物濃度が１×１０ 20〜５×１０21ｃｍ-3、Ｎ型不
純物濃度が５×１０18〜１×１０20ｃｍ-3程度であるこ
とが好ましい。その結果、プリアモルファス化プロセス
によるトランジスタ特性への影響を最小限に抑えたトラ
ンジスタを得ることができる。上記のような構成によ
り、本発明においては、例えば０.１５μｍ以下の浅接
合を形成してもリーク電流を抑制することができ、複雑
なプロセスを使うことなく微細な半導体装置を形成する
ことができる。
【００２２】
【実施例】図１及び図２は、半導体装置の製造方法の一
実施例を表す工程断面図であり、図２(Ｉ)はまた、半導
体装置の一実施例を表す断面図ともなっている。以下、
図１及び図２を参照して、本発明について説明する。本
発明の半導体装置は図２(Ｉ)に示されるように、シリコ
ン基板上に素子分離膜１が形成されており、シリコン基
板のＰ型ＭＯＳトランジスタ領域にはＮ型ウェル３ｎが
形成され、Ｎ型ＭＯＳトランジスタ領域にはＰ型ウェル
３ｐが形成されている。
実施例を表す工程断面図であり、図２(Ｉ)はまた、半導
体装置の一実施例を表す断面図ともなっている。以下、
図１及び図２を参照して、本発明について説明する。本
発明の半導体装置は図２(Ｉ)に示されるように、シリコ
ン基板上に素子分離膜１が形成されており、シリコン基
板のＰ型ＭＯＳトランジスタ領域にはＮ型ウェル３ｎが
形成され、Ｎ型ＭＯＳトランジスタ領域にはＰ型ウェル
３ｐが形成されている。
【００２３】Ｎ型ウェル３ｎのチャネル領域上には、シ
リコン酸化膜からなるゲート酸化膜５を介して、ＢＦ2 +
とＡｓ+が注入されたポリシリコンからなるゲート電極
７ｐが形成されている。Ｎ型ウェル３ｎ表面のチャネル
領域、素子分離膜１間には、ＢＦ2 +が注入されたＰ型高
濃度拡散領域９ｐが形成されている。Ｐ型ウェル３ｐの
チャネル領域上には、シリコン酸化膜からなるゲート酸
化膜５を介して、Ａｓ+が注入されたポリシリコンから
なるゲート電極７ｎが形成されている。Ｐ型ウェル３ｐ
表面のチャネル領域、素子分離膜１間には、Ａｓ+が注
入されたＮ型高濃度拡散領域９ｎが形成されている。
リコン酸化膜からなるゲート酸化膜５を介して、ＢＦ2 +
とＡｓ+が注入されたポリシリコンからなるゲート電極
７ｐが形成されている。Ｎ型ウェル３ｎ表面のチャネル
領域、素子分離膜１間には、ＢＦ2 +が注入されたＰ型高
濃度拡散領域９ｐが形成されている。Ｐ型ウェル３ｐの
チャネル領域上には、シリコン酸化膜からなるゲート酸
化膜５を介して、Ａｓ+が注入されたポリシリコンから
なるゲート電極７ｎが形成されている。Ｐ型ウェル３ｐ
表面のチャネル領域、素子分離膜１間には、Ａｓ+が注
入されたＮ型高濃度拡散領域９ｎが形成されている。
【００２４】ゲート電極７ｎ，７ｐ側面には、シリコン
酸化膜からなるサイドウォール１１が形成されている。
ゲート電極７ｎ，７ｐ、Ｎ型高濃度拡散領域９ｎ及びＰ
型高濃度拡散領域９ｐの上面には、低抵抗化のためのシ
リサイド層(Ｃ５４層)１３が形成されている。Ｎ型ウェ
ル３ｎ及びＰ型ウェル３ｐを含むシリコン基板全面に、
層間絶縁膜１５が形成されている。
酸化膜からなるサイドウォール１１が形成されている。
ゲート電極７ｎ，７ｐ、Ｎ型高濃度拡散領域９ｎ及びＰ
型高濃度拡散領域９ｐの上面には、低抵抗化のためのシ
リサイド層(Ｃ５４層)１３が形成されている。Ｎ型ウェ
ル３ｎ及びＰ型ウェル３ｐを含むシリコン基板全面に、
層間絶縁膜１５が形成されている。
【００２５】次に、製造方法について説明する。 （Ａ） シリコン基板のＰ型ＭＯＳトランジスタ領域
に、Ｎ型ウェル３ｎを形成し、Ｎ型ＭＯＳトランジスタ
領域に、Ｐ型ウェル３ｐを形成する。シリコン基板表面
に素子分離膜１を形成する。シリコン基板上に、ゲート
酸化膜５用のシリコン酸化膜を形成し、さらにその上に
ノンドープなポリシリコン７を堆積する。ゲート酸化膜
５用のシリコン酸化膜及びノンドープのポリシリコン７
をゲート電極用にパターニングする。シリコン基板上に
シリコン酸化膜を堆積し、エッチバックを行い、パター
ニングしたゲート酸化膜５及びポリシリコン７側面にサ
イドウォール１１を形成する。
に、Ｎ型ウェル３ｎを形成し、Ｎ型ＭＯＳトランジスタ
領域に、Ｐ型ウェル３ｐを形成する。シリコン基板表面
に素子分離膜１を形成する。シリコン基板上に、ゲート
酸化膜５用のシリコン酸化膜を形成し、さらにその上に
ノンドープなポリシリコン７を堆積する。ゲート酸化膜
５用のシリコン酸化膜及びノンドープのポリシリコン７
をゲート電極用にパターニングする。シリコン基板上に
シリコン酸化膜を堆積し、エッチバックを行い、パター
ニングしたゲート酸化膜５及びポリシリコン７側面にサ
イドウォール１１を形成する。
【００２６】（Ｂ） 写真製版工程により、Ｎ型ウェル
３ｎを含むＰ型ＭＯＳトランジスタ領域全体をマスクす
るフォトレジスト１７を形成し、例えば注入エネルギー
が３０ｋｅＶ、ドーズ量が３×１０15ｃｍ-2の条件にて
Ａｓ+を注入する。これによりＰ型ウェル３ｐにＮ型高
濃度拡散領域９ｎを形成し、Ｐ型ウェル３ｐ上のノンド
ープのポリシリコン７からＮ型ゲート電極７ｎを形成す
る。
３ｎを含むＰ型ＭＯＳトランジスタ領域全体をマスクす
るフォトレジスト１７を形成し、例えば注入エネルギー
が３０ｋｅＶ、ドーズ量が３×１０15ｃｍ-2の条件にて
Ａｓ+を注入する。これによりＰ型ウェル３ｐにＮ型高
濃度拡散領域９ｎを形成し、Ｐ型ウェル３ｐ上のノンド
ープのポリシリコン７からＮ型ゲート電極７ｎを形成す
る。
【００２７】（Ｃ） フォトレジスト１７を除去した
後、写真製版工程により、Ｐ型ウェル３ｐを含むＮ型Ｍ
ＯＳトランジスタ領域全体をマスクするフォトレジスト
１９を形成し、例えば注入エネルギーが２０ｋｅＶ、ド
ーズ量が３×１０15ｃｍ-2の条件にてＢＦ2 +を注入す
る。これにより、Ｎ型ウェル３ｎにＰ型高濃度拡散領域
９ｐを形成し、Ｎ型ウェル３ｎ上のノンドープのポリシ
リコン７からＰ型ゲート電極７ｐを形成する。
後、写真製版工程により、Ｐ型ウェル３ｐを含むＮ型Ｍ
ＯＳトランジスタ領域全体をマスクするフォトレジスト
１９を形成し、例えば注入エネルギーが２０ｋｅＶ、ド
ーズ量が３×１０15ｃｍ-2の条件にてＢＦ2 +を注入す
る。これにより、Ｎ型ウェル３ｎにＰ型高濃度拡散領域
９ｐを形成し、Ｎ型ウェル３ｎ上のノンドープのポリシ
リコン７からＰ型ゲート電極７ｐを形成する。
【００２８】（Ｄ） フォトレジスト１９を除去した
後、例えばランプアニール装置により、処理温度が１０
００℃、処理時間が１０秒の条件で熱処理を行い、さら
に、炉体アニール装置により、処理温度が８００℃、処
理時間が３０分の条件で熱処理を加える。これによっ
て、Ｎ型高濃度拡散領域９ｎ、Ｐ型高濃度拡散領域９ｐ
及びゲート電極７ｎ，７ｐの活性化及び欠陥回復を行
う。
後、例えばランプアニール装置により、処理温度が１０
００℃、処理時間が１０秒の条件で熱処理を行い、さら
に、炉体アニール装置により、処理温度が８００℃、処
理時間が３０分の条件で熱処理を加える。これによっ
て、Ｎ型高濃度拡散領域９ｎ、Ｐ型高濃度拡散領域９ｐ
及びゲート電極７ｎ，７ｐの活性化及び欠陥回復を行
う。
【００２９】（Ｅ） 写真製版工程により、ゲート電極
７ｐ及びＮ型ＭＯＳトランジスタ領域を開口し、Ｐ型高
濃度拡散領域９ｐを覆うように、フォトレジスト２１を
形成する。次に、そのフォトレジスト２１をマスクとし
て例えば注入エネルギーが５０ｋｅＶ、ドーズ量が３×
１０14ｃｍ-2の条件にてＡｓ+を注入し、シリサイド層
形成領域であるゲート電極７ｎ，７ｐ及びＮ型高濃度拡
散領域９ｎの表面にアモルファス化領域２３を形成す
る。アモルファス化領域２３の下層には、アモルファス
化のためのイオン注入による点欠陥発生領域２５が形成
される。 （Ｆ）フォトレジスト２１を除去した後、例えばスパッ
タ装置によりＴｉ膜２７をシリコン基板全体に３０ｎｍ
の膜厚で堆積する。
７ｐ及びＮ型ＭＯＳトランジスタ領域を開口し、Ｐ型高
濃度拡散領域９ｐを覆うように、フォトレジスト２１を
形成する。次に、そのフォトレジスト２１をマスクとし
て例えば注入エネルギーが５０ｋｅＶ、ドーズ量が３×
１０14ｃｍ-2の条件にてＡｓ+を注入し、シリサイド層
形成領域であるゲート電極７ｎ，７ｐ及びＮ型高濃度拡
散領域９ｎの表面にアモルファス化領域２３を形成す
る。アモルファス化領域２３の下層には、アモルファス
化のためのイオン注入による点欠陥発生領域２５が形成
される。 （Ｆ）フォトレジスト２１を除去した後、例えばスパッ
タ装置によりＴｉ膜２７をシリコン基板全体に３０ｎｍ
の膜厚で堆積する。
【００３０】（Ｇ）次に、例えばランプアニール装置に
より、処理温度が７２５℃、処理時間が３０秒の条件で
熱処理を加え、ゲート電極７ｎ，７ｐ、Ｎ型高濃度拡散
領域９ｎ及びＰ型高濃度拡散領域９ｐのシリサイド化を
行う。その後、ウェットエッチングにより、表面の未反
応Ｔｉを除去する。これによって、ゲート電極７ｎ，７
ｐ、Ｎ型高濃度拡散領域９ｎ及びＰ型高濃度拡散領域９
ｐの表面にのみ、Ｃ４９層を主体とした高抵抗のシリサ
イド層(Ｃ４９層)２９が形成される。 （Ｈ）例えばランプアニール装置により、処理温度が８
５０℃、処理時間が２０秒の条件で熱処理を加える。こ
れにより、Ｃ４９層２９はＣ５４層に転移し、低抵抗な
シリサイド層１３が形成される。
より、処理温度が７２５℃、処理時間が３０秒の条件で
熱処理を加え、ゲート電極７ｎ，７ｐ、Ｎ型高濃度拡散
領域９ｎ及びＰ型高濃度拡散領域９ｐのシリサイド化を
行う。その後、ウェットエッチングにより、表面の未反
応Ｔｉを除去する。これによって、ゲート電極７ｎ，７
ｐ、Ｎ型高濃度拡散領域９ｎ及びＰ型高濃度拡散領域９
ｐの表面にのみ、Ｃ４９層を主体とした高抵抗のシリサ
イド層(Ｃ４９層)２９が形成される。 （Ｈ）例えばランプアニール装置により、処理温度が８
５０℃、処理時間が２０秒の条件で熱処理を加える。こ
れにより、Ｃ４９層２９はＣ５４層に転移し、低抵抗な
シリサイド層１３が形成される。
【００３１】（Ｉ）シリコン基板上全体に層間絶縁膜１
５として、例えばＢＰＳＧを８００ｎｍの膜厚で堆積す
る。その後、例えば炉体アニール装置により、処理温度
が７５０℃、処理時間が３０分の条件で熱処理を加え
る。これにより、層間絶縁膜１５表面を平坦化し、同時
に、工程(Ｅ)でのアモルファス化注入により発生した点
欠陥発生領域２５を回復する。以上の工程を経た後、コ
ンタクト開口やアルミ配線形成等の配線工程を経て、Ｃ
−ＭＯＳ型トランジスタ装置を形成する。この装置のＰ
型ＭＯＳトランジスタの接合深さは０.１３μｍ程度と
なる。
５として、例えばＢＰＳＧを８００ｎｍの膜厚で堆積す
る。その後、例えば炉体アニール装置により、処理温度
が７５０℃、処理時間が３０分の条件で熱処理を加え
る。これにより、層間絶縁膜１５表面を平坦化し、同時
に、工程(Ｅ)でのアモルファス化注入により発生した点
欠陥発生領域２５を回復する。以上の工程を経た後、コ
ンタクト開口やアルミ配線形成等の配線工程を経て、Ｃ
−ＭＯＳ型トランジスタ装置を形成する。この装置のＰ
型ＭＯＳトランジスタの接合深さは０.１３μｍ程度と
なる。
【００３２】図３は、この実施例のＰ型ＭＯＳトランジ
スタのシート抵抗の評価結果を表す図であり、縦軸はシ
ート抵抗（Ω／□）、横軸は線幅（μｍ）を表す。図４
は、この実施例のＰ型ＭＯＳトランジスタの接合リーク
電流の評価結果を表す図である。比較の対象となる従来
技術は、本発明の図２(Ｅ)の工程におけるマスク形成工
程を省略して、シリコン基板上全面にアモルファス化用
のＡｓ+を打ち込んだ半導体装置を用いた。図３から、
本発明によるＰ型ＭＯＳトランジスタでは、シート抵抗
が変化していないことが分かる。図４から、本発明によ
るＰ型ＭＯＳトランジスタでは、接合リーク電流が発生
していないことが分かる。これから、本発明を適用した
プロセスでは、細線効果を抑えつつ、リーク電流を抑制
できることが分かる。
スタのシート抵抗の評価結果を表す図であり、縦軸はシ
ート抵抗（Ω／□）、横軸は線幅（μｍ）を表す。図４
は、この実施例のＰ型ＭＯＳトランジスタの接合リーク
電流の評価結果を表す図である。比較の対象となる従来
技術は、本発明の図２(Ｅ)の工程におけるマスク形成工
程を省略して、シリコン基板上全面にアモルファス化用
のＡｓ+を打ち込んだ半導体装置を用いた。図３から、
本発明によるＰ型ＭＯＳトランジスタでは、シート抵抗
が変化していないことが分かる。図４から、本発明によ
るＰ型ＭＯＳトランジスタでは、接合リーク電流が発生
していないことが分かる。これから、本発明を適用した
プロセスでは、細線効果を抑えつつ、リーク電流を抑制
できることが分かる。
【００３３】
【発明の効果】本発明は、サリサイドプロセスを適用し
たＰ型ＭＯＳトランジスタを備えた半導体装置の製造方
法において、Ｐ型拡散領域を覆い、ゲート電極及びＮ型
拡散領域を開口するようにレジストを形成した後、ゲー
ト電極上及びＮ型拡散領域上をイオン注入によってアモ
ルファス化し、レジストを除去した後、高融点金属を堆
積し、シリサイド層形成後の熱処理は全て７５０℃以下
にしたので、シリサイド層をＮ型イオン注入によるアモ
ルファス化を適用して作製した場合でも、製造ラインコ
ストを上昇させることなく、リーク電流の発生を抑えた
Ｐ型ＭＯＳトランジスタを備えた半導体装置を得ること
ができる。
たＰ型ＭＯＳトランジスタを備えた半導体装置の製造方
法において、Ｐ型拡散領域を覆い、ゲート電極及びＮ型
拡散領域を開口するようにレジストを形成した後、ゲー
ト電極上及びＮ型拡散領域上をイオン注入によってアモ
ルファス化し、レジストを除去した後、高融点金属を堆
積し、シリサイド層形成後の熱処理は全て７５０℃以下
にしたので、シリサイド層をＮ型イオン注入によるアモ
ルファス化を適用して作製した場合でも、製造ラインコ
ストを上昇させることなく、リーク電流の発生を抑えた
Ｐ型ＭＯＳトランジスタを備えた半導体装置を得ること
ができる。
【図１】 本発明による半導体装置の製造方法の一実施
例の前半を表す工程断面図である。
例の前半を表す工程断面図である。
【図２】 同実施例の後半を表す工程断面図である。
【図３】 同実施例のＰ型ＭＯＳトランジスタのシート
抵抗の評価結果を表す図であり、縦軸はシート抵抗（Ω
／□）、横軸は線幅（μｍ）を表す。
抵抗の評価結果を表す図であり、縦軸はシート抵抗（Ω
／□）、横軸は線幅（μｍ）を表す。
【図４】 同実施例のＰ型ＭＯＳトランジスタの接合リ
ーク電流の評価結果を表す図である。
ーク電流の評価結果を表す図である。
１ 素子分離膜 ３ｎ Ｎ型ウェル ３ｐ Ｐ型ウェル ５ ゲート酸化膜 ７ ノンドープのポリシリコン ７ｎ，７ｐ ゲート電極 ９ｎ Ｎ型高濃度拡散領域 ９ｐ Ｐ型高濃度拡散領域 １１ サイドウォール １３ シリサイド層(Ｃ５４層) １５ 層間絶縁膜 ２１ フォトレジスト２１ ２３ アモルファス化領域 ２５ 点欠陥発生領域 ２７ Ｔｉ膜 ２９ シリサイド層(Ｃ４９層)
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB25 BB40 CC01 CC05 DD04 DD37 DD55 DD64 DD79 DD80 DD84 DD88 DD89 DD99 FF14 GG10 5F040 DA13 DB03 DC01 EC01 EC04 EC07 EC13 EH02 EJ03 EK01 FA03 FA05 FC00 FC19 FC26 5F048 AC03 BA01 BB06 BB07 BB08 BB12 BE03 BF02 BF06 BG12 DA25
Claims (5)
- 【請求項１】素子分離酸化膜によって絶縁されたＮ型基
板領域上にゲート絶縁膜を介してゲート電極が形成さ
れ、その周囲のＮ型基板領域上にＰ型拡散領域を有する
Ｐ型ＭＯＳトランジスタを少なくとも備えた半導体装置
において、 前記ゲート電極中の不純物が、Ｎ型不純物及びＰ型不純
物によって構成され、前記Ｐ型拡散領域はＰ型不純物の
みによって構成され、前記ゲート電極上及び拡散領域上
には高融点金属によるシリサイド層が形成されているこ
とを特徴とする半導体装置。 - 【請求項２】Ｎ型基板領域と素子分離酸化膜を介してＰ
型基板領域が形成されたＣ−ＭＯＳ型トランジスタ構造
を取り、かつＰ型基板領域に形成されるゲート電極及び
拡散領域はＮ型不純物のみによって形成されている請求
項１に記載の半導体装置。 - 【請求項３】シリコン基板上に少なくともゲート電極及
びＰ型拡散領域を有し、前記ゲート電極及び前記Ｐ型拡
散領域にシリサイド層を形成するサリサイドプロセスを
適用したＰ型ＭＯＳトランジスタを備えた半導体装置の
製造方法において、 前記シリコン基板上に、Ｎ型導電性を有する基板領域、
素子分離領域及びゲート絶縁膜を形成する工程と、 前記シリコン基板上にポリシリコン層を形成しパターニ
ングして、ゲート電極を形成する工程と、 前記ゲート電極の側面にサイドウォールスペーサを形成
する工程と、 前記Ｎ型導電性を有する基板領域にＰ型拡散領域を形成
する工程と、 前記Ｐ型拡散領域を覆い、前記ゲート電極を開口するよ
うに、レジストによりマスクする工程と、 前記レジストをマスクとして前記ゲート電極上面を砒素
のイオン注入によりアモルファス化する工程と、 前記レジストを除去した後、少なくとも前記ゲート電極
上及び前記Ｐ型拡散領域に高融点金属を堆積し、熱処理
によりシリサイド層を形成する工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項４】シリコン基板上に少なくともゲート電極、
Ｎ型拡散領域及びＰ型拡散領域を有し、前記ゲート電
極、前記Ｎ型拡散領域及びＰ型拡散領域にシリサイド層
を形成するサリサイドプロセスを適用したＣ−ＭＯＳト
ランジスタを備えた半導体装置の製造方法において、 前記シリコン基板上に、Ｎ型導電性を有する基板領域、
Ｐ型導電性を有する基板領域、素子分離領域、ゲート絶
縁膜を形成する工程と、 前記シリコン基板上にポリシリコン層を形成しパターニ
ングして、ゲート電極を形成する工程と、 前記ゲート電極の側面にサイドウォールスペーサを形成
する工程と、 前記Ｎ型導電性を有する基板領域にＰ型拡散領域を形成
する工程と、 前記Ｐ型導電性を有する基板領域にＮ型拡散領域を形成
する工程と、 前記Ｐ型拡散領域を覆い、前記ゲート電極及び前記Ｎ型
拡散領域を開口するように、レジストによりマスクする
工程と、 前記レジストをマスクとして前記ゲート電極上面及び前
記Ｎ型拡散領域上面を砒素のイオン注入によりアモルフ
ァス化する工程と、 前記レジストを除去した後、少なくとも前記ゲート電極
上、前記Ｎ型拡散領域及び前記Ｐ型拡散領域に高融点金
属を堆積し、熱処理により金属シリサイド層を形成する
工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項５】前記シリサイド層形成後の熱処理が、全て
の工程において７５０℃以下である請求項３又は４に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197121A JP2000031478A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197121A JP2000031478A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031478A true JP2000031478A (ja) | 2000-01-28 |
Family
ID=16369093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10197121A Pending JP2000031478A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031478A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308027A (ja) * | 2000-04-25 | 2001-11-02 | Sharp Corp | 半導体装置の製造方法 |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2007534148A (ja) * | 2003-09-24 | 2007-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｃｍｏｓ電界効果トランジスタを製造するための方法及び装置 |
| JP2008227270A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2010135644A (ja) * | 2008-12-05 | 2010-06-17 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置及びその製造方法 |
| CN113838939A (zh) * | 2020-06-23 | 2021-12-24 | 和舰芯片制造(苏州)股份有限公司 | 一种包含自对准金属硅化物的半导体器件及其制备方法 |
-
1998
- 1998-07-13 JP JP10197121A patent/JP2000031478A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308027A (ja) * | 2000-04-25 | 2001-11-02 | Sharp Corp | 半導体装置の製造方法 |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2007534148A (ja) * | 2003-09-24 | 2007-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｃｍｏｓ電界効果トランジスタを製造するための方法及び装置 |
| JP2008227270A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2010135644A (ja) * | 2008-12-05 | 2010-06-17 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置及びその製造方法 |
| CN113838939A (zh) * | 2020-06-23 | 2021-12-24 | 和舰芯片制造(苏州)股份有限公司 | 一种包含自对准金属硅化物的半导体器件及其制备方法 |
| CN113838939B (zh) * | 2020-06-23 | 2023-08-29 | 和舰芯片制造(苏州)股份有限公司 | 一种包含自对准金属硅化物的半导体器件及其制备方法 |
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