JP2001308027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 シリサイド膜を有する半導体装置において
も、ゲート酸化膜の劣化を防止し、信頼性の高い半導体
装置を得ることができる半導体装置の製造方法を提供す
ることを目的とする。 【解決手段】 半導体基板にゲート電極を形成し、該ゲ
ート電極をマスクとして用いてイオン注入によりソース
／ドレイン領域を形成し、少なくとも前記ゲート電極表
面にシリサイド膜を形成する方法であって、前記イオン
注入を、タングステンのドーズが０〜５×１０9ａｔｏ
ｍ／ｃｍ2になるように制御して行うか、前記イオン注
入した後のゲート電極中のタングステンの濃度を０〜３
×１０14ａｔｏｍ／ｃｍ3に制御する半導体装置の製造
方法。
も、ゲート酸化膜の劣化を防止し、信頼性の高い半導体
装置を得ることができる半導体装置の製造方法を提供す
ることを目的とする。 【解決手段】 半導体基板にゲート電極を形成し、該ゲ
ート電極をマスクとして用いてイオン注入によりソース
／ドレイン領域を形成し、少なくとも前記ゲート電極表
面にシリサイド膜を形成する方法であって、前記イオン
注入を、タングステンのドーズが０〜５×１０9ａｔｏ
ｍ／ｃｍ2になるように制御して行うか、前記イオン注
入した後のゲート電極中のタングステンの濃度を０〜３
×１０14ａｔｏｍ／ｃｍ3に制御する半導体装置の製造
方法。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、表面に金属シリサイド層が
形成されたゲート電極を有する半導体装置の製造方法に
関する。
方法に関し、より詳細には、表面に金属シリサイド層が
形成されたゲート電極を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来から、ＭＯＳトランジスタのゲート
電極やソース／ドレイン領域を低抵抗化するために、そ
れらの表面にシリサイド膜を形成する方法が採用されて
いる（例えば、特開平６−１３２２４３号公報）。ゲー
ト電極やソース／ドレイン領域表面のシリサイド化は、
一般に、以下のように行われる。まず、図７（ａ）に示
したように、素子分離領域３２有するシリコン基板３１
に形成されたＮウェル３３上に、シリコン酸化膜及びポ
リシリコン膜を形成し、シリコン酸化膜及びポリシリコ
ン膜を所望の形状にパターニングし、ゲート酸化膜３４
及びゲート電極３５を形成する。その後、ゲート電極３
５側壁にサイドウォールスペーサ３６を形成する。
電極やソース／ドレイン領域を低抵抗化するために、そ
れらの表面にシリサイド膜を形成する方法が採用されて
いる（例えば、特開平６−１３２２４３号公報）。ゲー
ト電極やソース／ドレイン領域表面のシリサイド化は、
一般に、以下のように行われる。まず、図７（ａ）に示
したように、素子分離領域３２有するシリコン基板３１
に形成されたＮウェル３３上に、シリコン酸化膜及びポ
リシリコン膜を形成し、シリコン酸化膜及びポリシリコ
ン膜を所望の形状にパターニングし、ゲート酸化膜３４
及びゲート電極３５を形成する。その後、ゲート電極３
５側壁にサイドウォールスペーサ３６を形成する。
【０００３】次に、図７（ｂ）に示したように、ゲート
電極３５及びサイドウォールスペーサ３６をマスクとし
て用いて、シリコン基板３１表面に二弗化ホウ素３７を
イオン注入し、熱処理を行ってソース／ドレイン領域３
８を形成する。このイオン注入の際、ゲート電極３５に
も二弗化ホウ素３７が注入されるとともに、これらゲー
ト電極３５及びソース／ドレイン領域３８内に、イオン
注入装置を構成する部材等に起因するタングステン等の
汚染物が導入される。その後、図７（ｃ）に示したよう
に、ゲート電極３５上面及びサイドウォールスペーサ３
６に覆われていないソース／ドレイン領域３８上に残留
している汚染物４０を不活性ガス中でのランプ加熱によ
り揮発させる。
電極３５及びサイドウォールスペーサ３６をマスクとし
て用いて、シリコン基板３１表面に二弗化ホウ素３７を
イオン注入し、熱処理を行ってソース／ドレイン領域３
８を形成する。このイオン注入の際、ゲート電極３５に
も二弗化ホウ素３７が注入されるとともに、これらゲー
ト電極３５及びソース／ドレイン領域３８内に、イオン
注入装置を構成する部材等に起因するタングステン等の
汚染物が導入される。その後、図７（ｃ）に示したよう
に、ゲート電極３５上面及びサイドウォールスペーサ３
６に覆われていないソース／ドレイン領域３８上に残留
している汚染物４０を不活性ガス中でのランプ加熱によ
り揮発させる。
【０００４】続いて、ゲート電極３５及びソース／ドレ
イン領域３８上の自然酸化膜３９をアルゴンイオンスパ
ッタ法で除去し、ゲート電極３５及びソース／ドレイン
領域３８表面のシリコンを露出させる。次いで、図７
（ｄ）に示したように、シリコン基板３１上全面にチタ
ン膜４１を蒸着し、図７（ｅ）に示したように、加熱に
よりチタンとシリコンとを反応させ、未反応のチタン膜
４１を除去することにより、ゲート電極３５及びソース
／ドレイン領域３８上にチタンシリサイド膜４２を形成
する。
イン領域３８上の自然酸化膜３９をアルゴンイオンスパ
ッタ法で除去し、ゲート電極３５及びソース／ドレイン
領域３８表面のシリコンを露出させる。次いで、図７
（ｄ）に示したように、シリコン基板３１上全面にチタ
ン膜４１を蒸着し、図７（ｅ）に示したように、加熱に
よりチタンとシリコンとを反応させ、未反応のチタン膜
４１を除去することにより、ゲート電極３５及びソース
／ドレイン領域３８上にチタンシリサイド膜４２を形成
する。
【０００５】
【発明が解決しようとする課題】上記の方法によりチタ
ンシリサイド膜４２を形成し、ＭＯＳトランジスタを製
造した場合、ゲート酸化膜３４の劣化に起因してＭＯＳ
トランジスタの信頼性が著しく低下することがあった。
これは、ソース／ドレイン領域形成のためのイオン注入
の際に導入されたタングステン等の汚染物が、シリサイ
ド膜形成時の熱処理により、ゲート電極及びソース／ド
レイン領域内での過剰反応を引き起こすためであると考
えられている。
ンシリサイド膜４２を形成し、ＭＯＳトランジスタを製
造した場合、ゲート酸化膜３４の劣化に起因してＭＯＳ
トランジスタの信頼性が著しく低下することがあった。
これは、ソース／ドレイン領域形成のためのイオン注入
の際に導入されたタングステン等の汚染物が、シリサイ
ド膜形成時の熱処理により、ゲート電極及びソース／ド
レイン領域内での過剰反応を引き起こすためであると考
えられている。
【０００６】つまり、イオン注入は、通常、イオン源で
あるアークチャンバやフィラメントがタングステンによ
って構成されたイオン注入装置を用いて行われるが、こ
のタングステンが、例えば、二弗化ホウ素イオン注入時
に、イオン源からタングステン弗化物の２価イオンとし
て発生する。この２価イオンは、引き出し電極を通過し
た後、質量分析マグネットに入る前に３価イオンに電荷
変換を起こす。これにより、一弗化タングステンイオン
（ＷＦ+++、質量数：４４．２〜４５．６）や二弗化タ
ングステンイオン（ＷＦ2 +++、質量数：４８．４〜４
９．９）等が生成される。これらの３価タングステン弗
化物イオンは、二弗化ホウ素の質量数である４９とほぼ
近い質量数をもつため、質量分析スリットで完全に除去
されず、シリコン基板へ注入されることとなると考えら
れている（例えば、「ＵＬＳＩ製造における汚染の実
態」（味岡恒夫ら、１９９９年７月、ｐ３０４〜３１
１）参照）。
あるアークチャンバやフィラメントがタングステンによ
って構成されたイオン注入装置を用いて行われるが、こ
のタングステンが、例えば、二弗化ホウ素イオン注入時
に、イオン源からタングステン弗化物の２価イオンとし
て発生する。この２価イオンは、引き出し電極を通過し
た後、質量分析マグネットに入る前に３価イオンに電荷
変換を起こす。これにより、一弗化タングステンイオン
（ＷＦ+++、質量数：４４．２〜４５．６）や二弗化タ
ングステンイオン（ＷＦ2 +++、質量数：４８．４〜４
９．９）等が生成される。これらの３価タングステン弗
化物イオンは、二弗化ホウ素の質量数である４９とほぼ
近い質量数をもつため、質量分析スリットで完全に除去
されず、シリコン基板へ注入されることとなると考えら
れている（例えば、「ＵＬＳＩ製造における汚染の実
態」（味岡恒夫ら、１９９９年７月、ｐ３０４〜３１
１）参照）。
【０００７】本発明は上記課題に鑑みなされたものであ
り、シリサイド膜を有する半導体装置においても、ゲー
ト酸化膜の劣化を防止し、信頼性の高い半導体装置を得
ることができる半導体装置の製造方法を提供することを
目的とする。
り、シリサイド膜を有する半導体装置においても、ゲー
ト酸化膜の劣化を防止し、信頼性の高い半導体装置を得
ることができる半導体装置の製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
基板にゲート電極を形成し、該ゲート電極をマスクとし
て用いてイオン注入によりソース／ドレイン領域を形成
し、少なくとも前記ゲート電極表面にシリサイド膜を形
成する方法であって、前記イオン注入を、タングステン
ドーズが０〜５×１０9ａｔｏｍ／ｃｍ2になるように制
御して行う半導体装置の製造方法が提供される。また、
本発明によれば、半導体基板にゲート電極を形成し、該
ゲート電極をマスクとして用いてイオン注入によりソー
ス／ドレイン領域を形成し、少なくとも前記ゲート電極
表面にシリサイド膜を形成する方法であって、前記イオ
ン注入した後のゲート電極中のタングステン濃度を０〜
３×１０14ａｔｏｍ／ｃｍ3に制御する半導体装置の製
造方法が提供される。
基板にゲート電極を形成し、該ゲート電極をマスクとし
て用いてイオン注入によりソース／ドレイン領域を形成
し、少なくとも前記ゲート電極表面にシリサイド膜を形
成する方法であって、前記イオン注入を、タングステン
ドーズが０〜５×１０9ａｔｏｍ／ｃｍ2になるように制
御して行う半導体装置の製造方法が提供される。また、
本発明によれば、半導体基板にゲート電極を形成し、該
ゲート電極をマスクとして用いてイオン注入によりソー
ス／ドレイン領域を形成し、少なくとも前記ゲート電極
表面にシリサイド膜を形成する方法であって、前記イオ
ン注入した後のゲート電極中のタングステン濃度を０〜
３×１０14ａｔｏｍ／ｃｍ3に制御する半導体装置の製
造方法が提供される。
【０００９】
【発明の実施の形態】本発明の半導体装置の製造方法
は、主として、半導体基板にゲート電極を形成し、ゲー
ト電極をマスクとして用いてイオン注入によりソース／
ドレイン領域を形成し、少なくともゲート電極表面にシ
リサイド膜を形成することからなる。本発明において使
用される半導体基板としては、通常、半導体記憶装置に
使用されるものであれば特に限定されるものではなく、
例えば、シリコン、ゲルマニウム等の元素半導体、Ｇａ
Ａｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げ
られる。なかでもシリコン基板が好ましい。この半導体
基板上には、素子分離領域が形成されていることが好ま
しく、さらにトランジスタ、キャパシタ、抵抗等の素
子、層間絶縁膜、これらによる回路、半導体装置等が形
成されていてもよい。
は、主として、半導体基板にゲート電極を形成し、ゲー
ト電極をマスクとして用いてイオン注入によりソース／
ドレイン領域を形成し、少なくともゲート電極表面にシ
リサイド膜を形成することからなる。本発明において使
用される半導体基板としては、通常、半導体記憶装置に
使用されるものであれば特に限定されるものではなく、
例えば、シリコン、ゲルマニウム等の元素半導体、Ｇａ
Ａｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げ
られる。なかでもシリコン基板が好ましい。この半導体
基板上には、素子分離領域が形成されていることが好ま
しく、さらにトランジスタ、キャパシタ、抵抗等の素
子、層間絶縁膜、これらによる回路、半導体装置等が形
成されていてもよい。
【００１０】本発明の半導体装置の製造方法において
は、まず、半導体基板上にゲート電極を形成する。ゲー
ト電極は、好ましくはゲート絶縁膜を、例えば、熱酸化
法、ＣＶＤ法等により、シリコン酸化膜、シリコン窒化
膜又はこれらの積層膜等により半導体基板上全面に形成
した後、例えば、ＣＶＤ法等により、単結晶又はポリシ
リコンを、半導体基板上全面に形成し、所望の形状にパ
ターニングすることにより形成することができる。パタ
ーニングは、公知の方法、例えば、フォトリソグラフィ
及びエッチング工程により行うことができる。次いで、
ゲート電極をマスクとして用いてイオン注入によりソー
ス／ドレイン領域を形成する。なお、このイオン注入の
際に同時にゲート電極中にもイオンが注入される。
は、まず、半導体基板上にゲート電極を形成する。ゲー
ト電極は、好ましくはゲート絶縁膜を、例えば、熱酸化
法、ＣＶＤ法等により、シリコン酸化膜、シリコン窒化
膜又はこれらの積層膜等により半導体基板上全面に形成
した後、例えば、ＣＶＤ法等により、単結晶又はポリシ
リコンを、半導体基板上全面に形成し、所望の形状にパ
ターニングすることにより形成することができる。パタ
ーニングは、公知の方法、例えば、フォトリソグラフィ
及びエッチング工程により行うことができる。次いで、
ゲート電極をマスクとして用いてイオン注入によりソー
ス／ドレイン領域を形成する。なお、このイオン注入の
際に同時にゲート電極中にもイオンが注入される。
【００１１】イオン注入は、イオン注入装置を用いて行
う。ここでのイオン注入装置は、半導体装置製造の分野
で使用されるものであればどのようなものであってもよ
い。なかでも、イオン源であるアークチャンバやフィラ
メント等がタングステン以外の材料によって構成されて
いるものが好ましく、これらがＳｉＣ、Ｓｉ又はアルミ
ナ製であることがより好ましい。
う。ここでのイオン注入装置は、半導体装置製造の分野
で使用されるものであればどのようなものであってもよ
い。なかでも、イオン源であるアークチャンバやフィラ
メント等がタングステン以外の材料によって構成されて
いるものが好ましく、これらがＳｉＣ、Ｓｉ又はアルミ
ナ製であることがより好ましい。
【００１２】ソース／ドレイン領域を形成するためのイ
オン注入は、ソース／ドレイン領域を形成するためには
リン、砒素等のＮ型又はボロン、ＢＦ2等のＰ型の不純
物イオンのいずれの注入であってもよい。この際のイオ
ンのドーズ、加速エネルギー等は、イオンの種類、得ら
れる半導体装置の性能、サイズ等により適宜調整するこ
とができる。また、通常は、このイオン注入の際に、イ
オン注入装置等に起因して金属等の汚染物が、ソース／
ドレイン領域及び／又はゲート電極に混入されることと
なるが、本発明においては、タングステンのドーズを０
〜５×１０9ａｔｏｍ／ｃｍ2程度になるように制御する
ことが必要である。あるいは、タングステンドーズの制
御に代えて、イオン注入後のゲート電極におけるタング
ステンの濃度が０〜３×１０14ａｔｏｍ／ｃｍ3程度に
なるように制御することが必要である。一般的には、こ
のイオン注入時のタングステンのドーズを上記範囲に制
御することにより、イオン注入後のゲート電極における
タングステンの濃度は上記範囲に制御することができ
る。
オン注入は、ソース／ドレイン領域を形成するためには
リン、砒素等のＮ型又はボロン、ＢＦ2等のＰ型の不純
物イオンのいずれの注入であってもよい。この際のイオ
ンのドーズ、加速エネルギー等は、イオンの種類、得ら
れる半導体装置の性能、サイズ等により適宜調整するこ
とができる。また、通常は、このイオン注入の際に、イ
オン注入装置等に起因して金属等の汚染物が、ソース／
ドレイン領域及び／又はゲート電極に混入されることと
なるが、本発明においては、タングステンのドーズを０
〜５×１０9ａｔｏｍ／ｃｍ2程度になるように制御する
ことが必要である。あるいは、タングステンドーズの制
御に代えて、イオン注入後のゲート電極におけるタング
ステンの濃度が０〜３×１０14ａｔｏｍ／ｃｍ3程度に
なるように制御することが必要である。一般的には、こ
のイオン注入時のタングステンのドーズを上記範囲に制
御することにより、イオン注入後のゲート電極における
タングステンの濃度は上記範囲に制御することができ
る。
【００１３】イオン注入時のタングステンのドーズを上
記範囲に制御する具体的な方法としては、イオン注入装
置のイオン源であるアークチャンバやフィラメント等の
構成部材をタングステン以外の材料で構成した装置を用
いてイオン注入する方法、イオン注入装置のイオン源の
アーク電流値及び／又は質量分析スリット幅等を調整す
る方法等が挙げられる。
記範囲に制御する具体的な方法としては、イオン注入装
置のイオン源であるアークチャンバやフィラメント等の
構成部材をタングステン以外の材料で構成した装置を用
いてイオン注入する方法、イオン注入装置のイオン源の
アーク電流値及び／又は質量分析スリット幅等を調整す
る方法等が挙げられる。
【００１４】アーク電流値及び／又は質量分析スリット
幅等の調整は、ソース／ドレイン領域を形成するために
用いる不純物イオン種、ドーズ、加速エネルギーによっ
て適宜調整することができるが、例えば、アーク電流値
は２０００ｍＡ程度以下の範囲、質量分析スリット幅は
１５ｍｍ程度以下の範囲が挙げられる。特に、ソース／
ドレイン領域を形成するためにＢＦ2 +を用いる場合に
は、これらの範囲が有効である。なお、イオン注入装置
のイオン源のアーク電流値が１０ｍＡより小さくなる
と、イオン注入を行うためのイオンビームが生成されな
いため、シリコン基板に所望のイオンを注入するができ
なくなる。したがって、イオン注入装置のイオン源のア
ーク電流値は、１０ｍＡ程度以上であることが好まし
い。また、質量分析スリット幅が０．０１ｍｍよりも狭
くなると、所望のイオンを注入するためのイオンビーム
が質量分析スリットを通過することができず、シリコン
基板へ所望のイオンを注入することができなくなる。し
たがって、イオン注入装置の質量分析スリット幅は０．
０１ｍｍ程度以上であることが好ましい。
幅等の調整は、ソース／ドレイン領域を形成するために
用いる不純物イオン種、ドーズ、加速エネルギーによっ
て適宜調整することができるが、例えば、アーク電流値
は２０００ｍＡ程度以下の範囲、質量分析スリット幅は
１５ｍｍ程度以下の範囲が挙げられる。特に、ソース／
ドレイン領域を形成するためにＢＦ2 +を用いる場合に
は、これらの範囲が有効である。なお、イオン注入装置
のイオン源のアーク電流値が１０ｍＡより小さくなる
と、イオン注入を行うためのイオンビームが生成されな
いため、シリコン基板に所望のイオンを注入するができ
なくなる。したがって、イオン注入装置のイオン源のア
ーク電流値は、１０ｍＡ程度以上であることが好まし
い。また、質量分析スリット幅が０．０１ｍｍよりも狭
くなると、所望のイオンを注入するためのイオンビーム
が質量分析スリットを通過することができず、シリコン
基板へ所望のイオンを注入することができなくなる。し
たがって、イオン注入装置の質量分析スリット幅は０．
０１ｍｍ程度以上であることが好ましい。
【００１５】その後、少なくともゲート電極表面にシリ
サイド膜を形成する。シリサイド膜は、ゲート電極が単
結晶又はポリシリコンで形成されているために、少なく
ともゲート電極表面に形成することが必要であるが、ソ
ース／ドレイン領域がシリコン基板内に形成されている
場合には、ゲート電極と同時にソース／ドレイン領域に
もシリサイド膜を形成することが好ましい。
サイド膜を形成する。シリサイド膜は、ゲート電極が単
結晶又はポリシリコンで形成されているために、少なく
ともゲート電極表面に形成することが必要であるが、ソ
ース／ドレイン領域がシリコン基板内に形成されている
場合には、ゲート電極と同時にソース／ドレイン領域に
もシリサイド膜を形成することが好ましい。
【００１６】ここでのシリサイド膜の形成は、公知の方
法、例えば、シリサイド膜を構成する金属膜を、半導体
基板上全面に形成し、熱処理を施し、未反応の金属膜を
除去する、いわゆるサリサイド技術によって行うことが
できる。ここでの金属膜としては、チタン、コバルト、
タングステン、白金、モリブデン、パラジウム、タンタ
ル等の膜が挙げられるが、なかでもチタン膜が好まし
い。金属膜は、スパッタ法、蒸着法、ＥＢ法等の公知の
方法で形成することができる。金属膜の膜厚は、金属
種、後の熱処理温度、時間、形成しようとするシリサイ
ド膜の膜厚等により適宜調整することができ、例えば、
５〜７０ｎｍ程度が挙げられる。熱処理は、例えば、窒
素ガス、酸素ガス及び／又は不活性ガス雰囲気下、６５
０〜７００℃程度の温度範囲で、１０〜６０分間程度行
うことが適当である。なお、同様の温度範囲での高速熱
処理（Rapid Thermal Anneal:ＲＴＡ）により１０〜６
０秒間程度行ってもよい。未反応の金属膜の除去は、例
えば、硫酸と過酸化水素水との混合液、アンモニアと過
酸化水素水との混合液等を用いたウェットエッチングに
より行うことができる。なお、この後、さらに８５０〜
９００℃程度の温度範囲で上記と同程度の熱処理を行う
ことがこのましい。
法、例えば、シリサイド膜を構成する金属膜を、半導体
基板上全面に形成し、熱処理を施し、未反応の金属膜を
除去する、いわゆるサリサイド技術によって行うことが
できる。ここでの金属膜としては、チタン、コバルト、
タングステン、白金、モリブデン、パラジウム、タンタ
ル等の膜が挙げられるが、なかでもチタン膜が好まし
い。金属膜は、スパッタ法、蒸着法、ＥＢ法等の公知の
方法で形成することができる。金属膜の膜厚は、金属
種、後の熱処理温度、時間、形成しようとするシリサイ
ド膜の膜厚等により適宜調整することができ、例えば、
５〜７０ｎｍ程度が挙げられる。熱処理は、例えば、窒
素ガス、酸素ガス及び／又は不活性ガス雰囲気下、６５
０〜７００℃程度の温度範囲で、１０〜６０分間程度行
うことが適当である。なお、同様の温度範囲での高速熱
処理（Rapid Thermal Anneal:ＲＴＡ）により１０〜６
０秒間程度行ってもよい。未反応の金属膜の除去は、例
えば、硫酸と過酸化水素水との混合液、アンモニアと過
酸化水素水との混合液等を用いたウェットエッチングに
より行うことができる。なお、この後、さらに８５０〜
９００℃程度の温度範囲で上記と同程度の熱処理を行う
ことがこのましい。
【００１７】本発明の半導体装置の製造方法において
は、所望の工程前、中、後に、ＬＤＤ領域形成のための
イオン注入を行ってもよい。ただし、この場合のイオン
注入を追加した場合でも、上述したソース／ドレイン領
域形成のためのイオン注入時のタングステンのドーズ又
は濃度を超えないようにすることが必要である。また、
所望の工程の前、中、後に、絶縁膜の形成、コンタクト
の形成、配線の形成等、通常半導体装置を完成させるた
めに必要な種々の工程を適宜行うことが好ましい。以下
に、本発明の半導体記憶装置の製造方法の実施の形態を
図面に基づいて説明する。
は、所望の工程前、中、後に、ＬＤＤ領域形成のための
イオン注入を行ってもよい。ただし、この場合のイオン
注入を追加した場合でも、上述したソース／ドレイン領
域形成のためのイオン注入時のタングステンのドーズ又
は濃度を超えないようにすることが必要である。また、
所望の工程の前、中、後に、絶縁膜の形成、コンタクト
の形成、配線の形成等、通常半導体装置を完成させるた
めに必要な種々の工程を適宜行うことが好ましい。以下
に、本発明の半導体記憶装置の製造方法の実施の形態を
図面に基づいて説明する。
【００１８】まず、図１（ａ）に示したように、素子分
離領域２を有するシリコン基板１にホウ素をイオン注入
し、熱処理を行って、Ｎウェル３を形成する。次いで、
図１（ｂ）に示したように、熱酸化によりシリコン酸化
膜を、ＣＶＤ法によりポリシリコン膜を形成する。フォ
トリソグラフィ及びエッチング法により、シリコン酸化
膜及びポリシリコン膜を所望の形状にパターニングし、
ゲート酸化膜４及びゲート電極５を形成する。その後、
ゲート電極５側壁にサイドウォールスペーサ６を形成す
る。次に、図１（ｃ）に示したように、ゲート電極５及
びサイドウォールスペーサ６をマスクとして用いて、シ
リコン基板１表面に二弗化ホウ素７をイオン注入する。
なお、この際の、ゲート電極５にも二弗化ホウ素が注入
される。
離領域２を有するシリコン基板１にホウ素をイオン注入
し、熱処理を行って、Ｎウェル３を形成する。次いで、
図１（ｂ）に示したように、熱酸化によりシリコン酸化
膜を、ＣＶＤ法によりポリシリコン膜を形成する。フォ
トリソグラフィ及びエッチング法により、シリコン酸化
膜及びポリシリコン膜を所望の形状にパターニングし、
ゲート酸化膜４及びゲート電極５を形成する。その後、
ゲート電極５側壁にサイドウォールスペーサ６を形成す
る。次に、図１（ｃ）に示したように、ゲート電極５及
びサイドウォールスペーサ６をマスクとして用いて、シ
リコン基板１表面に二弗化ホウ素７をイオン注入する。
なお、この際の、ゲート電極５にも二弗化ホウ素が注入
される。
【００１９】イオン注入は、図２に示したイオン注入装
置を用いることにより、以下のように行われる。まず、
イオン源であるアークチャンバ２１に、例えば、ホウ素
化合物ガスを導入する。アークチャンバ２１内のフィラ
メント２２を高電流で熱して熱電子を発生させ、導入さ
れたガスと衝突させる。このようにしてプラズマを発生
させる。次いで、引き出し電極２３に負電圧を付加する
ことによって、発生したプラズマから正イオンのみを引
き出し、所望の加速エネルギーに加速する。この加速さ
れた正イオンは、質量分析マグネット２４によって偏向
される。これにより、所望の正イオン、つまりＢＦ2 +の
イオンビーム２５のみが質量分析スリット２６を通過
し、シリコン基板２７に注入されることとなる。
置を用いることにより、以下のように行われる。まず、
イオン源であるアークチャンバ２１に、例えば、ホウ素
化合物ガスを導入する。アークチャンバ２１内のフィラ
メント２２を高電流で熱して熱電子を発生させ、導入さ
れたガスと衝突させる。このようにしてプラズマを発生
させる。次いで、引き出し電極２３に負電圧を付加する
ことによって、発生したプラズマから正イオンのみを引
き出し、所望の加速エネルギーに加速する。この加速さ
れた正イオンは、質量分析マグネット２４によって偏向
される。これにより、所望の正イオン、つまりＢＦ2 +の
イオンビーム２５のみが質量分析スリット２６を通過
し、シリコン基板２７に注入されることとなる。
【００２０】この際のイオン注入は、二弗化ホウ素７の
ドーズを２×１０15ａｔｏｍ／ｃｍ 2程度、加速エネル
ギー４０ｋｅＶ程度で行った。また、イオン注入装置の
アーク電流値、質量分析スリット幅を種々変化させて、
ゲート電極５及びソース／ドレイン領域８中に導入され
るタングステンのドーズ及び濃度を、それぞれ０〜８×
１０9ａｔｏｍ／ｃｍ2及び０〜５×１０14ａｔｏｍ／ｃ
ｍ3の範囲内で変化させた。
ドーズを２×１０15ａｔｏｍ／ｃｍ 2程度、加速エネル
ギー４０ｋｅＶ程度で行った。また、イオン注入装置の
アーク電流値、質量分析スリット幅を種々変化させて、
ゲート電極５及びソース／ドレイン領域８中に導入され
るタングステンのドーズ及び濃度を、それぞれ０〜８×
１０9ａｔｏｍ／ｃｍ2及び０〜５×１０14ａｔｏｍ／ｃ
ｍ3の範囲内で変化させた。
【００２１】その後、熱処理を行ってイオンを活性化
し、ソース／ドレイン領域８を形成する。続いて、ゲー
ト電極５上面及びサイドウォールスペーサ６に覆われて
いないソース／ドレイン領域８上の自然酸化膜を弗化水
素水溶液で除去し、ゲート電極５及びソース／ドレイン
領域８表面のシリコンを露出させる。
し、ソース／ドレイン領域８を形成する。続いて、ゲー
ト電極５上面及びサイドウォールスペーサ６に覆われて
いないソース／ドレイン領域８上の自然酸化膜を弗化水
素水溶液で除去し、ゲート電極５及びソース／ドレイン
領域８表面のシリコンを露出させる。
【００２２】次に、図１（ｄ）に示したように、シリコ
ン基板１上全面にスパッタ法により膜厚３５ｎｍ程度の
チタン膜９を堆積する。この後、第1段階の熱処理とし
て６５０〜７００℃の温度範囲で、３０秒間、ＲＴＡを
行う。これにより、チタン膜９は露出したシリコンと、
その表面においてのみシリサイド反応を起こし、高抵抗
のチタンシリサイド膜（比抵抗値＝７０〜１００μΩ・
ｃｍ）を形成する。
ン基板１上全面にスパッタ法により膜厚３５ｎｍ程度の
チタン膜９を堆積する。この後、第1段階の熱処理とし
て６５０〜７００℃の温度範囲で、３０秒間、ＲＴＡを
行う。これにより、チタン膜９は露出したシリコンと、
その表面においてのみシリサイド反応を起こし、高抵抗
のチタンシリサイド膜（比抵抗値＝７０〜１００μΩ・
ｃｍ）を形成する。
【００２３】その後、硫酸と過酸化水素水との混合溶液
を用いて、未反応のチタン膜９を選択的に除去し、図１
（ｅ）に示したように、ゲート電極５及びソース／ドレ
イン領域８上にのみチタンシリサイド膜１０を残す。さ
らに、第２段階の熱処理として、８５０〜９００℃の温
度範囲で、１０秒間、ＲＴＡを行い、高抵抗のシリサイ
ド膜１０を低抵抗のチタンシリサイド膜（比抵抗値＝１
３〜２０μΩ・ｃｍ）に変換させる。
を用いて、未反応のチタン膜９を選択的に除去し、図１
（ｅ）に示したように、ゲート電極５及びソース／ドレ
イン領域８上にのみチタンシリサイド膜１０を残す。さ
らに、第２段階の熱処理として、８５０〜９００℃の温
度範囲で、１０秒間、ＲＴＡを行い、高抵抗のシリサイ
ド膜１０を低抵抗のチタンシリサイド膜（比抵抗値＝１
３〜２０μΩ・ｃｍ）に変換させる。
【００２４】このように形成したチタンシリサイド膜を
有するＭＯＳトランジスタにおいて、一般にゲート酸化
膜の膜質の評価に用いられる値である破壊電荷量Ｑｂｄ
が５０％となる電荷量（以下、「５０％Ｑｂｄ」と記
す）を測定した。また、イオン注入装置のアーク電流値
及び質量分析スリット幅を種々変化させた場合の、ゲー
ト電極に導入されるタングステンのドーズ及び濃度を測
定した。その結果を、図３〜図５にそれぞれ示す。な
お、測定したＭＯＳトランジスタのゲート酸化膜の面積
は４．７９×１０-7ｃｍ2であった。また、イオン注入
装置のアークチャンバはタングステン製のものを用い
た。さらに、図４では質量分析スリット幅を２５ｍｍに
して測定した。図５ではアーク電流値を３５００ｍＡに
して測定した。
有するＭＯＳトランジスタにおいて、一般にゲート酸化
膜の膜質の評価に用いられる値である破壊電荷量Ｑｂｄ
が５０％となる電荷量（以下、「５０％Ｑｂｄ」と記
す）を測定した。また、イオン注入装置のアーク電流値
及び質量分析スリット幅を種々変化させた場合の、ゲー
ト電極に導入されるタングステンのドーズ及び濃度を測
定した。その結果を、図３〜図５にそれぞれ示す。な
お、測定したＭＯＳトランジスタのゲート酸化膜の面積
は４．７９×１０-7ｃｍ2であった。また、イオン注入
装置のアークチャンバはタングステン製のものを用い
た。さらに、図４では質量分析スリット幅を２５ｍｍに
して測定した。図５ではアーク電流値を３５００ｍＡに
して測定した。
【００２５】図３（ａ）によれば、タングステンドーズ
が５×１０9ａｔｏｍ／ｃｍ2より大きくなるにつれて、
５０％Ｑｂｄが７Ｃ／ｃｍ2から減少していることがわ
かる。これは、タングステンドーズが５×１０9ａｔｏ
ｍ／ｃｍ2より大きくなると、シリサイド膜形成後のゲ
ート酸化膜の信頼性が劣化することを示している。よっ
て、ゲート酸化膜の信頼性を確保するためには、タング
ステンのドーズは０〜５×１０9ａｔｏｍ／ｃｍ2である
ことが必要であることがわかった。
が５×１０9ａｔｏｍ／ｃｍ2より大きくなるにつれて、
５０％Ｑｂｄが７Ｃ／ｃｍ2から減少していることがわ
かる。これは、タングステンドーズが５×１０9ａｔｏ
ｍ／ｃｍ2より大きくなると、シリサイド膜形成後のゲ
ート酸化膜の信頼性が劣化することを示している。よっ
て、ゲート酸化膜の信頼性を確保するためには、タング
ステンのドーズは０〜５×１０9ａｔｏｍ／ｃｍ2である
ことが必要であることがわかった。
【００２６】また、図３（ｂ）によれば、ゲート電極中
のタングステン濃度が３×１０14ａｔｏｍ／ｃｍ3より
大きくなるにつれて、５０％Ｑｂｄが７Ｃ／ｃｍ2から
減少していることがわかる。これは、ゲート電極中のタ
ングステン濃度が３×１０14ａｔｏｍ／ｃｍ3より大き
くなると、シリサイド膜形成後のゲート酸化膜の信頼性
が劣化することを示している。よって、ゲート酸化膜の
信頼性を確保するためには、タングステンの濃度は０〜
３×１０14ａｔｏｍ／ｃｍ3であることが必要であるこ
とがわかった。
のタングステン濃度が３×１０14ａｔｏｍ／ｃｍ3より
大きくなるにつれて、５０％Ｑｂｄが７Ｃ／ｃｍ2から
減少していることがわかる。これは、ゲート電極中のタ
ングステン濃度が３×１０14ａｔｏｍ／ｃｍ3より大き
くなると、シリサイド膜形成後のゲート酸化膜の信頼性
が劣化することを示している。よって、ゲート酸化膜の
信頼性を確保するためには、タングステンの濃度は０〜
３×１０14ａｔｏｍ／ｃｍ3であることが必要であるこ
とがわかった。
【００２７】さらに、図４（ａ）及び（ｂ）によれば、
イオン注入装置のイオン源のアーク電流値を０ｍＡから
４０００ｍＡに変化させると、タングステンのドーズ及
び濃度のいずれも比例的に増大する。よって、ゲート酸
化膜の信頼性の劣化を防止するためのタングステンのド
ーズである５×１０9ａｔｏｍ／ｃｍ2以下、あるいはゲ
ート酸化膜の信頼性の劣化を防止するためのタングステ
ンの濃度である３×１０14ａｔｏｍ／ｃｍ3以下とする
ためには、いずれもイオン源のアーク電流値を２０００
ｍＡ以下にすることが必要であることがわかった。
イオン注入装置のイオン源のアーク電流値を０ｍＡから
４０００ｍＡに変化させると、タングステンのドーズ及
び濃度のいずれも比例的に増大する。よって、ゲート酸
化膜の信頼性の劣化を防止するためのタングステンのド
ーズである５×１０9ａｔｏｍ／ｃｍ2以下、あるいはゲ
ート酸化膜の信頼性の劣化を防止するためのタングステ
ンの濃度である３×１０14ａｔｏｍ／ｃｍ3以下とする
ためには、いずれもイオン源のアーク電流値を２０００
ｍＡ以下にすることが必要であることがわかった。
【００２８】また、図５（ａ）及び（ｂ）によれば、イ
オン注入装置の質量分析スリット幅を０ｍｍから３０ｍ
ｍに変化させると、タングステンのドーズ及び濃度のい
ずれも比例的に増大する。よって、ゲート酸化膜の信頼
性の劣化を防止するためのタングステンのドーズである
５×１０9ａｔｏｍ／ｃｍ2以下、あるいはゲート酸化膜
の信頼性の劣化を防止するためのタングステンの濃度で
ある３×１０14ａｔｏｍ／ｃｍ3以下とするためには、
いずれも質量分析スリット幅を１５ｍｍ以下にすること
が必要であることがわかった。
オン注入装置の質量分析スリット幅を０ｍｍから３０ｍ
ｍに変化させると、タングステンのドーズ及び濃度のい
ずれも比例的に増大する。よって、ゲート酸化膜の信頼
性の劣化を防止するためのタングステンのドーズである
５×１０9ａｔｏｍ／ｃｍ2以下、あるいはゲート酸化膜
の信頼性の劣化を防止するためのタングステンの濃度で
ある３×１０14ａｔｏｍ／ｃｍ3以下とするためには、
いずれも質量分析スリット幅を１５ｍｍ以下にすること
が必要であることがわかった。
【００２９】さらに、イオン注入装置のイオン源のアー
クチャンバを構成するために用いられる材質を、タング
ステンからＳｉＣに変更した場合のシリコン基板に注入
されるタングステンのドーズ及び濃度を比較した。その
結果を図６に示す。なお、この場合のイオン注入装置の
アーク電流値及び質量分析スリット幅は、それぞれ４０
００ｍＡ及び２５ｍｍとした。
クチャンバを構成するために用いられる材質を、タング
ステンからＳｉＣに変更した場合のシリコン基板に注入
されるタングステンのドーズ及び濃度を比較した。その
結果を図６に示す。なお、この場合のイオン注入装置の
アーク電流値及び質量分析スリット幅は、それぞれ４０
００ｍＡ及び２５ｍｍとした。
【００３０】図６（ａ）及び（ｂ）によれば、イオン注
入装置のイオン源のアークチャンバを構成するために用
いられる材質をＳｉＣにすることで、ゲート酸化膜の信
頼性の劣化を防止するためのタングステンのドーズであ
る５×１０9ａｔｏｍ／ｃｍ2以下、あるいはゲート酸化
膜の信頼性の劣化を防止するためのタングステンの濃度
である３×１０14ａｔｏｍ／ｃｍ3以下とすることがで
きることがわかった。
入装置のイオン源のアークチャンバを構成するために用
いられる材質をＳｉＣにすることで、ゲート酸化膜の信
頼性の劣化を防止するためのタングステンのドーズであ
る５×１０9ａｔｏｍ／ｃｍ2以下、あるいはゲート酸化
膜の信頼性の劣化を防止するためのタングステンの濃度
である３×１０14ａｔｏｍ／ｃｍ3以下とすることがで
きることがわかった。
【００３１】
【発明の効果】本発明によれば、イオン注入を、タング
ステンのドーズが０〜５×１０9ａｔｏｍ／ｃｍ2になる
ように制御して行うか、またはイオン注入した後のゲー
ト電極中のタングステンの濃度を０〜３×１０14ａｔｏ
ｍ／ｃｍ3に制御することにより、ゲート絶縁膜の劣化
を防止することができ、高信頼性の半導体装置を製造す
ることができる。特に、シリサイド膜がチタンシリサイ
ド膜である場合には、確実に高信頼性の半導体装置を製
造することが可能となる。
ステンのドーズが０〜５×１０9ａｔｏｍ／ｃｍ2になる
ように制御して行うか、またはイオン注入した後のゲー
ト電極中のタングステンの濃度を０〜３×１０14ａｔｏ
ｍ／ｃｍ3に制御することにより、ゲート絶縁膜の劣化
を防止することができ、高信頼性の半導体装置を製造す
ることができる。特に、シリサイド膜がチタンシリサイ
ド膜である場合には、確実に高信頼性の半導体装置を製
造することが可能となる。
【００３２】また、イオン注入を、イオン注入装置のイ
オン源のアーク電流値を１０〜２０００ｍＡの範囲で行
う、イオン注入装置の質量分析スリット幅を０．０１〜
１５ｍｍの範囲で行う及び／又はイオン注入を、Ｓｉ
Ｃ、Ｓｉ又はアルミナ製のアークチャンバをイオン源と
して備えたイオン注入装置により行うことにより、タン
グステンのドーズ又は濃度を上記範囲に確実に制御する
ことができ、確実に高信頼性の半導体装置を製造するこ
とが可能となる。
オン源のアーク電流値を１０〜２０００ｍＡの範囲で行
う、イオン注入装置の質量分析スリット幅を０．０１〜
１５ｍｍの範囲で行う及び／又はイオン注入を、Ｓｉ
Ｃ、Ｓｉ又はアルミナ製のアークチャンバをイオン源と
して備えたイオン注入装置により行うことにより、タン
グステンのドーズ又は濃度を上記範囲に確実に制御する
ことができ、確実に高信頼性の半導体装置を製造するこ
とが可能となる。
【図１】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法に使用するイオ
ン注入装置の構成を説明するための概念図である。
ン注入装置の構成を説明するための概念図である。
【図３】破壊電荷量Ｑｂｄが５０％となる電荷量（５０
％Ｑｂｄ）とタングステンのドーズ及び濃度との関係を
示すグラフである。
％Ｑｂｄ）とタングステンのドーズ及び濃度との関係を
示すグラフである。
【図４】イオン注入装置のアーク電流値とタングステン
のドーズ及び濃度との関係を示すグラフである。
のドーズ及び濃度との関係を示すグラフである。
【図５】イオン注入装置の質量分析スリット幅とタング
ステンのドーズ及び濃度との関係を示すグラフである。
ステンのドーズ及び濃度との関係を示すグラフである。
【図６】イオン注入装置のイオン源のアークチャンバの
材質とタングステンのドーズ及び濃度との関係を示すグ
ラフである。
材質とタングステンのドーズ及び濃度との関係を示すグ
ラフである。
【図７】従来の半導体装置の製造方法を説明するための
要部の概略断面工程図である。
要部の概略断面工程図である。
１ シリコン基板 ２ 素子分離領域 ３ Ｎウェル ４ ゲート酸化膜 ５ ゲート電極５ ６ サイドウォールスペーサ ７ 二弗化ホウ素 ８ ソース／ドレイン領域 ９ チタン膜 １０ チタンシリサイド膜
フロントページの続き Ｆターム(参考） 4M104 AA01 AA02 AA03 AA04 BB01 BB20 BB22 BB23 BB25 BB26 BB27 BB28 CC01 CC05 DD02 DD23 DD26 DD78 DD84 FF14 GG09 5F040 DA28 DC01 DC03 DC04 DC05 EC04 EC07 EC13 ED01 ED04 ED05 EF02 EH02 EK01 FA03 FA14 FA19 FB01 FC02 FC11 FC19
Claims (6)
- 【請求項１】 半導体基板にゲート電極を形成し、該ゲ
ート電極をマスクとして用いてイオン注入によりソース
／ドレイン領域を形成し、少なくとも前記ゲート電極表
面にシリサイド膜を形成する方法であって、 前記イオン注入を、タングステンのドーズが０〜５×１
０9ａｔｏｍ／ｃｍ2になるように制御して行うことを特
徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板にゲート電極を形成し、該ゲ
ート電極をマスクとして用いてイオン注入によりソース
／ドレイン領域を形成し、少なくとも前記ゲート電極表
面にシリサイド膜を形成する方法であって、 前記イオン注入した後のゲート電極中のタングステンの
濃度を０〜３×１０14ａｔｏｍ／ｃｍ3に制御すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 シリサイド膜がチタンシリサイド膜であ
る請求項１又は２に記載の方法。 - 【請求項４】 イオン注入を、イオン注入装置のイオン
源のアーク電流値を１０〜２０００ｍＡの範囲で行う請
求項１〜３のいずれか１つに記載の方法。 - 【請求項５】 イオン注入を、イオン注入装置の質量分
析スリット幅を０．０１〜１５ｍｍの範囲で行う請求項
１〜４のいずれか１つに記載の方法。 - 【請求項６】 イオン注入を、ＳｉＣ、Ｓｉ又はアルミ
ナ製のアークチャンバをイオン源として備えたイオン注
入装置により行う請求項１〜５のいずれか１つに記載の
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124311A JP2001308027A (ja) | 2000-04-25 | 2000-04-25 | 半導体装置の製造方法 |
| US09/811,552 US6566257B2 (en) | 2000-04-25 | 2001-03-20 | Method for producing semiconductor device |
| EP01302651A EP1156510A3 (en) | 2000-04-25 | 2001-03-22 | Ion implanter and its use for manufacturing a MOSFET |
| TW090107518A TWI266363B (en) | 2000-04-25 | 2001-03-29 | Method for producing semiconductor device |
| KR10-2001-0021085A KR100440904B1 (ko) | 2000-04-25 | 2001-04-19 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124311A JP2001308027A (ja) | 2000-04-25 | 2000-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308027A true JP2001308027A (ja) | 2001-11-02 |
Family
ID=18634457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000124311A Pending JP2001308027A (ja) | 2000-04-25 | 2000-04-25 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6566257B2 (ja) |
| EP (1) | EP1156510A3 (ja) |
| JP (1) | JP2001308027A (ja) |
| KR (1) | KR100440904B1 (ja) |
| TW (1) | TWI266363B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129909A (ja) * | 2009-12-10 | 2011-06-30 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 半導体を含む金属材料の形成方法 |
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|---|---|---|---|---|
| JP2003253482A (ja) * | 2002-03-01 | 2003-09-10 | Ngk Insulators Ltd | チタン系膜及びチタン酸化物の除去方法 |
| JP2004362901A (ja) * | 2003-06-04 | 2004-12-24 | Sharp Corp | イオンドーピング装置、イオンドーピング方法および半導体装置 |
| KR100603508B1 (ko) * | 2003-10-28 | 2006-07-20 | 삼성전자주식회사 | 박막 제조 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| JP2006060045A (ja) * | 2004-08-20 | 2006-03-02 | Toshiba Corp | 半導体装置 |
| KR100617068B1 (ko) * | 2005-07-12 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR100710194B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 고전압 반도체소자의 제조방법 |
| JP5022614B2 (ja) * | 2006-03-20 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| JP2000133917A (ja) * | 1998-10-23 | 2000-05-12 | Hitachi Chem Co Ltd | 回路部材の実装方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0405855A3 (en) * | 1989-06-30 | 1991-10-16 | Hitachi, Ltd. | Ion implanting apparatus and process for fabricating semiconductor integrated circuit device by using the same apparatus |
| JP3034009B2 (ja) | 1990-10-22 | 2000-04-17 | 株式会社日立製作所 | イオン打込み装置 |
| JPH06132243A (ja) | 1992-10-16 | 1994-05-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0917998A (ja) * | 1995-06-28 | 1997-01-17 | Sony Corp | Ｍｏｓトランジスタの製造方法 |
| US5857889A (en) | 1996-03-27 | 1999-01-12 | Thermoceramix, Llc | Arc Chamber for an ion implantation system |
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-
2000
- 2000-04-25 JP JP2000124311A patent/JP2001308027A/ja active Pending
-
2001
- 2001-03-20 US US09/811,552 patent/US6566257B2/en not_active Expired - Lifetime
- 2001-03-22 EP EP01302651A patent/EP1156510A3/en active Pending
- 2001-03-29 TW TW090107518A patent/TWI266363B/zh not_active IP Right Cessation
- 2001-04-19 KR KR10-2001-0021085A patent/KR100440904B1/ko not_active IP Right Cessation
Patent Citations (6)
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| JPH08315766A (ja) * | 1995-05-16 | 1996-11-29 | Sony Corp | イオン注入装置およびイオン注入方法 |
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| HIROYUKI ITO, HIROSHI ASECHIA, YASUHIKO MATSUNAGA, MASAHIKO NIWAYAMA, KEN YONEDA, MICHAEL VELLA, MIK: "High Density Plasma Flood System for Wafer Charge Neutralisation", ION IMPLANTATION TECHNOLOGY PROCEEDINGS, 1998 INTERNATIONAL CONFERENCE ON, JPNX006016164, 22 June 1998 (1998-06-22), pages 478 - 481, XP010362015, ISSN: 0000729888, DOI: 10.1109/IIT.1999.812156 * |
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| REUEL B. LIEBERT, GORDON C. ANGEL, MASATAKA KASE: "Tungsten Contamination in BF2 Implants", ION IMPLANTATION TECHNOLOGY. PROCEEDINGS OF THE 11TH INTERNATIONAL CONFERENCE, JPNX006016163, 16 June 1996 (1996-06-16), pages 135 - 138, XP010220578, ISSN: 0000729887 * |
| REUEL B. LIEBERT, GORDON C. ANGEL, MASATAKA KASE: "Tungsten Contamination in BF2 Implants", ION IMPLANTATION TECHNOLOGY. PROCEEDINGS OF THE 11TH INTERNATIONAL CONFERENCE, JPNX006060492, 16 June 1996 (1996-06-16), pages 135 - 138, XP010220578, ISSN: 0000800100 * |
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| KR100440904B1 (ko) | 2004-07-19 |
| KR20010098738A (ko) | 2001-11-08 |
| US20010034101A1 (en) | 2001-10-25 |
| EP1156510A3 (en) | 2002-10-23 |
| US6566257B2 (en) | 2003-05-20 |
| EP1156510A2 (en) | 2001-11-21 |
| TWI266363B (en) | 2006-11-11 |
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