JPH08222644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08222644A JPH08222644A JP7049037A JP4903795A JPH08222644A JP H08222644 A JPH08222644 A JP H08222644A JP 7049037 A JP7049037 A JP 7049037A JP 4903795 A JP4903795 A JP 4903795A JP H08222644 A JPH08222644 A JP H08222644A
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Abstract
(57)【要約】
【目的】 サリサイド構造とするＭＯＳ型半導体装置に
おいて、ゲート電極とソース／ドレイン領域との間の電
気的短絡を防止し、また、金属シリサイド層の異常形成
を防止すること。 【構成】 シリコン単結晶基板１にゲート絶縁層５を形
成し、この上にポリシリコンよりなるゲート電極６を形
成し、このゲート電極６の側壁に絶縁側壁層９を形成
し、これらの絶縁側壁層９及びゲート電極６をマスクに
してシリコン単結晶基板１内に不純物拡散層１０、１１
を形成する。この後に、ゲート電極６の一部のみを選択
的にエッチング除去する。次に、全面に金属層２３を形
成して熱処理を行い、ゲート電極６の上部及び不純物拡
散層１０、１１の上部に金属層２３の硅化物である金属
シリサイド層２４ａ、２４ｂを形成する。そして、金属
層２３の非硅化物部分のみを選択的にエッチング除去す
る。
おいて、ゲート電極とソース／ドレイン領域との間の電
気的短絡を防止し、また、金属シリサイド層の異常形成
を防止すること。 【構成】 シリコン単結晶基板１にゲート絶縁層５を形
成し、この上にポリシリコンよりなるゲート電極６を形
成し、このゲート電極６の側壁に絶縁側壁層９を形成
し、これらの絶縁側壁層９及びゲート電極６をマスクに
してシリコン単結晶基板１内に不純物拡散層１０、１１
を形成する。この後に、ゲート電極６の一部のみを選択
的にエッチング除去する。次に、全面に金属層２３を形
成して熱処理を行い、ゲート電極６の上部及び不純物拡
散層１０、１１の上部に金属層２３の硅化物である金属
シリサイド層２４ａ、２４ｂを形成する。そして、金属
層２３の非硅化物部分のみを選択的にエッチング除去す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、ゲート電極、ソース／ドレイン領域をサリサイド
構造としたＭＯＳ型半導体装置の製造方法に関する。
特に、ゲート電極、ソース／ドレイン領域をサリサイド
構造としたＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置は微細化が進んでい
る。この微細化は、ゲート電極のゲート長を短かく、ま
た、ソース／ドレイン領域の拡散層の接合深さを浅くす
ることによって達成される。従って、ゲート電極及びソ
ース／ドレイン領域の層抵抗が増大する。この結果、ゲ
ート電極及びソース／ドレイン領域の寄生抵抗がチャネ
ル抵抗に比例して相対的に増大し、ドレイン電流は減少
する。
る。この微細化は、ゲート電極のゲート長を短かく、ま
た、ソース／ドレイン領域の拡散層の接合深さを浅くす
ることによって達成される。従って、ゲート電極及びソ
ース／ドレイン領域の層抵抗が増大する。この結果、ゲ
ート電極及びソース／ドレイン領域の寄生抵抗がチャネ
ル抵抗に比例して相対的に増大し、ドレイン電流は減少
する。
【０００３】上述のドレイン電流の減少を防止するため
に、すなわち、ゲート電極及びソース／ドレイン領域の
寄生抵抗を減少させるために、ゲート電極の上部及びソ
ース／ドレイン領域の上部に金属シリサイド層を設けた
サリサイド構造のＭＯＳ型半導体装置が知られている
（参照：特開平２─２８８２３６号公報）。
に、すなわち、ゲート電極及びソース／ドレイン領域の
寄生抵抗を減少させるために、ゲート電極の上部及びソ
ース／ドレイン領域の上部に金属シリサイド層を設けた
サリサイド構造のＭＯＳ型半導体装置が知られている
（参照：特開平２─２８８２３６号公報）。
【０００４】たとえば、図１３に示すように、シリコン
単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形成
し、ＬＯＣＯＳ法を用いてフィールド酸化層４によりＮ
チャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭＯ
Ｓ領域）とＰチャネル型ＭＯＳトランジスタ形成領域
（以下、ＰＭＯＳ領域）とに区画する。また、熱酸化に
よるゲート酸化層５を形成し、その上にノンドープポリ
シリコンよりなるゲート電極６を形成する。さらに、ゲ
ート電極６をマスクとして、ＮＭＯＳ領域にソース／ド
レイン領域のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造の薄いＮ型不純物拡散層７を形成し、Ｐ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄い
Ｐ型不純物拡散層８を形成する。さらにまた、ゲート電
極６の側壁に側壁絶縁層９を形成する。この側壁絶縁層
９及びゲート電極６をマスクとして、ＮＭＯＳ領域にソ
ース／ドレイン領域のＬＤＤ構造の濃いＮ型不純物拡散
層１０を形成し、ＰＭＯＳ領域にソース／ドレイン領域
のＬＤＤ構造の濃いＰ型不純物拡散層１０を形成する。
最後に、ゲート電極６の上部及びソース／ドレイン領域
の不純物拡散層１０、１１の上部に金属シリサイド層６
ａ、１０ａ、１１ａを形成する。
単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形成
し、ＬＯＣＯＳ法を用いてフィールド酸化層４によりＮ
チャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭＯ
Ｓ領域）とＰチャネル型ＭＯＳトランジスタ形成領域
（以下、ＰＭＯＳ領域）とに区画する。また、熱酸化に
よるゲート酸化層５を形成し、その上にノンドープポリ
シリコンよりなるゲート電極６を形成する。さらに、ゲ
ート電極６をマスクとして、ＮＭＯＳ領域にソース／ド
レイン領域のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造の薄いＮ型不純物拡散層７を形成し、Ｐ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄い
Ｐ型不純物拡散層８を形成する。さらにまた、ゲート電
極６の側壁に側壁絶縁層９を形成する。この側壁絶縁層
９及びゲート電極６をマスクとして、ＮＭＯＳ領域にソ
ース／ドレイン領域のＬＤＤ構造の濃いＮ型不純物拡散
層１０を形成し、ＰＭＯＳ領域にソース／ドレイン領域
のＬＤＤ構造の濃いＰ型不純物拡散層１０を形成する。
最後に、ゲート電極６の上部及びソース／ドレイン領域
の不純物拡散層１０、１１の上部に金属シリサイド層６
ａ、１０ａ、１１ａを形成する。
【０００５】しかしながら、図１３に示すサリサイド構
造においては、金属シリサイド層６ａ、１０ａ、１１ａ
の異常成長によりゲート電極６とソース／ドレイン領域
である不純物拡散層１０、１１との間が電気的に短絡す
ることがある。
造においては、金属シリサイド層６ａ、１０ａ、１１ａ
の異常成長によりゲート電極６とソース／ドレイン領域
である不純物拡散層１０、１１との間が電気的に短絡す
ることがある。
【０００６】上述のゲート電極とソース／ドレイン領域
との電気的短絡を防止するために、ゲート電極の金属シ
リサイド層の高さを側壁絶縁層の高さより低くしたサリ
サイド構造のＭＯＳ型半導体装置が知られている（参
照：Ｊ．Ｒ．Ｐｅｉｅｓｔｅｒｅｔ ａｌ．，”Ａ Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ Ｅｌｅｖａｔｅｄ Ｓｏｕｒ
ｃｅ／Ｄｒａｉｎ ＭＯＳＦＥＴ”，ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．
１１，Ｎｏ．９，Ｓｅｐ．１９９０，ｐｐ．３６５−３
６７）。以下、図１４〜図１６を参照して説明する。
との電気的短絡を防止するために、ゲート電極の金属シ
リサイド層の高さを側壁絶縁層の高さより低くしたサリ
サイド構造のＭＯＳ型半導体装置が知られている（参
照：Ｊ．Ｒ．Ｐｅｉｅｓｔｅｒｅｔ ａｌ．，”Ａ Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ Ｅｌｅｖａｔｅｄ Ｓｏｕｒ
ｃｅ／Ｄｒａｉｎ ＭＯＳＦＥＴ”，ＩＥＥＥ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．
１１，Ｎｏ．９，Ｓｅｐ．１９９０，ｐｐ．３６５−３
６７）。以下、図１４〜図１６を参照して説明する。
【０００７】始めに、図１４の（Ａ）を参照すると、シ
リコン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３
を形成し、ＬＯＣＯＳ法を用いてフィールド酸化層４に
よりＮＭＯＳ領域とＰＭＯＳ領域とに区画する。次に、
熱酸化によるゲート酸化層５を形成し、その上に厚さ約
５０ｎｍのノンドープポリシリコン層及び厚さ約３００
ｎｍのシリコン窒化層を形成する。次に、シリコン窒化
層及びポリシリコン層を異方性エッチングしてシリコン
窒化層２１及びゲート電極６を形成する。
リコン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３
を形成し、ＬＯＣＯＳ法を用いてフィールド酸化層４に
よりＮＭＯＳ領域とＰＭＯＳ領域とに区画する。次に、
熱酸化によるゲート酸化層５を形成し、その上に厚さ約
５０ｎｍのノンドープポリシリコン層及び厚さ約３００
ｎｍのシリコン窒化層を形成する。次に、シリコン窒化
層及びポリシリコン層を異方性エッチングしてシリコン
窒化層２１及びゲート電極６を形成する。
【０００８】次に、シリコン窒化層２１及びゲート電極
６をマスクとして、ＮＭＯＳ領域にソース／ドレイン領
域のＬＤＤ構造の薄いＮ型不純物拡散層７を形成し、Ｐ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄い
Ｐ型不純物拡散層８を形成する。次に、ＣＶＤ方により
全面に厚さ約２５０ｎｍのシリコン酸化層を形成し、こ
れを異方性エッチングしてシリコン窒化層２１及びゲー
ト電極６の側壁に側壁絶縁層９を形成する。
６をマスクとして、ＮＭＯＳ領域にソース／ドレイン領
域のＬＤＤ構造の薄いＮ型不純物拡散層７を形成し、Ｐ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄い
Ｐ型不純物拡散層８を形成する。次に、ＣＶＤ方により
全面に厚さ約２５０ｎｍのシリコン酸化層を形成し、こ
れを異方性エッチングしてシリコン窒化層２１及びゲー
ト電極６の側壁に側壁絶縁層９を形成する。
【０００９】次に、図１４の（Ｂ）を参照すると、シリ
コン窒化層２１を熱りん酸を用いてエッチング除去す
る。
コン窒化層２１を熱りん酸を用いてエッチング除去す
る。
【００１０】次に、図１５の（Ａ）を参照すると、ゲー
ト電極６の上面及びソース／ドレイン領域の上面のみに
不純物を含むＮ型ポリシリコン層２２を形成する。次
に、側壁絶縁層９及びゲート電極６をマスクとして、Ｎ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の濃い
Ｎ型不純物拡散層１０を形成し、ＰＭＯＳ領域にソース
／ドレイン領域のＬＤＤ構造の濃いＰ型不純物拡散層１
０を形成する。
ト電極６の上面及びソース／ドレイン領域の上面のみに
不純物を含むＮ型ポリシリコン層２２を形成する。次
に、側壁絶縁層９及びゲート電極６をマスクとして、Ｎ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の濃い
Ｎ型不純物拡散層１０を形成し、ＰＭＯＳ領域にソース
／ドレイン領域のＬＤＤ構造の濃いＰ型不純物拡散層１
０を形成する。
【００１１】次に、図１５の（Ｂ）を参照すると、全面
にスパッタリングによりチタン層２３を形成する。次
に、ランプアニール法により、、ポリシリコン層２２と
チタン層２３とを反応させてゲート電極６上及びソース
／ドレイン領域である不純物拡散層１０、１１上に自己
整合的にチタンシリサイド層２４ａ、２４ｂを形成す
る。
にスパッタリングによりチタン層２３を形成する。次
に、ランプアニール法により、、ポリシリコン層２２と
チタン層２３とを反応させてゲート電極６上及びソース
／ドレイン領域である不純物拡散層１０、１１上に自己
整合的にチタンシリサイド層２４ａ、２４ｂを形成す
る。
【００１２】最後に、図１６を参照すると、フィールド
酸化層４、側壁絶縁層９上の未反応チタン層２３を過酸
化水素水系のウェットエッチングにより選択的に除去す
る。さらにまた、ランプアニールによりチタンシリサイ
ド層２４ａ、２４ｂの低抵抗化を図る。
酸化層４、側壁絶縁層９上の未反応チタン層２３を過酸
化水素水系のウェットエッチングにより選択的に除去す
る。さらにまた、ランプアニールによりチタンシリサイ
ド層２４ａ、２４ｂの低抵抗化を図る。
【００１３】
【発明が解決しようとする課題】しかしながら、図１４
〜図１６に示す製造方法によって得られるサリサイド構
造においては、シリコン窒化層２１の熱リン酸によるエ
ッチング除去は、シリコン酸化層つまり側壁絶縁層９、
フィールド酸化層４、ゲート酸化層５との選択性が悪
く、この結果、側壁絶縁層９、フィールド酸化層４及び
ゲート酸化層５もエッチングされることになる。この結
果、ゲート電極６とソース／ドレイン領域とが電気的短
絡を発生するという課題がある。また逆に、シリコン窒
化層２１が十分にエッチング除去できないこともあり、
この場合には、金属シリサイド層の形成が困難となると
いう課題がある。
〜図１６に示す製造方法によって得られるサリサイド構
造においては、シリコン窒化層２１の熱リン酸によるエ
ッチング除去は、シリコン酸化層つまり側壁絶縁層９、
フィールド酸化層４、ゲート酸化層５との選択性が悪
く、この結果、側壁絶縁層９、フィールド酸化層４及び
ゲート酸化層５もエッチングされることになる。この結
果、ゲート電極６とソース／ドレイン領域とが電気的短
絡を発生するという課題がある。また逆に、シリコン窒
化層２１が十分にエッチング除去できないこともあり、
この場合には、金属シリサイド層の形成が困難となると
いう課題がある。
【００１４】従って、本発明の目的は、ゲート電極とソ
ース／ドレイン領域との間の電気的短絡を防止したゲー
ト電極、ソース／ドレイン領域をサリサイド構造とする
ＭＯＳ型半導体装置の製造方法を提供することにある。
また、他の目的は、金属シリサイド層の異常形成を防止
したゲート電極、ソース／ドレイン領域をサリサイド構
造とするＭＯＳ型半導体装置の製造方法を提供すること
にある。
ース／ドレイン領域との間の電気的短絡を防止したゲー
ト電極、ソース／ドレイン領域をサリサイド構造とする
ＭＯＳ型半導体装置の製造方法を提供することにある。
また、他の目的は、金属シリサイド層の異常形成を防止
したゲート電極、ソース／ドレイン領域をサリサイド構
造とするＭＯＳ型半導体装置の製造方法を提供すること
にある。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明においては、シリコン単結晶基板にゲート絶
縁層を形成し、このゲート絶縁層上にポリシリコンより
なるゲート電極を形成し、このゲート電極の側壁に側壁
絶縁層を形成し、これらの絶縁側壁層及びゲート電極を
マスクにしてシリコン単結晶基板内に不純物拡散層を形
成する。この不純物拡散層の形成後に、ゲート電極の一
部のみを選択的にエッチング除去し、全面に金属層を形
成して熱処理を行い、ゲート電極の上部及び不純物拡散
層の上部に金属層の硅化物である金属シリサイド層を形
成する。そして、金属層の非硅化物部分のみを選択的に
エッチッグ除去するものである。
めに本発明においては、シリコン単結晶基板にゲート絶
縁層を形成し、このゲート絶縁層上にポリシリコンより
なるゲート電極を形成し、このゲート電極の側壁に側壁
絶縁層を形成し、これらの絶縁側壁層及びゲート電極を
マスクにしてシリコン単結晶基板内に不純物拡散層を形
成する。この不純物拡散層の形成後に、ゲート電極の一
部のみを選択的にエッチング除去し、全面に金属層を形
成して熱処理を行い、ゲート電極の上部及び不純物拡散
層の上部に金属層の硅化物である金属シリサイド層を形
成する。そして、金属層の非硅化物部分のみを選択的に
エッチッグ除去するものである。
【００１６】
【作用】上述の手段によれば、シリコン窒化層を用いな
いので、金属シリサイド層の形成は容易となる。
いので、金属シリサイド層の形成は容易となる。
【００１７】
【実施例】図１、図２は本発明に係る半導体装置の第１
の実施例を示す断面図である。
の実施例を示す断面図である。
【００１８】始めに、図１の（Ａ）を参照すると、シリ
コン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を
形成し、ＬＯＣＯＳ法を用いてフィールド酸化層４によ
りＮＭＯＳ領域とＰＭＯＳ領域とに区画する。次に、熱
酸化によるゲート酸化層５を形成し、その上に厚さ約３
００ｎｍのノンドープポリシリコン層を形成する。次
に、このポリシリコン層を異方性エッチングしてゲート
電極６’を形成する。
コン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を
形成し、ＬＯＣＯＳ法を用いてフィールド酸化層４によ
りＮＭＯＳ領域とＰＭＯＳ領域とに区画する。次に、熱
酸化によるゲート酸化層５を形成し、その上に厚さ約３
００ｎｍのノンドープポリシリコン層を形成する。次
に、このポリシリコン層を異方性エッチングしてゲート
電極６’を形成する。
【００１９】次に、ゲート電極６’をマスクとして、Ｎ
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄い
たとえばりんイオン注入によるＮ型不純物拡散層７を形
成し、ＰＭＯＳ領域にソース／ドレイン領域のＬＤＤ構
造の薄いたとえばボロンイオン注入によるＰ型不純物拡
散層８を形成する。次に、ＣＶＤ方により全面に厚さ約
２５０ｎｍのシリコン酸化層を形成し、これを異方性エ
ッチングしてゲート電極６’の側壁に側壁絶縁層９を形
成する。次に、側壁絶縁層９及びゲート電極６’をマス
クとして、ＮＭＯＳ領域にソース／ドレイン領域のＬＤ
Ｄ構造の濃いたとえばひ素イオン注入によるＮ型不純物
拡散層１０を形成し、ＰＭＯＳ領域にソース／ドレイン
領域のＬＤＤ構造の濃いたとえば２フッ化ボロンイオン
注入によるＰ型不純物拡散層１０を形成する。
ＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄い
たとえばりんイオン注入によるＮ型不純物拡散層７を形
成し、ＰＭＯＳ領域にソース／ドレイン領域のＬＤＤ構
造の薄いたとえばボロンイオン注入によるＰ型不純物拡
散層８を形成する。次に、ＣＶＤ方により全面に厚さ約
２５０ｎｍのシリコン酸化層を形成し、これを異方性エ
ッチングしてゲート電極６’の側壁に側壁絶縁層９を形
成する。次に、側壁絶縁層９及びゲート電極６’をマス
クとして、ＮＭＯＳ領域にソース／ドレイン領域のＬＤ
Ｄ構造の濃いたとえばひ素イオン注入によるＮ型不純物
拡散層１０を形成し、ＰＭＯＳ領域にソース／ドレイン
領域のＬＤＤ構造の濃いたとえば２フッ化ボロンイオン
注入によるＰ型不純物拡散層１０を形成する。
【００２０】次に、図１の（Ｂ）を参照すると、ゲート
電極６’の上部のみを塩素ガスによる気相エッチング法
により選択的に除去する。すなわち、１×１０-9Ｔｏｒ
ｒの真空チュンバに挿入して塩素ガスを約１ｓｃｃｍ注
入する。このとき、基板温度を約７４０〜８８０°Ｃと
する。この場合、図３に示すごとく、ポリシリコンと単
結晶シリコン（たとえば（１００）結晶）とではエッチ
ング速度が異なる。特に、基板温度を約７４０〜８００
°Ｃとすると、ポリシリコンはエッチングされるが、単
結晶シリコンはほとんどエッチングされない。従って、
ゲート電極６’の上部のたとえば約１００ｎｍ厚さ部分
のポリシリコンのみがエッチング除去されてゲート電極
６となる。なお、酸化層４、５、９も塩素ガスによる気
相エッチング法によってエッチングされない。
電極６’の上部のみを塩素ガスによる気相エッチング法
により選択的に除去する。すなわち、１×１０-9Ｔｏｒ
ｒの真空チュンバに挿入して塩素ガスを約１ｓｃｃｍ注
入する。このとき、基板温度を約７４０〜８８０°Ｃと
する。この場合、図３に示すごとく、ポリシリコンと単
結晶シリコン（たとえば（１００）結晶）とではエッチ
ング速度が異なる。特に、基板温度を約７４０〜８００
°Ｃとすると、ポリシリコンはエッチングされるが、単
結晶シリコンはほとんどエッチングされない。従って、
ゲート電極６’の上部のたとえば約１００ｎｍ厚さ部分
のポリシリコンのみがエッチング除去されてゲート電極
６となる。なお、酸化層４、５、９も塩素ガスによる気
相エッチング法によってエッチングされない。
【００２１】次に、図２の（Ａ）を参照すると、全面に
スパッタリングにより約３５ｎｍ厚さのチタン層２３を
形成する。次に、約６５０°Ｃ、時間約１０ｓのランプ
アニール法により、ゲート電極６のポリシリコンとチタ
ン層２３とを反応させてゲート電極６上及びソース／ド
レイン領域である不純物拡散層１０、１１上に自己整合
的にチタンシリサイド層２４ａ、２４ｂを形成する。
スパッタリングにより約３５ｎｍ厚さのチタン層２３を
形成する。次に、約６５０°Ｃ、時間約１０ｓのランプ
アニール法により、ゲート電極６のポリシリコンとチタ
ン層２３とを反応させてゲート電極６上及びソース／ド
レイン領域である不純物拡散層１０、１１上に自己整合
的にチタンシリサイド層２４ａ、２４ｂを形成する。
【００２２】最後に、図２の（Ｂ）を参照すると、フィ
ールド酸化層４、側壁絶縁層９上の未反応チタン層２３
を過酸化水素水系のウェットエッチングにより選択的に
除去する。さらにまた、約８５０°Ｃ、時間約１０ｓの
ランプアニールによりチタンシリサイド層２４ａ、２４
ｂの低抵抗化を図る。
ールド酸化層４、側壁絶縁層９上の未反応チタン層２３
を過酸化水素水系のウェットエッチングにより選択的に
除去する。さらにまた、約８５０°Ｃ、時間約１０ｓの
ランプアニールによりチタンシリサイド層２４ａ、２４
ｂの低抵抗化を図る。
【００２３】上述の第１の実施例によれば、ゲート電極
６の高さを側壁絶縁層９の高さより低くする際に、酸化
層４、５、９は除去されないので、ゲート電極６とソー
ス／ドレイン領域との電気的短絡は生じにくくなる。ま
た、シリコン窒化層のエッチング除去残りの危惧もない
ので、金属シリサイド層２４ａ、２４ｂの形成は確実に
行われることになる。
６の高さを側壁絶縁層９の高さより低くする際に、酸化
層４、５、９は除去されないので、ゲート電極６とソー
ス／ドレイン領域との電気的短絡は生じにくくなる。ま
た、シリコン窒化層のエッチング除去残りの危惧もない
ので、金属シリサイド層２４ａ、２４ｂの形成は確実に
行われることになる。
【００２４】図４、図５、図６は本発明に係る半導体装
置の第２の実施例を示す断面図であって、第１の実施例
に対して図５の（Ａ）を付加したものである。つまり、
図４の（Ａ）、（Ｂ）、図５の（Ｂ）、図６は図１の
（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）に対応する。す
なわち、図５の（Ａ）において、側壁絶縁層９の高さよ
り低くしたゲート電極６を形成した後に、加速電圧３０
ｋｅＶ、ドーズ量３×１０14／ｃｍ2でひ素をイオン注
入する。この結果、ゲート電極６の上部及びソース／ド
レイン領域である不純物拡散層１０、１１の上部がアモ
ルファス化する。この結果、図５の（Ｂ）、図６の工程
を経て得られるチタンシリサイド層２４ａ、２４ｂはさ
らに低抵抗化される。
置の第２の実施例を示す断面図であって、第１の実施例
に対して図５の（Ａ）を付加したものである。つまり、
図４の（Ａ）、（Ｂ）、図５の（Ｂ）、図６は図１の
（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）に対応する。す
なわち、図５の（Ａ）において、側壁絶縁層９の高さよ
り低くしたゲート電極６を形成した後に、加速電圧３０
ｋｅＶ、ドーズ量３×１０14／ｃｍ2でひ素をイオン注
入する。この結果、ゲート電極６の上部及びソース／ド
レイン領域である不純物拡散層１０、１１の上部がアモ
ルファス化する。この結果、図５の（Ｂ）、図６の工程
を経て得られるチタンシリサイド層２４ａ、２４ｂはさ
らに低抵抗化される。
【００２５】図７、図８、図９は本発明に係る半導体装
置の第３の実施例を示す断面図であって、第１の実施例
に対して図８の（Ａ）を付加したものである。つまり、
図７の（Ａ）、（Ｂ）、図８の（Ｂ）、図９は図１の
（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）に対応する。す
なわち、図８の（Ａ）において、側壁絶縁層９の高さよ
り低くしたゲート電極６を形成した後に、ゲート電極６
の上面及びソース／ドレイン領域の上面のみに不純物を
含むＮ型ポリシリコン層２２を形成する。たとえば、１
×１０-9Ｔｏｒｒの真空チュンバに挿入してジシランガ
ス（もしくはシランガス）を約１ｓｃｃｍ（ジシラン分
圧で１×１０-4Ｔｏｒｒ相当）を注入する。このとき、
基板温度を約６００°Ｃとする。この場合、ポリシリコ
ンと単結晶シリコン（たとえば（１００）結晶）とで
は、シリコン成長速度は０．１２ｎｍ／ｓである。この
結果、不純物濃度約１×１０19／ｃｍ3、約３０ｎｍ厚
さのＮ型ポリシリコン層２２が形成される。なお、この
場合、図７の（Ｂ）におけるゲート電極６’のエッチン
グされる上部ポリシリコンの厚さは約２００ｎｍであ
る。この結果、図８の（Ｂ）、図９の工程を経で得られ
るチタンシリサイド層２４ａ、２４ｂはさらに低抵抗化
される。
置の第３の実施例を示す断面図であって、第１の実施例
に対して図８の（Ａ）を付加したものである。つまり、
図７の（Ａ）、（Ｂ）、図８の（Ｂ）、図９は図１の
（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）に対応する。す
なわち、図８の（Ａ）において、側壁絶縁層９の高さよ
り低くしたゲート電極６を形成した後に、ゲート電極６
の上面及びソース／ドレイン領域の上面のみに不純物を
含むＮ型ポリシリコン層２２を形成する。たとえば、１
×１０-9Ｔｏｒｒの真空チュンバに挿入してジシランガ
ス（もしくはシランガス）を約１ｓｃｃｍ（ジシラン分
圧で１×１０-4Ｔｏｒｒ相当）を注入する。このとき、
基板温度を約６００°Ｃとする。この場合、ポリシリコ
ンと単結晶シリコン（たとえば（１００）結晶）とで
は、シリコン成長速度は０．１２ｎｍ／ｓである。この
結果、不純物濃度約１×１０19／ｃｍ3、約３０ｎｍ厚
さのＮ型ポリシリコン層２２が形成される。なお、この
場合、図７の（Ｂ）におけるゲート電極６’のエッチン
グされる上部ポリシリコンの厚さは約２００ｎｍであ
る。この結果、図８の（Ｂ）、図９の工程を経で得られ
るチタンシリサイド層２４ａ、２４ｂはさらに低抵抗化
される。
【００２６】図１０、図１１、図１２は本発明に係る半
導体装置の第４の実施例を示す断面図であって、第３の
実施例に対して図１１の（Ｂ）を付加したものである。
つまり、図１０の（Ａ）、（Ｂ）、図１１の（Ｂ）、図
１２の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）、図８の
（Ａ）、（Ｂ）、図９の（Ａ）、（Ｂ）に対応する。言
い換えると、第２の実施例と第３の実施例とを組合せて
ものである。すなわち、図１１の（Ｂ）において、ゲー
ト電極６の上面及びソース／ドレイン領域の上面のみに
不純物を含むＮ型ポリシリコン層２２を形成した後に、
加速電圧３０ｋｅＶ、ドーズ量３×１０14／ｃｍ2でひ
素をイオン注入する。この結果、Ｎ型ポリシリコン層２
２がアモルファス化する。この結果、図１２の（Ａ）、
（Ｂ）の工程を経て得られるチタンシリサイド層２４
ａ、２４ｂはさらに低抵抗化される。
導体装置の第４の実施例を示す断面図であって、第３の
実施例に対して図１１の（Ｂ）を付加したものである。
つまり、図１０の（Ａ）、（Ｂ）、図１１の（Ｂ）、図
１２の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）、図８の
（Ａ）、（Ｂ）、図９の（Ａ）、（Ｂ）に対応する。言
い換えると、第２の実施例と第３の実施例とを組合せて
ものである。すなわち、図１１の（Ｂ）において、ゲー
ト電極６の上面及びソース／ドレイン領域の上面のみに
不純物を含むＮ型ポリシリコン層２２を形成した後に、
加速電圧３０ｋｅＶ、ドーズ量３×１０14／ｃｍ2でひ
素をイオン注入する。この結果、Ｎ型ポリシリコン層２
２がアモルファス化する。この結果、図１２の（Ａ）、
（Ｂ）の工程を経て得られるチタンシリサイド層２４
ａ、２４ｂはさらに低抵抗化される。
【００２７】なお、上述の実施例においては、金属層と
してチタン層２３を用いたが、コバルト、ニッケル、タ
ングステンを用いてよい。また、上述の第２の実施例、
第３の実施例において、基板１もしくはポリシリコン層
２２をアモルファス化するイオン注入種として、ひ素を
用いたが、２フッ化ボロン、シリコンを用いてもよい。
また、上述の第３の実施例、第４の実施例におけるポリ
シリコン層２２はノンドープでもよい。
してチタン層２３を用いたが、コバルト、ニッケル、タ
ングステンを用いてよい。また、上述の第２の実施例、
第３の実施例において、基板１もしくはポリシリコン層
２２をアモルファス化するイオン注入種として、ひ素を
用いたが、２フッ化ボロン、シリコンを用いてもよい。
また、上述の第３の実施例、第４の実施例におけるポリ
シリコン層２２はノンドープでもよい。
【００２８】
【発明の効果】以上説明したように本発明によれば、サ
リサイド構造とするＭＯＳ型半導体装置において、ゲー
ト電極とソース／ドレイン領域との間の電気的短絡を防
止でき、また、金属シリサイド層の異常形成を防止でき
る。
リサイド構造とするＭＯＳ型半導体装置において、ゲー
ト電極とソース／ドレイン領域との間の電気的短絡を防
止でき、また、金属シリサイド層の異常形成を防止でき
る。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図３】図１の（Ｂ）における塩素ガスによるゲート電
極（ポリシリコン）の選択エッチング特性を示すグラフ
である。
極（ポリシリコン）の選択エッチング特性を示すグラフ
である。
【図４】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図６】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図７】本発明に係る半導体装置の製造方法の第３の実
施例を示す断面図である。
施例を示す断面図である。
【図８】本発明に係る半導体装置の製造方法の第３の実
施例を示す断面図である。
施例を示す断面図である。
【図９】本発明に係る半導体装置の製造方法の第３の実
施例を示す断面図である。
施例を示す断面図である。
【図１０】本発明に係る半導体装置の製造方法の第４の
実施例を示す断面図である。
実施例を示す断面図である。
【図１１】本発明に係る半導体装置の製造方法の第４の
実施例を示す断面図である。
実施例を示す断面図である。
【図１２】本発明に係る半導体装置の製造方法の第４の
実施例を示す断面図である。
実施例を示す断面図である。
【図１３】第１の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図１４】第２の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図１５】第２の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図１６】第２の従来の半導体装置の製造方法を示す断
面図である。
面図である。
１…シリコン単結晶基板 ２…Ｐ型ウエル ３…Ｎ型ウエル ４…フィールド酸化層 ５…ゲート酸化層 ６…ゲート電極 ６ａ…金属シリサイド層 ７…Ｎ型不純物拡散層 ８…Ｐ型不純物拡散層 ９…側壁絶縁層 １０…Ｎ型不純物拡散層 １０ａ…金属シリサイド層 １１…Ｐ型不純物拡散層 １１ａ…金属シリサイド層 ２１…シリコン窒化層 ２２…Ｎ型ポリシリコン層 ２３…チタン層 ２４ａ、２４ｂ…チタンシリサイド層
【手続補正書】
【提出日】平成８年２月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 上述のゲート電極とソース／ドレイン領
域との電気的短絡を防止するために、ゲート電極の金属
シリサイド層の高さを側壁絶縁層の高さより低くしたサ
リサイド構造のＭＯＳ型半導体装置が知られている（参
照：Ｊ．Ｒ．Ｐｆｉｅｓｔｅｒ ｅｔ ａｌ．，”Ａ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｅｌｅｖａｔｅｄ Ｓｏｕ
ｒｃｅ／Ｄｒａｉｎ ＭＯＳＦＥＴ”，ＩＥＥＥ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏ
ｌ．１１，Ｎｏ．９，Ｓｅｐ．１９９０，ｐｐ．３６５
−３６７）。以下、図１４〜図１６を参照して説明す
る。
域との電気的短絡を防止するために、ゲート電極の金属
シリサイド層の高さを側壁絶縁層の高さより低くしたサ
リサイド構造のＭＯＳ型半導体装置が知られている（参
照：Ｊ．Ｒ．Ｐｆｉｅｓｔｅｒ ｅｔ ａｌ．，”Ａ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｅｌｅｖａｔｅｄ Ｓｏｕ
ｒｃｅ／Ｄｒａｉｎ ＭＯＳＦＥＴ”，ＩＥＥＥ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏ
ｌ．１１，Ｎｏ．９，Ｓｅｐ．１９９０，ｐｐ．３６５
−３６７）。以下、図１４〜図１６を参照して説明す
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】 次に、シリコン窒化層２１及びゲート電
極６をマスクとして、ＮＭＯＳ領域にソース／ドレイン
領域のＬＤＤ構造の薄いＮ型不純物拡散層７を形成し、
ＰＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄
いＰ型不純物拡散層８を形成する。次に、ＣＶＤ方法に
より全面に厚さ約２５０ｎｍのシリコン酸化層を形成
し、これを異方性エッチングしてシリコン窒化層２１及
びゲート電極６の側壁に側壁絶縁層９を形成する。
極６をマスクとして、ＮＭＯＳ領域にソース／ドレイン
領域のＬＤＤ構造の薄いＮ型不純物拡散層７を形成し、
ＰＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄
いＰ型不純物拡散層８を形成する。次に、ＣＶＤ方法に
より全面に厚さ約２５０ｎｍのシリコン酸化層を形成
し、これを異方性エッチングしてシリコン窒化層２１及
びゲート電極６の側壁に側壁絶縁層９を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】 次に、ゲート電極６’をマスクとして、
ＮＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄
いたとえばりんイオン注入によるＮ型不純物拡散層７を
形成し、ＰＭＯＳ領域にソース／ドレイン領域のＬＤＤ
構造の薄いたとえばボロンイオン注入によるＰ型不純物
拡散層８を形成する。次に、ＣＶＤ方法により全面に厚
さ約２５０ｎｍのシリコン酸化層を形成し、これを異方
性エッチングしてゲート電極６’の側壁に側壁絶縁層９
を形成する。次に、側壁絶縁層９及びゲート電極６’を
マスクとして、ＮＭＯＳ領域にソース／ドレイン領域の
ＬＤＤ構造の濃いたとえばひ素イオン注入によるＮ型不
純物拡散層１０を形成し、ＰＭＯＳ領域にソース／ドレ
イン領域のＬＤＤ構造の濃いたとえば２フッ化ボロンイ
オン注入によるＰ型不純物拡散層１０を形成する。
ＮＭＯＳ領域にソース／ドレイン領域のＬＤＤ構造の薄
いたとえばりんイオン注入によるＮ型不純物拡散層７を
形成し、ＰＭＯＳ領域にソース／ドレイン領域のＬＤＤ
構造の薄いたとえばボロンイオン注入によるＰ型不純物
拡散層８を形成する。次に、ＣＶＤ方法により全面に厚
さ約２５０ｎｍのシリコン酸化層を形成し、これを異方
性エッチングしてゲート電極６’の側壁に側壁絶縁層９
を形成する。次に、側壁絶縁層９及びゲート電極６’を
マスクとして、ＮＭＯＳ領域にソース／ドレイン領域の
ＬＤＤ構造の濃いたとえばひ素イオン注入によるＮ型不
純物拡散層１０を形成し、ＰＭＯＳ領域にソース／ドレ
イン領域のＬＤＤ構造の濃いたとえば２フッ化ボロンイ
オン注入によるＰ型不純物拡散層１０を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 図７、図８、図９は本発明に係る半導体
装置の第３の実施例を示す断面図であって、第１の実施
例に対して図８の（Ａ）を付加したものである。つま
り、図７の（Ａ）、（Ｂ）、図８の（Ｂ）、図９は図１
の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）に対応する。
すなわち、図８の（Ａ）において、側壁絶縁層９の高さ
より低くしたゲート電極６を形成した後に、ゲート電極
６の上面及びソース／ドレイン領域の上面のみに不純物
を含むＮ型ポリシリコン層２２を形成する。たとえば、
１×１０-9Ｔｏｒｒの真空チュンバに挿入してジシラン
ガス（もしくはシランガス）を約１ｓｃｃｍ（ジシラン
分圧で１×１０-4Ｔｏｒｒ相当）を注入する。このと
き、基板温度を約６００°Ｃとする。この場合、ポリシ
リコンと単結晶シリコン（たとえば（１００）結晶）と
では、シリコン成長速度は０．１２ｎｍ／ｓである。こ
の結果、不純物濃度約１×１０19／ｃｍ3、約３０ｎｍ
厚さのＮ型ポリシリコン層２２が形成される。なお、こ
の場合、図７の（Ｂ）におけるゲート電極６’のエッチ
ングされる上部ポリシリコンの厚さは約２００ｎｍであ
る。この結果、図８の（Ｂ）、図９の工程を経て得られ
るチタンシリサイド層２４ａ、２４ｂはさらに低抵抗化
される。
装置の第３の実施例を示す断面図であって、第１の実施
例に対して図８の（Ａ）を付加したものである。つま
り、図７の（Ａ）、（Ｂ）、図８の（Ｂ）、図９は図１
の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）に対応する。
すなわち、図８の（Ａ）において、側壁絶縁層９の高さ
より低くしたゲート電極６を形成した後に、ゲート電極
６の上面及びソース／ドレイン領域の上面のみに不純物
を含むＮ型ポリシリコン層２２を形成する。たとえば、
１×１０-9Ｔｏｒｒの真空チュンバに挿入してジシラン
ガス（もしくはシランガス）を約１ｓｃｃｍ（ジシラン
分圧で１×１０-4Ｔｏｒｒ相当）を注入する。このと
き、基板温度を約６００°Ｃとする。この場合、ポリシ
リコンと単結晶シリコン（たとえば（１００）結晶）と
では、シリコン成長速度は０．１２ｎｍ／ｓである。こ
の結果、不純物濃度約１×１０19／ｃｍ3、約３０ｎｍ
厚さのＮ型ポリシリコン層２２が形成される。なお、こ
の場合、図７の（Ｂ）におけるゲート電極６’のエッチ
ングされる上部ポリシリコンの厚さは約２００ｎｍであ
る。この結果、図８の（Ｂ）、図９の工程を経て得られ
るチタンシリサイド層２４ａ、２４ｂはさらに低抵抗化
される。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｐ 21/336
Claims (12)
- 【請求項１】 シリコン単結晶基板（１）にゲート絶縁
層（５）を形成する工程と、 該ゲート絶縁層上にポリシリコンよりなるゲート電極
（６’）を形成する工程と、 該ゲート電極の側壁に側壁絶縁層（９）を形成する工程
と、 該側壁絶縁層及び前記ゲート電極をマスクにして前記シ
リコン単結晶基板内に不純物拡散層（１０、１１）を形
成する工程と、 該不純物拡散層の形成後に、前記ゲート電極の一部のみ
を選択的にエッチング除去する工程と、 該エッチング除去後に、全面に金属層（２３）を形成し
て熱処理を行い、前記ゲート電極の上部及び前記不純物
拡散層の上部に前記金属層の硅化物である金属シリサイ
ド層（２４ａ、２４ｂ）を形成する工程と、 前記金属層の非硅化物部分のみを選択的にエッチッグ除
去する工程とを具備する半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の選択的エッチング除去
工程は、塩素ガスによる気相エッチング法を用いる請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極の選択的エッチング除去
工程は、前記シリコン単結晶基板の温度を約７４０°Ｃ
〜８００°Ｃとし、塩素ガスによる気相エッチング法を
用いる請求項１に記載の半導体装置の製造方法。 - 【請求項４】 さらに、前記ゲート電極の選択的エッチ
ング除去の後に、全面に不純物をイオン注入して前記ゲ
ート電極の上部及び前記不純物拡散層の上部をアモルフ
ァス化する工程を具備する請求項１に記載の半導体装置
の製造方法。 - 【請求項５】 前記アモルファス化工程における不純物
のイオン注入程は、ひ素、２フッ化ボロンもしくはシリ
コンである請求項４に記載の半導体装置の製造方法。 - 【請求項６】 さらに、前記ゲート電極の選択的エッチ
ング除去の後に、前記ゲート電極上及び前記不純物拡散
層上に不純物含有のシリコン層（２２）を形成する工程
を具備する請求項１に記載の半導体装置の製造方法。 - 【請求項７】 前記シリコン層形成工程はジシランもし
くはシランによる気相成長法を用いる請求項６に記載の
半導体装置の製造方法。 - 【請求項８】 前記シリコン層の不純物濃度は約１０19
／ｃｍ3以下である請求項６に記載の半導体装置の製造
方法。 - 【請求項９】 さらに、前記シリコン層の形成の後に、
全面に不純物をイオン注入して前記ゲート電極の上部及
び前記不純物拡散層の上部をアモルファス化する工程を
具備する請求項６に記載の半導体装置の製造方法。 - 【請求項１０】 前記アモルファス化工程における不純
物のイオン注入工程は、ひ素、２フッ化ボロンもしくは
シリコンである請求項９に記載の半導体装置の製造方
法。 - 【請求項１１】 前記金属層は、チタン、コバルト、ニ
ッケルもしくはタングステンよりなる請求項１に記載の
半導体装置の製造方法。 - 【請求項１２】 さらに、前記ゲート電極の形成の後
に、前記ゲート電極をマスクにして前記シリコン単結晶
基板内に不純物拡散層（７、８）を形成する工程を具備
する請求項１に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049037A JP2842284B2 (ja) | 1995-02-14 | 1995-02-14 | 半導体装置の製造方法 |
| US08/600,532 US5656519A (en) | 1995-02-14 | 1996-02-13 | Method for manufacturing salicide semiconductor device |
| KR1019960003510A KR100223729B1 (ko) | 1995-02-14 | 1996-02-14 | 살리사이드 반도체 장치 제조 방법 |
| EP96102174A EP0727815B1 (en) | 1995-02-14 | 1996-02-14 | Method for manufacturing semiconductor device with salicide portions |
| DE69600261T DE69600261T2 (de) | 1995-02-14 | 1996-02-14 | Herstellungsmethode für Halbleiterbauelement mit Salizid-Bereich |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049037A JP2842284B2 (ja) | 1995-02-14 | 1995-02-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222644A true JPH08222644A (ja) | 1996-08-30 |
| JP2842284B2 JP2842284B2 (ja) | 1998-12-24 |
Family
ID=12819895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7049037A Expired - Fee Related JP2842284B2 (ja) | 1995-02-14 | 1995-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842284B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005517707A (ja) * | 2002-02-11 | 2005-06-16 | ダウ・コーニング・コーポレーション | エチレンジアミン塩を再利用するｎ−［２−アミノエチル］アミノアルキルアルコキシシランの製造方法 |
| JP2008227270A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
Citations (5)
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| JPH04101433A (ja) * | 1990-08-20 | 1992-04-02 | Nec Corp | 半導体装置の製造方法 |
| JPH04196441A (ja) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05129263A (ja) * | 1991-11-01 | 1993-05-25 | Kawasaki Steel Corp | 半導体基板の処理方法 |
| JPH0661180A (ja) * | 1992-08-03 | 1994-03-04 | Yamaha Corp | 電極形成法 |
| JPH06112158A (ja) * | 1992-09-25 | 1994-04-22 | Toshiba Corp | 半導体装置の製造方法 |
-
1995
- 1995-02-14 JP JP7049037A patent/JP2842284B2/ja not_active Expired - Fee Related
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| JP2005517707A (ja) * | 2002-02-11 | 2005-06-16 | ダウ・コーニング・コーポレーション | エチレンジアミン塩を再利用するｎ−［２−アミノエチル］アミノアルキルアルコキシシランの製造方法 |
| JP2008227270A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
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|---|---|
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