DE69600261T2 - Herstellungsmethode für Halbleiterbauelement mit Salizid-Bereich - Google Patents

Herstellungsmethode für Halbleiterbauelement mit Salizid-Bereich

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Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung und insbesondere auf ein Verfahren zum Herstellen einer MOS-Vorrichtung mit einer Salizid-Gate-Elektrode und Source/Drain-Bereichen.
    • Beschreibung des Stands der Technik.
  • Da die Abmessungen von MOS-Vorrichtungen verkleinert wurden, um deren Leistungsfähigkeit zu verbessern, wurde die Gate-Länge einer Gate-Elektrode, das heißt die Kanalbreite, verkürzt, und die Übergangstiefe der Source/Drain-Verunreinigungs-Diffusionsbereiche wurde weniger tief gemacht. Daher wurden die Blatt- bzw. Folienwiderstände der Gate-Elektrode und der Source-Drain-Verunreinigungs-Diffusionsbereiche erhöht. Folglich wurden die Störwiderstände der Gate- Elektrode und der Source/Drain-Verunreinigungs-Diffusionsbereiche proportional zum Kanalwiderstand erhöht, wodurch der Drain-Strom verringert wurde.
  • Um die Verringerung des Drain-Stromes zu unterdrücken, wurde ein erstes Verfahren des Stands der Technik zum Herstellen einer Salizid-MOS-Vorrichtung vorgeschlagen (siehe JP-A-2-288236). Das heißt, eine Metallsilizidschicht wird auf der Gate-Elektrode und den Source/Drain-Verunreinigungs-Diffusionsbereichen gebildet, wodurch die Störwiderstände der Gate-Elektrode und der Source/Drain-Verunreinigungs-Diffusionsbereiche verringert wird. Dies wird später ausführlich erklärt.
  • Da jedoch in dem ersten Herstellungsverfahren des Stands der Technik die Metallsilizidschicht auf die Gate-Elektrode so hoch wie eine auf einer Seitenwand der Gate-Elektrode gebildete Seitenwand-Isolierschicht ist, kann ein Kurzschluß zwischen der Gate-Elektrode und den Source/Drain-Bereichen auftreten, wenn man die Metallsilizidschicht extrem wachsen läßt.
  • In einem zweiten Verfahren des Stands der Technik zum Herstellen einer Salizid-MOS-Vorrichtung (siehe JR. Pfiesters et al. "A Self-Aligned Elevated Source/Drain MOSFET", IEEE Electron Device Letters, Band 11, Nr. 1, Seiten 365 bis 367, September 1990, und M. Sekine et al, "Self-Aligned Tungsten Strapped Source/Drain and Gate Technology Realizing the Lowest Sheet Resistance for Sub-quarter Micron CMOS", IEEE IEDM Digest. abs. 19.3.1., Seiten 493 bis 496, 1994) werden eine Gate-Isolierschicht, eine polykristalline Silizium-Gate-Elektrodenschicht und eine Siliziumnitridschicht (oder eine Phosphorsilikat-(PSG)-Glasschicht) auf einem monokristallinen Siliziumsubstrat gebildet. Eine Seitenwand-Isolierschicht wird auf einer Seitenwand der Sihziumnitridschicht (oder der PSG-Schicht) und der Gate-Elektrodenschicht gebildet. Es werden mit einer Maske der Seitenwand-Isolierschicht und der Siliziumnitridschicht (oder der PSG-Schicht) Verunreinigungen in das Substrat eingeführt, wodurch Source/Drain-Verunreinigungs-Diffusionsbereiche in dem Substrat gebildet werden. Dann wird die Sihziumnitridschicht (oder die PSG-Schicht) durch heiße Phosphorsäure (oder eine verdünnte HF-Lösung) herausgeätzt. Schließlich wird eine Metallschicht auf der gesamten Oberfläche gebildet und ein Erwärmungsvorgang durchgeführt, so daß Metallsilizidschichten auf den Gate-Elektroden und den Verunreinigungs-Diffusionsbereichen gebildet werden. Somit ist die Höhe der Metallsilizidschicht auf der Gate-Elektrodenschicht kleiner als diejenige der Seitenwand-Isolierschicht, so daß die Gate-Elektrodenschicht von der Source/Drain-Bereichen elektrisch isoliert wird. Somit kann kein Kurzschluß zwischen der Gate-Elektrodenschicht und den Source/Drain-Bereichen erzeugt werden. Dies wird später ausführlich erklärt.
  • Da jedoch in dem zweiten Herstellungsverfahren des Stands der Technik die Ätzselektivität für die Siliziumnitridschicht (oder die PSG-Schicht) gegenüber den anderen Siliziumoxidschichten kleiner ist, kann ein Kurzschluß zwischen der Gate-Elektrodenschicht und den Source/Drain-Bereichen erzeugt werden. Wenn im Gegensatz hierzu das Ätzen der Siliziumnitridschicht (oder PSG-Schicht) unzulänglich ist, wird das Wachstum von Metallsilizid gebremst.
  • Das Dokument EP-A-480 446 offenbart ein Verfahren zum Bilden eines dreischichtigen Gate-Stapelaufbaus gemäß dem Oberbegriff von Anspruch 1 mit einem unteren Gate-Bereich, einer dazwischenliegenden Gate-Ätzstoppschicht und einem entfembaren oberen Gate-Bereich, wobei der primäre obere Gate-Bereich durch ein Plasma-Ätzverfahren teilweise entfernt wird.
  • In einem anderen Dokument EP-A-286 749 wird offenbart, eine Wolfram/Titan-Nitridschicht in einem Gate-Stapelaufbau zwischen dem Polysilizium und der feuerfesten Metallschicht aufzutragen, um den Gesamtwiderstand des leitfähigen Stapels zu verringern.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Salizid-MOS-Vorrichtung bereitzustellen, bei dem Gate-Elektroden von Source/Drain-Bereichen vollständig elektrisch isoliert sind.
  • Gemäß der vorliegenden Erfindung werden in einem Verfahren zum Herstellen einer Salizid-MOS-Vorrichtung eine Gate-Isolierschicht und eine polykristalline Silizium-Gate-Elektrodenschicht auf einem monokristallinen Siliziumsubstrat gebildet. Eine Seitenwand-Isolierschicht wird auf einer Seitenwand der Gate-Elektrodenschicht gebildet, und es werden mit einer Maske der Seitenwand-Isolierschicht und der Gate- Elektrodenschicht Verunreinigungen in das Substrat eingeleitet, wodurch Source/Drain-Bereiche in dem Substrat gebildet werden. Dann wird ein oberer Abschnitt der Gate- Elektrodenschicht gemäß dem Oberbegriff von Anspruch 1 herausgeätzt. Schließlich wird auf der gesamten Oberfläche eine Metallschicht gebildet und ein Erwärmungsvorgang durchgeführt, so daß Metallsilizidschichten auf oberen Abschnitten der Gate-Elektroden und der Verunreinigungsdiffusionsbereiche gebildet werden. Somit können die Metallsilizidschichten gebildet werden, ohne daß man Siliziumnitrid oder PSG verwendet.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Die vorliegende Erfindung läßt sich aus der weiter unten dargelegten Beschreibung im Vergleich mit dem Stand der Technik anhand der begleitenden Zeichnung deutlicher verstehen, wobei:
  • Fig. 1A bis 1D Querschnittsansichten sind, die ein erstes Verfahren des Stands der Technik zum Herstellen einer Salizid-CMOS-Vorrichtung veranschaulichen;
  • Fig. 2A bis 2F Querschnittsansichten sind, die ein zweites Verfahren des Stands der Technik zum Herstellen einer Salizid-CMOS-Vorrichtung darstellen;
  • Fig. 3A bis 3E Querschnittsansichten sind, die ein erstes Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-CMOS-Vorrichtung gemäß der vorliegenden Erfindung darstellen;
  • Fig. 4 ein Diagramm ist, um die Selektivität des Ätzens mittels Chlorgas zu zeigen;
  • Fig. 5A bis 5F Querschnittsansichten sind, die ein zweites Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-CMOS-Vorrichtung gemäß der vorliegenden Erfindung darstellen;
  • Fig. 6A bis 6F Querschnittsansichten sind, die ein drittes Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-CMOS-Vorrichtung gemäß der vorliegenden Erfindung darstellen;
  • Fig. 7A bis 7G Querschnittsansichten sind, die ein viertes Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-CMOS-Vorrichtung gemäß der vorliegenden Erfindung darstellen;
  • Fig. 8A bis 8F Querschnittsansichten sind, die ein fünftes Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-CMOS-Vorrichtung gemäß der vorliegenden Erfindung darstellen; und
  • Fig. 9A bis 9G Querschnittsansichten sind, die ein sechstes Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-CMOS-Vorrichtung gemäß der vorliegenden Erfindung darstellen.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Vor der Beschreibung der bevorzugten Ausführungsbeispiele werden Verfahren des Stands der Technik zum Herstellen einer geringfügig dotierten Drain-Salizid-(LLD)-CMOS-Vorrichtung anhand von Fig. 1A bis 1D sowie 2A bis 2F erklärt.
  • Fig. 1A bis lD veranschaulichen ein erstes Herstellungsverfahren des Stands der Technik (siehe JP-A-2-288236).
  • Wie in Fig. 1A gezeigt, werden zunächst eine P&supmin;-Mulde 2 und N&supmin;-Mulde 3 auf einem monokristallinen P&supmin;- (oder N&supmin;-) Siliziumsubstrat 1 gebildet. Dann läßt man eine dicke Feld-Siliziumoxidschicht 4 wachsen, indem man ein Verfahren zur lokalen Oxidation von Silizium (LOCOS) verwendet, um einen NMOS-bildenden Bereich und einen PMOS-bildenden Bereich abzuteilen. Dann werden die P&supmin;-Mulde 2 und die W-Mulde 3 thermisch oxidiert, um eine Gate-Siliziumoxidschicht 5 zu bilden. Daraufhin wird eine nicht-dotierte polykristalline Siliziumschicht durch ein chemisches Dampfabscheidungsverfahren (CVD) aufgetragen. Dann wird die nicht-dotierte Polykristalline Siliziumschicht mit der Gate-Siliziumoxidschicht 5 durch ein fotolithographisches Verfahren mit einem Muster versehen, um Gate-Elektroden 6 auf der Gate- Siliziumoxidschicht 5 zu bilden. Es werden dann Phosphorionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 implantiert, um N&supmin;-Verunreinigungsbereiche 7 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 implantiert, um P&supmin;-Verunreinigungsbereiche 8 zu bilden.
  • Wie in Fig. 1E gezeigt, wird dann eine Siliziumoxidschicht auf der gesamten Oberfläche mittels eines CVD-Verfahrens gebildet, und die Siliziumoxidschicht wird durch ein anisotropes Ätzverfahren zurückgeätzt. Es werden somit Seitenwand-Siliziumoxidschichten 9 auf Seitenwänden der Gate- Elektrode 6 gebildet. Dann werden Arsenionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 und der Seitenwand-Siliziumoxidschicht 9 implantiert, um N&spplus;-Verunreinigungsbereiche 10 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate- Elektrode 6 und der Seitenwand-Siliziumoxidschicht 9 implantiert, um P&spplus;-Verunreinigungsbereiche 11 zu bilden.
  • Wie in Fig. 1C gezeigt, wird daraufhin eine Titanschicht 12 durch ein Kathodenzerstäubungsverfahren (Sputtern) auf der gesamten Oberfläche gebildet. Dann wird die Titanschicht 12 mit den Gate-Elektroden 6 und den Source/Drain-Bereichen 10 und 11 mittels eines Rampen-Temperverfahrens reagiert, so daß die Titansilizidschichten 13a und 13b selbstausrichtend mit den Gate-Elektroden 6 und den Source/Drain-Bereichen 10 und 11 gebildet werden.
  • Wie in Fig. 1D gezeigt, werden schließlich nichtreagierte Abschnitte der Titanschicht 12 mittels eines Naßätzverfahrens unter Verwendung von Wasserstoffperoxid-Wasser entfernt.
  • Wenn man in dem in Fig. 1A bis 1D veranschaulichten Herstellungsverfahren die Titansilizidschichten 13a und 13d extrem wachsen läßt, kann zwischen den Gate-Elektroden 6 und den Source/Drain-Bereichen 10 und 11 ein Kurzschluß auftreten.
  • Fig. 2A bis 2F veranschaulichen ein zweites Herstellungsverfahren des Stands der Technik (siehe J.R. Pfiester et al.,"A Self-Aligned Elevated Source/Drain MOSFET", IEEE Electron Device Letters, Band 11, Nr. 1, Seiten 365 bis 367, September 1990).
  • Wie in Fig. 2A gezeigt, werden zunächst ähnlich wie in Fig. 1A eine P&supmin;-Mulde 2 und eine N&supmin;-Mulde 3 auf einem monokristallinen P&supmin;-Siliziumsubstrat 1 gebildet. Daraufhin läßt man eine dicke Feld-Siliziumoxidschicht 4 unter Verwendung eines LOCOS-Verfahrens wachsen, um ein NMOS-bildendes Gebiet und ein PMOS-bildendes Gebiet abzutrennen. Daraufhin werden die P&supmin;-Mulde 2 und die N&supmin;-Mulde 3 thermisch oxidiert, um eine Gate-Siliziumoxidschicht zu bilden. Es werden dann eine etwa 50 nm dicke nicht-dotierte polykristalline Siliziumschicht und eine etwa 300 nm dicke Siliziumnitridschicht mittels eines CVD-Verfahrens darauf aufgetragen. Dann werden die Siliziumnitridschicht und die nichtdotierte polykristalline Siliziumschicht mit der Gate-Siliziumoxidschicht 5 durch ein anisotropes Ätzverfahren mit einem Muster versehen, um Siliziumnitridschichten 21 und Gate-Elektroden 6' auf der Gate-Siliziumoxidschicht 5 zu bilden. Daraufhin werden Phosphorionen in die Source/Drain- Bereiche des NMOS-bildenden Gebiets mit einer Maske der Siliziumnitridschicht 21 und der Gate-Elektrode 6' implantiert, um N&supmin;-Verunreinigungsbereiche 7 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Siliziumnitridschicht 21 und der Gate-Elektrode 6' implantiert, um P&supmin;-Verunreinigungsbereiche 8 zu bilden.
  • Wie in Fig. 2B gezeigt, wird dann genauso wie in Fig. 1B eine etwa 250 nm dicke Siliziumoxidschicht auf der gesamten Oberfläche mittels eines CVD-Verfahrens gebildet, und die Siliziumoxidschicht wird durch ein anisotropes Ätzverfahren zurückgeätzt. Somit werden Seitenwand-Siliziumoxidschichten 9 auf Seitenwänden der Siliziumnitridschichten 21 und der Gate-Elektroden 6' gebildet.
  • Wie in Fig. 2C gezeigt, werden dann die Siliziumnitridschichten 21 mittels eines Naßätzverfahrens unter Verwendung heißer Phosphorsäure entfernt.
  • Wie in Fig. 2D gezeigt, werden dann polykristalline N-Siliziumschichten 22 auf den Gate-Elektroden 6' gebildet, und epitaktische N-Siliziumschichten 22' werden auf den Source/Drain-Bereichen gebildet. Dann werden Arsenionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 und der Seitenwand-Siliziumoxidschicht 9 implantiert, um N&spplus;-Verunreinigungsbereiche 10 zu bilden. Es werden auch Borionen in die Source/Drain- Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 und der Seitenwand-Siliziumoxidschicht 9 implantiert, um P&spplus;-Verunreinigungsbereiche 11 zu bilden.
  • Wie in Fig. 2E gezeigt, wird dann eine Titanschicht 23 auf der gesamten Oberfläche durch ein Kathodenzerstäubungsverfahren gebildet. Dann wird die Titanschicht 23 mit den Siliziumschichten 22 und 22' durch ein Rampen-Temperverfahren reagiert, so daß Titansilizidschichten 24a und 24b selbstausrichtend mit den Gate-Elektroden 6 und den Source/Drain- Bereichen 10 und 11 gebildet werden.
  • Wie in Fig. 2F gezeigt, werden schließlich nicht-reagierte Abschnitte der Titanschicht 23 mittels eines Naßätzverfahrens unter Verwendung von Wasserstoffperoxid-Wasser entfernt.
  • Da in dem in Fig. 2A bis 2F dargestellten Herstellungsverfahren die Höhe der Titansilizidschichten 24a auf den Gate- Elektroden 6' kleiner als diejenige der Seitenwand Silizi.umoxidschicht 9 ist, können die Gate-Elektroden 6' von den Source/Drain-Bereichen elektrisch isoliert werden, so daß zwischen den Gate-Elektroden 6' und den Source/Drain-Bereichen 10 und 11 kein Kurzschluß erzeugt werden kann.
  • Da jedoch in dem in Fig. 2A bis 2F dargestellten Herstellungsverfahren die Selektivität des Ätzens für die Siliziumnitridschicht 21 unter Verwendung heißer Phosphorsäure gegenüber Siliziumoxid kleiner ist, werden die Seitenwand- Siliziumoxidschicht 9, die Feld-Siliziumoxidschicht 4 und die Gate-Siliziumoxidschicht 5 auch geätzt. Folglich kann ein Kurzschluß auch zwischen den Gate-Elektroden 6' und den Source/Drain-Bereichen 10 und 11 auftreten. Wenn im Gegensatz dazu das Ätzen der Siliziumnitridschicht 21 unzulänglich ist, wird das Wachstum der Titansilizidschichten 24a und 24b gehemmt.
  • In dem in Fig. 2A bis 2F dargestellten Verfahren kann auch eine PSG-Schicht anstelle der Siliziumnitridschicht 21 verwendet werden (siehe M. Sekine et al., "Self Aligned Tungsten Strapped Source/Drain and Gate Technology Realizing the Lowest Sheet Resistance for Sub-quarter Micron CMOS", IEEE IDEM digest. abs. 19.3.1., Seiten 493 bis 496, 1994). Da die Selektivität des Ätzens für die PSG-Schicht unter Verwendung verdünnter HF-Lösung auch in diesem Fall gegenüber Siliziumoxid kleiner ist, werden die Seitenwand-Siliziumoxidschicht 9, die Feld-Siliziumoxidschicht und die Gate- Siliziumoxidschicht 5 auch geätzt. Folglich kann ein Kurzschluß auch zwischen den Gate-Elektroden 6' und den Source/Drain-Bereichen 10 und 11 auftreten. Wenn im Gegensatz dazu das Ätzen der PSG-Schicht unzulänglich ist, wird das Wachstum der Titansilizidschichten 24a und 24d gehemmt.
  • Fig. 3A bis 3E veranschaulichen ein erstes Ausführungsbeispiel des Verfahrens zum Herstellen einer Salizid-LDD-CMOS- Vorrichtung gemäß der vorliegenden Erfindung.
  • Wie in Fig. 3A gezeigt, werden zunächst genauso wie in Fig. 1A eine P&supmin;-Mulde 2 und eine N&supmin;-Mulde 3 auf einem monokristallinen P&supmin;-(oder N&supmin;-)Siliziumsubstrat 1 gebildet. Dann läßt man eine dicke Feld-Siliziumoxidschicht 4 unter Verwendung eines LOCOS-Verfahrens wachsen, um ein NMOS-bildendes Gebiet und ein PMOS-bildendes Gebiet abzuteilen. Daraufhin werden die P&supmin;-Mulde 2 und die N&supmin;-Mulde 3 thermisch oxidiert, um eine Gate-Siliziumoxidschicht 4 zu bilden. Es wird dann eine etwa 300 nm dicke nicht-dotierte polykristalline Siliziumschicht mittels eines CVD-Verfahrens darauf aufgetragen. Dann wird die nicht-dotierte polykristalline Siliziumschicht mit der Gate-Siliziumoxidschicht 5 mittels eines fotolithographischen Verfahrens mit einem Muster versehen, um Gate-Elektroden auf den Gate-Siliziumoxidschichten 5 zu bilden. Es werden dann Phosphorionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 implantiert, um N&supmin;-Verunreinigungsbereiche 7 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 implantiert, um P&supmin;-Verunreinigungsbereiche 8 zu bilden.
  • Wie in Fig. 38 gezeigt, wird zunächst genauso wie in Fig. 1B eine Siliziumoxidschicht auf der gesamten Oberfläche durch ein CVD-Verfahren gebildet, und die Siliziumoxidschicht wird durch ein anisotropes Ätzverfahren zurückgeätzt. Somit werden Seitenwand-Siliziumoxidschichten 9 auf Seitenwänden der Gate-Elektroden 6 gebildet. Es werden dann Arsenionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 und der Seitenwand-Siliziumoxidschichten 9 implantiert, um N&spplus;-Verunreinigungsbereiche 10 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode 6 und der Seitenwand-Siliziumoxidschicht 9 implantiert, um P&spplus;-Verunreinigungsbereiche 11 zu bilden.
  • Wie in Fig. 3C gezeigt, werden dann nur obere Abschnitte der Gate-Elektroden 6 durch ein Dampfphasen-Ätzverfahren unter Verwendung von Chlorgas selektiv entfernt. Das heißt, die Vorrichtung wird in eine Vakuumkammer gebracht, deren Durck etwa 1,33 x 10&supmin;&sup7; Pascal ist. Außerdem wird Chlorgas mit einer Strömungsgeschwindigkeit von etwa 1 sccm dazu hineingeleitet, was einem Partialdruck von etwa 1,33 x 10&supmin;² Pascal entspricht, und die Substrattemperatur der Vorrichtung wird auf 740 ºC bis 880 ºC gebracht. Wie in Fig. 4 gezeigt, gibt es eine große Differenz der Ätzgeschwindigkeit durch Chlorgas zwischen polykristallinem Silizium und monokristallinem Silizium, wie z. B. einem (100)-Kristall. Insbesondere wenn die Substrattemperatur zwischen 740 ºC und 800 ºC liegt, wird polykristallines Silizium durch Chlorgas geätzt, und monokristallines Silizium jedoch durch Chlorgas kaum geätzt. Es werden auch die Feld-Siliziumoxidschicht 4, die Gate-Siliziumoxidschicht 5 und die Seitenwand-Siliziumoxidschicht 9 durch Chiorgas kaum geätzt. Somit werden nur etwa 100 nm dicke obere Abschnitte der Gate-Elektroden 6 entfernt, und entsprechend erhält man Gate-Elektroden 6', die kürzer als die Seitenwand-Siliziumoxidschicht 9 sind.
  • Wie in Fig. 3D gezeigt, wird dann genauso wie in Fig. 1C eine etwa 35 nm dicke Titanschicht 12 auf der gesamten Oberfläche durch ein Kathodenzerstäubungsverfahren (Sputtern) gebildet. Dann wird die Titanschicht 12 mit den Gate- Elektroden 6' und den Source/Drain-Bereichen 10 und 11 mittels eines Rampen-Temperverfahrens bei einer Temperatur von etwa 650 ºC über etwa 10 Sekunden hinweg reagiert, so daß Titansilizidschichten 13a und 13b selbstausrichtend mit den Gate-Elektroden 6 und den Source/Drain-Bereichen 10 und 11 gebildet werden.
  • Wie in Fig. 3E gezeigt, werden schießlich genauso wie in Fig. 1D nicht-reagierte Abschnitte der Titanschicht 12 mittels eines Naßätzverfahrens unter Verwendung von Wasserstoffperoxid-Wasser entfernt. Außerdem wird ein Rampen-Temperverfahren bei einer Temperatur von etwa 850 ºC über etwa 10 Sekunden hinweg durchgeführt, um die Widerstandswerte der Titansilizidschichten 13a und 13b weiter zu verringern.
  • Da gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung die Höhe der Gate-Elektroden 6' kleiner als diejenige der Seitenwand-Siliziumoxidschichten 9 sein kann, ohne daß man die Feld-Siliziumoxidschicht 4, die Gate-Siliziumoxidschicht 5 und die Seitenwand-Siliziumoxidschicht 9 entfernt, sind die Gate-Elektroden 6' von den Source/Drain- Bereichen 10 und 11 vollständig elektrisch isoliert, so daß dazwischen kein Kurzschluß auftritt. Da keine Gefahr besteht, daß Siliziumnitrid oder PSG auf den Gate-Elektroden 6' verbleibt, können die Titansilizidschichten 13a und 13b auch sicher gebildet werden.
  • Fig. 5A bis 5F veranschaulichen ein zweites Ausführungsbeispiel des Verfahrens zum Herstellen einer LDD-Salizid-CMOS- Vorrichtung gemäß der vorliegenden Erfindung. In dem zweiten Ausführungsbeispiel ist ein in Fig. 5D veranschaulichter Schritt dem ersten Ausführungsbeispiel hinzugefügt. Das heißt, Fig. 5A, 5B, 5C, 5E und 5F entsprechen jeweils Fig. 3A, 3B, 3C, 3D, 3E. Nachdem die Gate-Elektroden 6' wie in Fig. 5C gebildet worden sind, werden in dem zweiten Ausführungsbeispiel etwa 3 x 10¹&sup4; Arsenionen pro cm² in die Vorrichtung implantiert, wie in Fig. 5D gezeigt. Daher werden die oberen Abschnitte der Gate-Elektroden 6' und der Source/Drain-Bereiche 10 und 11 amorph. Folglich werden die Widerstandswerte der Titansilizidschichten 13a und 13b, die bei den in Fig. 5E und 5F dargestellten Schritten gewonnen werden, weiter verringert.
  • Fig. 6A bis 6F veranschaulichen ein drittes Ausführungsbeispiel des Verfahrens zum Herstellen einer LDD-Salizid-CMOS- Vorrichtung gemäß der vorliegenden Erfindung. In dem dritten Ausführungsbeispiel wird ein in Fig. 6D veranschaulichter Schritt dem ersten Ausführungsbeispiel hinzugefügt. Das heißt, Fig. 6A, 6B, 6C, 6E und 6F entsprechen jeweils Fig. 3A, 3B, 3C, 3D und 3E. Nachdem in dem dritten Ausführungsbeispiel die Gate-Elektroden 6' wie in Fig. 6C dargestellt gebildet worden sind, wird eine polykristalline N-Siliziumschicht 22 auf den Gate-Elektroden 6' und den Source/Drain- Bereichen 10 und 11 gebildet. Das heißt, die Vorrichtung wird in eine Vakuumkammer gebracht, deren Druck etwa 1,33 x Pascal beträgt. Außerdem wird Disilan-(oder Silan-)Gas mit einer Strömungsgeschwindigkeit von 1 sccm dazu hineingeleitet, was einem Partialdruck von etwa 1,33 x 10&supmin;² Pascal entspricht, und die Substrattemperatur der Vorrichtung wird auf etwa 600 ºC gebracht. In diesem Fall ist die Wachstumsgeschwindigkeit des polykristallinen N-Siliziums 0,12 nm/s sowohl auf polykristallinem Silizium als auch auf monokristallinem Silizium, wie z. B. einem (100)-Kristall. Folglich ist die polykristalline N-Siliziumoxidschicht 22 etwa 30 nm dick und hat eine Verunreinigungsdichte von etwa 1 x 10¹&sup9;/cm³. Man beachte in diesem Fall, daß etwa 200 nm dicke obere Abschnitte der Gate-Elektroden 6 bei einem Schritt entfernt werden, wie in Fig. 6C gezeigt. Folglich werden die Widerstandswerte der Titansilizidschichten 13a und 13d, die bei den in Fig. 6E und 6F dargestellten Schritten gewonnen werden, weiter verringert.
  • Fig. 7A bis 7G veranschaulichen ein viertes Ausführungsbeispiel des Verfahrens zum Herstellen einer LDD-Salizid-CMOS- Vorrichtung gemäß der vorliegenden Erfindung. In dem vierten Ausführungsbeispiel wird ein in Fig. 7E dargestellter Schritt dem dritten Ausführungsbeispiel hinzugefügt. Das heißt, Fig. 7A, 7B, 7C, 7E, 7F und 7G entsprechen jeweils Fig. 6A, 6B, 6C, 6D, 6E und 6F. Nachdem die polykristalline N-Siliziumschicht 22 wie in Fig. 7D dargestellt gebildet worden ist, werden in dem vierten Ausführungsbeispiel etwa 3 x 10¹&sup4; Arsenionen pro cm² in die Vorrichtung implantiert, wie in Fig. 7E gezeigt. Daher werden die oberen Abschnitte der polykristallinen N-Siliziumschicht 22 amorph. Folglich werden die Widerstandswerte der Titansilizidschichten 13a und 13b, die in den in Fig. 7F und 7G gezeigten Schritten gewonnen werden, weiter verringert.
  • Fig. 8A bis 8F veranschaulichen ein fünftes Ausführungsbeispiel des Verfahrens zum Herstellen einer LDD-Salizid-CMOS- Vorrichtung gemäß der vorliegenden Erfindung. In dem fünften Ausführungsbeispiel werden ein Schritt zum Bilden einer Wolframnitridschicht als Ätzstopper und ein Schritt zum Bilden einer Wolframschicht als Gate-Elektrode dem ersten Ausführungsbeispiel hinzugefügt.
  • Wie in Fig. 8A gezeigt, werden zunächst eine P&supmin;-Mulde 2 und ein N&supmin;-Mulde 3 auf einem monokristallinem P&supmin;-(oder N&supmin;-) Siliziumsubstrat 1 gebildet. Dann läßt man eine dicke Feld- Siliziumoxidschicht 4 unter Verwendung eines LOCOS-Verfahrens wachsen, um ein NMOS-bildendes Gebiet und ein PMOS- bildendes Gebiet abzuteilen. Dann werden die P&supmin;-Mulde und die N&supmin;-Mulde 3 thermisch oxidiert, um eine Gate-Siliziumoxidschicht 5 zu bilden. Dann werden eine etwa 300 nm dicke nicht-dotierte polykristalline Siliziumschicht 6', eine etwa 20 nm dicke Wolframnitridschicht 3 und eine etwa 100 nm dicke nicht-dotierte polykristalline Siliziumschicht 32 mittels eines CVD-Verfahrens darauf sequentiell abgeschieden. Dann werden die nicht-dotierte polykristalline Siliziumschicht 32, die Wolframnitridschicht 31 und die Gate- Elektrode 6' mit der Gate-Siliziumoxidschicht 5 mittels eines anisotropen Ätzverfahrens mit einem Muster versehen, um auf der Gate- Siliziumoxidschicht 5 Gate-Elektroden zu bilden. Es werden dann Phosphorionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate- Elektrode implantiert, um N&supmin;-Verunreinigungsbereiche 7 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate- Elektrode implantiert, um P&supmin;-Verunreinigungsbereiche 8 zu bilden.
  • Wie in Fig. 8B gezeigt, wird dann genauso wie in Fig. 3B eine Siliziumoxidschicht auf der gesamten Oberfläche mittels eines CVD-Verfahrens gebildet, und die Siliziumoxidschicht wird mittels eines anisotropen Ätzverfahrens zurückgeätzt. Somit werden Seitenwand-Siliziumoxidschichten 9 auf Seitenwänden der Gate-Elektroden gebildet. Es werden dann Arsenionen in die Source/Drain-Bereiche des NMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode und der Seitenwand-Siliziumoxidschicht 9 implantiert, um N&spplus;-Verunreinigungsbereiche 10 zu bilden. Es werden auch Borionen in die Source/Drain-Bereiche des PMOS-bildenden Gebiets mit einer Maske der Gate-Elektrode und der Seitenwand-Siliziumoxidschicht 9 implantiert, um P&spplus;-Verunreinigungsbereiche 11 zu bilden.
  • Wie in Fig. 8C gezeigt, wird dann nur die polykristalline Siliziumschicht 32 mittels eines Dampfphasen-Ätzverfahrens unter Verwendung von Chlorgas selektiv entfernt. Das heißt, die Vorrichtung wird in eine Vakuumkammer gebracht, deren Druck 1,33 x 10&supmin;&sup7; Pascal ist. Außerdem wird Chlorgas mit einer Strömungsgeschwindigkeit von 1 sccm eingeleitet, was einem Partialdruck von etwa 1,33 x 10&supmin;² Pascal entspricht, und die Substrattemperatur der Vorrichtung wird auf etwa 740 ºC bis 880 ºC gebracht. Genauso wie in dem ersten Ausführungsbeispiel wird polykristallines Silizium durch Chlorgas geätzt, aber monokristallines Silizium wird jedoch durch Chlorgas kaum geätzt. Auch werden die Feld- Siliziumoxidschicht 4, die Gate-Siliziumoxidschicht 5 und die Seitenwand-Siliziumoxidschicht 9 durch Chlorgas kaum geätzt. Da die Wolframnitridschicht 31 als Ätzstopper dient, wird somit nur die polykristalline Siliziumschicht 32 entfernt, und daher werden Gate-Elektroden gewonnen, die kürzer als die Seitenwand-Siliziumoxidschichten 9 sind.
  • Wie in Fig. 8D gezeigt, wird dann genauso wie in Fig. 3D eine etwa 35 nm dicke Titanschicht 12 auf der gesamten Oberfläche mittels eines Kathodenzerstäubungsverfahrens gebildet. Dann läßt man die Titanschicht 12 mit den Source/Drain-Bereichen 10 und 11 mittels eines Rampen-Temperverfahrens bei einer Temperatur von etwa 650 ºC über etwa 10 Sekunden hinweg reagieren, so daß eine Titansilizidschicht 13b selbstausrichtend mit den Source/Drain-Bereichen 10 und 11 gebildet wird.
  • Wie in Fig. 8E gezeigt, werden dann genauso wie in Fig. 3E nicht-reagierte Abschnitte der Titanschicht 12 mittels eines Naßätzverfahrens unter Verwendung von Wasserstoffperoxidwasser entfernt. Außerdem wird ein Rampen-Temperverfahren bei einer Temperatur von etwa 850 ºC über etwa 10 Sekunden hinweg durchgeführt, um die Widerstandswerte der Titansilizidschicht 13b weiter zu verringern.
  • Wie in Fig. 8F gezeigt, wird schließlich eine etwa 80 nm dicke Wolframschicht 33 nur auf der Wolframnitridschicht 35 mittels eines CVD-Verfahrens unter Verwendung von WF&sub6;-Gas im Wasserstoff-Reduktionsmodus aufgetragen. Daher dienen die polykristalline Siliziumschicht 6', die Wolframnitridschicht 31 und die Wolframschicht 33 als Gate-Elektrode.
  • Da die Höhe der Gate-Elektroden kleiner sein kann, als diejenige der Seitenwand-Siliziumoxidschichten 9, ohne daß man die Feld-Siliziumoxidschicht 4, die Gate-Siliziumoxidschicht 5 und die Seitenwand-Siliziumoxidschicht 9 entfernt, sind auch gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung die Gate-Elektroden von den Source/Drain-Bereichen 10 und 11 vollständig elektrisch getrennt, so daß kein Kurzschluß dazwischen auftritt. Da keine Gefahr besteht, daß Siliziumnitrid oder PSG auf den Gate-Elektroden verbleiben, können auch die Titansilizidschichten 13b sicher gebildet werden.
  • Fig. 9A bis 9G veranschulichen ein sechstes Ausführungsbeispiel des Verfahrens zum Herstellen einer LDD-Salizid-CMOS- Vorrichtung gemäß der vorliegenden Erfindung. In dem sechsten Ausführungsbeispiel ist ein in Fig. 9D veranschaulichter Schritt dem fünften Ausführungsbeispiel hinzugefügt. Das heißt, Fig. 9A, 9B, 9C, 9E, 9F und 9G entsprechen jeweils Fig. 8A, 8B, 8C, 8D, 8E und 8F. Nachdem die polykristalline Siliziumschicht 33 wie in Fig. 9C gezeigt entfernt worden ist, werden in dem sechsten Ausführungsbeispiel etwa 3 x 10¹&sup4; Arsenionen pro cm² in die Vorrichtung implantiert, wie in Fig. 9D gezeigt. Daher werden die oberen Abschnitte der Source/Drain-Bereiche 10 und 11 amorph. Folglich werden die Widerstandswerte der Titansilizidschicht 13b, die bei den in Fig. 9E und 9F veranschaulichten Schritten gewonnen wird, weiter verringert.
  • Obwohl die Schicht 12 aus Titan besteht, kann in den oben beschriebenen Ausführungsbeispielen die Schicht 12 aus einem anderen feuerfesten Metall, wie z. B. Kobalt, Nickel oder Wolfram gefertigt werden. Es können auch BF&sub2;-Ionen oder Siliziumionen anstelle von Arsenionen zum Steigern der amorphen Reaktion verwendet werden. Desweiteren kann nichtdotiertes polykristallines Silizium für die polykristalline N-Siliziumschicht 22 in dem dritten und dem vierten Ausführungsbeispiel verwendet werden.
  • Außerdem kann die vorliegende Erfindung auf eine von CMOS- Vorrichtungen unterschiedliche N-Kanal-MOS-Vorrichtung oder eine P-Kanal-MOS-Vorrichtung angewandt werden.
  • Da das abnormale Wachstum von Metallsilizid vermieden wird, so daß die Gate-Elektroden von den Source/Drain-Bereichen vollständig elektrisch isoliert sind, tritt, wie weiter oben gemäß der vorliegenden Erfindung erklärt, kein Kurzschluß dazwischen auf.

Claims (13)

1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Bilden einer Gate-Isolierschicht (5) auf einem monokristallinen Siliziumsubstrat (1, 2, 3);
Bilden einer polykristallinen Silizium-Gate-Isolierschicht (6) auf der Gate-Isolierschicht (5);
Bilden einer Seitenwand-Isolierschicht (9) auf einer Seitenwand der polykristallinen Silizium-Gate-Isolierschicht (6);
Einführen von ersten Verunreinigungen in das monokristalline Siliziumsubstrat (1, 2, 3) unter Verwendung der Seitenwand-Isolierschicht (9) und der polykristallinen Silizium-Gate-Isolierschicht (6) als Maske zum Bilden eines Source- und eines Drain-Bereichs (10, 11) in dem monokristallinen Siliziumsubstrat (1, 2, 3);
selektives Entfernen eines oberen Abschnitts der polykristallinen Silizium-Gate-Isolierschicht (6), nachdem der Source- und der Drain-Bereich (10, 11) gebildet worden sind;
Bilden einer Metallschicht (12) über der geätzten polykristallinen Silizium-Gate-Isolierschicht (6) sowie dem Source- und dem Drain-Bereich (10, 11);
Durchführen eines Erwärmungsvorgangs an der Metallschicht (12) , so daß die Metallschicht (12) mit der geätzten polykristallinen Silizium-Gate-Isolierschicht (6) sowie dem Source- und dem Drain-Bereich (10, 11) reagiert, um Metallsilizid-Schichten (13a, 13b) zu bilden; und
Entfernen eines Abschnitts der Metallschicht (12) , der nicht reagiert ist, dadurch gekennzeichnet, daß
der Schritt des selektiven Entfernens die polykristalline Silizium-Gate-Isolierschicht (6) mittels eines Dampfphasen- Ätzprozesses unter Verwendung von Chlorgas ätzt und daß der Dampfphasen-Ätzprozess bei einer Substrattemperatur von etwa 740ºC bis 800ºC durchgeführt wird.
2. Verfahren nach Anspruch 1, welches außerdem einen Schritt aufweist, um zweite Verunreinigungen in die polykristalline Silizium-Gate-Elektrode (6) sowie den Source- und den Drain-Bereich (10, 11) des monokristallinen Siliziumsubstrats einzuführen, so daß ein Teil der polykristallinen Silizium-Gate-Elektrode (6) und ein Teil des Sourceund des Drain-Bereichs (10, 11) amorph wird, nachdem der obere Abschnitt der polykristallinen Silizium-Gate-Elektrode (6) selektiv entfernt worden ist.
3. Verfahren nach Anspruch 1, welches außerdem einen Schritt aufweist, um eine mit zweiten Verunreinigungen dotierte Siliziumschicht (22) auf der polykristallinen Silizium-Gate-Elektrode (6) sowie dem Source-und dem Drain-Bereich (10, 11) zu bilden, nachdem der obere Abschnitt der polykristallinen Silizium-Gate-Elektrode (6) selektiv entfernt worden ist.
4. Verfahren nach Anspruch 3, bei welchem der Schritt zum Bilden der Siliziumschicht die Siliziumschicht (22) mittels eines Dampfphasen-Prozesses unter Verwendung von Silan oder Disilan bildet.
5. Verfahren nach Anspruch 3, bei welchem die Dichte der zweiten Verunreinigungen in der Siliziumschicht (22) kleiner als näherungsweise 10¹&sup9;/cm³ ist.
6. Verfahren nach Anspruch 3, welches außerdem einen Schritt aufweist, um zweite Verunreinigungen in die polykristalline Silizium-Gate-Elektrode (6) sowie den Source- und den Drain-Bereich (10, 11) des monokristallinen Siliziumsubstrats einzuführen, so daß ein Teil der polykristallinen Silizium-Gate-Elektrode (6) und ein Teil des Source- und Drain-Bereichs (10, 11) amorph wird, nachdem die Siliziumschicht (22) gebildet worden ist.
7. Verfahren nach Anspruch 1, bei welchem die Metallschicht (12) aus feuerfestem Metall besteht.
8. Verfahren nach Anspruch 1, welches außerdem einen Schritt aufweist, um zweite Verunreinigungen in der polykristallinen Silizium-Gate-Elektrode (6) zu bilden, wobei die polykristalline Silizium-Gate-Elektrodenschicht (6) als Maske verwendet wird, um einen Source- und einen Drain-Bereich (7, 8) in dem monokristallinen Siliziumsubstrat (1, 2, 3) zu bilden, nachdem die polykristalline Silizium-Gate- Elektrode (6) gebildet worden ist.
9. Verfahren nach Anspruch 2, 6 oder 8, bei welchem die zweiten Verunreinigungen mindestens Arsen-Ionen, BF&sub2;-Ionen und Silizium-Ionen sind.
10. Verfahren nach Anspruch 1, bei welchem, nachdem die Gate-Isolierschicht (5) auf dem monokristallinen Siliziumsubstrat (1, 2, 3) gebildet worden ist,
eine erste polykristalline Siliziumschicht (6') auf der Gate-Isolierschicht (5) gebildet wird;
eine Metallnitridschicht (31) auf der ersten polykristallinen Siliziumschicht (6') gebildet wird;
eine zweite polykristalline Siliziumschicht (32) auf der Metallnitridschicht (31) gebildet wird;
die Seitenwand-Isolierschicht (9) auf einer Seitenwand der zweiten polykristallinen Siliziumschicht (32), der Metallnitridschicht (31) und der ersten polykristallinen Siliziumschicht (6') gebildet wird;
die ersten Verunreinigungen in das monokristalline Siliziumsubstrat (1, 2, 3) eingeführt werden, wobei die Seitenwand-Isolierschicht (9) und die zweite polykristalline Siliziumschicht (32) als Maske verwendet werden, um den Source- und den Drain-Bereich (10, 11) in dem monokristallinen Siliziumsubstrat (1, 2, 3) zu bilden;
die zweite polykristalline Siliziumschicht (32) selektiv entfernt wird, nachdem der Source- und der Drain-Bereich (10, 11) gebildet worden sind; und
die Metallschicht (12) auf dem Source- und dem Drain-Bereich (10, 11) sowie auf der Metallnitridschicht (31) gebildet wird.
11. Verfahren nach Anspruch 10, bei welchem der Schritt zum selektiven Entfernen die zweite polykristalline Siliziumschicht (32) ätzt und die Metallnitridschicht (31) als Ätzstopper des Dampfätz-Prozesses dient.
12. Verfahren nach Anspruch 10, bei welchem die Metallnitridschicht (31) aus Wolframnitrid besteht und die Metallschicht (12) aus Wolfram besteht.
13. Verfahren nach Anspruch 10, welches außerdem einen Schritt zum Bilden einer weiteren Metallschicht (33) auf der Metallnitridschicht (31) aufweist.
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