DE69028450T2 - Verfahren zur Herstellung von polykristallinen Siliziumkontakten - Google Patents

Verfahren zur Herstellung von polykristallinen Siliziumkontakten

Info

Publication number
DE69028450T2
DE69028450T2 DE69028450T DE69028450T DE69028450T2 DE 69028450 T2 DE69028450 T2 DE 69028450T2 DE 69028450 T DE69028450 T DE 69028450T DE 69028450 T DE69028450 T DE 69028450T DE 69028450 T2 DE69028450 T2 DE 69028450T2
Authority
DE
Germany
Prior art keywords
layer
polycrystalline silicon
metal silicide
over
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69028450T
Other languages
English (en)
Other versions
DE69028450D1 (de
Inventor
Fusen E Chen
Fu-Tai Liou
Charles Ralph Spinner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Application granted granted Critical
Publication of DE69028450D1 publication Critical patent/DE69028450D1/de
Publication of DE69028450T2 publication Critical patent/DE69028450T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf integrierte Haibleiterschaltungen und insbesondere auf ein Verfahren zur Ausbildung von polykristallinen Siliziumkontakten in Halbleiterschaltungen.
  • Bei der Herstellung bzw. bei dem Prozessieren einer integrierten Halbleiterschaltung werden elektrische Verbindungen bzw. Anschlüsse zwischen verschiedenen Niveaus von Zwischenverbindungen und zwischen elektrischen Zwischenverbindungsniveaus und einem monokristallinen Substrat hergestellt. Die elektrische Qualität dieser Kontakte ist für die Qualität und die Verläßlichkeit von integrierten Schaltungen wichtig, die unter deren Verwendung hergestellt sind.
  • Eine Beschädigung des monokristallinen Siliziumgitters in dem Kontaktbereich kann die Qualität des Kontaktes verschlechtern. Eine derartige Beschädigung kann oft nach einem reaktiven Ionenätzschritt und einem Ionenimplantations-Verarbeitungsschritt gefunden werden. Dieser Schaden wird durch den Beschuß bzw. das Bombardement der Oberfläche mit Partikeln hoher Energie verursacht, und wird als Kristallgitterdefekte und als Oberflächenunregelmäßigkeiten bezeichnet.
  • Beschädigungen an der Siliziumoberfläche bewirken Oxidationsprobleme, wenn eine Schicht aus polykristallinem Silizium über der Kontaktöffnung abgeschieden wird. Der Siliziumdioxidisolator, der bei den Kontakten ausgebildet ist, ergibt einen schwachen elektrischen Anschluß mit hohem Widerstand. Die elektrische Qualität der Kontakte variiert häufig über viele Kontakte, und variiert selbst zwischen einzelnen Chips innerhalb eines einzelnen Halbleiterwafers bzw. Halbleiterscheibe.
  • Die Qualität von elektrischen Kontakten kann von Zeit zu Zeit von der Anzahl von durchgeführten Ätzungen oder Implantationsschritten variieren. Zum Beispiel kann eine leichte Überätzung, die dazu verwendet wird, um eine Kontaktöffnung vollständig von Oxid zu befreien, die Beschädigung der darunterliegenden Siliziumschicht erhöhen. Dies verschlechtert infolge die Kontaktqualität stark, da die Menge der späteren Oxidation, die an der Oberfläche zu erkennen ist, von dem Ausmaß der Beschädigung abhängt, die durch hochenergetische Ionen verursacht worden ist. Unvermeidbare Prozeßvariationen bei der Anzahl von während der Herstellung der integrierten Schaltung durchgeführten Ätzungen oder Ionenimplantationen, und bei entsprechenden Variationen der Oxidmenge, die an der Zwischenfläche bzw. Oberfläche ausgebildet ist, bedeuten, daß der gegenwärtige Kontaktwiderstand schlecht unter Kontrolle ist.
  • Bei vielen Verfahrensabläufen werden Auskeiz- bzw. Glühschritte vor dem Abscheiden der Zwischenverbindungsschicht aus polykristallinem Silizium durchgeführt. Der Ausheizschritt verringert die Oberflächendefekte etwas, wobei das Oxidationsproblem bei dem Kontakt verbessert wird. Jedoch ist die Kontaktqualität nach wie vor nicht so gut, wie sie oft erwünscht ist. Zusätzlich variiert die Kontaktqualität immer noch in Abhängigkeit von der Variation der Verfahrensparameter.
  • Es wäre deshalb wünschenswert, ein Verfahren zur Prozessierung einer integrierten Halbleiterschaltung zur Verfügung zu stellen, das verbesserte Kontakte zwischen Polysilizium und Silizium zur Verfügung stellt.
  • Verfahren zur Herstellung von CMOS-Einrichtungen, die selbstanordnende bzw. selbstausrichtende Silicid-Technologien verwenden, um die Kontaktqualität zu verbessern, sind bekannt, und ein derartiges Verfahren ist in dem IBM Technical Disclosure Bulletin, Band 28, Nr.4, September 1995, New York, USA, Seiten 1431-1432, "Low threshold stacked CMOS devices utilising self-aligned silicide technology" offenbart. Das Verfahren stellt die Abscheidung eines hitzebeständigen bzw. hochschmelzenden Metalls zur Verfügung, um ein Metallsilicid auszubilden, wobei das Metall mit dem Silizium reagiert. Ein ähniiches Verfahren ist in IEEE Transactions on Electron Devices, Band ED-33, Nr.3, März 1986, New York, USA, Seiten 345-353, von FANG-SHI J. LM et al: "Design and characteristics of a lightly doped drain (LDD) device fabricated with self-aligned titanium disilicide", offenbart. Ein Verfahren zur Herstellung beständiger niedriger Kontakte in integrierten Halbleiterschaltungen ist auch in der EP-A-0 123 309 (Siemens AG) offenbart.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Prozessieren von integrierten Halbleiterschaltungen zur Verfügung zu stellen, das verbesserte Kontakte zwischen polykristallinem Silizium und Silizium zur Verfügung stellt.
  • Es ist ferner die Aufgabe der vorliegenden Erfindung, ein derartiges Verfahren zur Verfügung zu stellen, das verbesserte Kontakte sowohl zu einem Substrat als auch zu unteren polykristallinen Siliziumschichten zur Verfügung stellt.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, ein derartiges Verfahren zur Verfügung zu stellen, das vorhandene Verfahrensabläufe für integrierte Schaltungen nicht besonders bzw. in großem Ausmaße schwieriger macht.
  • Deshalb wird in Übereinstimmung mit der vorliegenden Erfindung ein Verfahren zur Herstellung von integrierten Schaltungen verwendet, um Kontakte zwischen einer polykristallinen Zwischenverbindung und darunterliegenden polykristallinen oder monokristallinen Siliziumbereichen zu verbessern. Nachdem Kontaktöffnungen ausgebildet sind, wird eine Titanschicht über der integrierten Schaltung abgeschieden. Das Titan wird in Stickstoff zur Reaktion gebracht, um nur in den Öffnungen eine Silicidschicht auszubilden. Titannitrid und nicht zur Reaktion gebrachtes Titan werden anschließend entfernt und eine Schicht aus polykristallinem Silizium wird abgeschieden und mit einem Muster versehen. Die Siliziumschicht zwischen der polykristallinen Zwischenverbindung und dem darunterliegenden Silizium stellt sicher, daß ein hochqualitativer Kontakt ausgebildet wird.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Verfügung gestellt, um einen geteilten bzw. aufgeteilten Kontakt in einer integrierten Schaltung zur Verfügung zu stellen, das die Schritte aufweist, daß ein dünnes Gateoxid über einem aktiven Bereich eines ersten Leitfähigkeitstyps in einem Siliziumsubstrat ausgebildet wird, daß eine erste polykristalline Siliziumschicht über dem Gateoxid ausgebildet wird, daß eine erste Metall-Silicidschicht über der ersten Schicht aus polykristallinem Silizium ausgebildet wird, daß die Gateoxidschicht, die erste Schicht aus polykristallinem Silizium und die erste Metall-Silicidschicht mit einem Muster versehen werden, um eine erste Verbindungs- bzw. Zwischenverbindungsschicht zu bilden, daß in dem aktiven Bereich ein einzelner Bereich von einem unterschiedlichen Leitfähigkeitstyp zu dem ersten Leitfähigkeitstyp in einem Bereich ausgebildet wird, der benachbart zu einem Substratbereich ist, der unter der ersten Verbindungs- bzw. Zwischenverbindungsschicht ist, die eine isolierende Schicht über der Oberfläche der integrierten Schaltung ausbildet, daß eine Öffnung in der isolierenden Schicht ausgebildet wird, um sowohl einen Abschnitt des aktiven Bereichs als auch einen Abschnitt der ersten Verbindungs- bzw. Zwischenverbindungsschicht innerhalb der Öffnung freizulegen, daß eine Schicht aus hochschmelzendem bzw. hochwiderstandsfähigem Metall über der Oberfläche der integrierten Schaltung abgeschieden oder abgelagert wird, daß das hochschmelzende bzw. hochwiderstandsfähige Metall zur Reaktion gebracht wird, um Metall-Silicidbereiche innerhalb des freigelegten aktiven Bereichsabschnitts und auf dem freigelegten ersten Verbindungs- bzw. Zwischenverbindungsschichtabschnitt auszubilden, daß Abschnitte der Metallschicht, die nicht die Silicidbereiche bilden, entfernt werden, daß eine zweite Schicht aus polykristallinem Silizium über der integrierten Schaltung ausgebildet wird, und daß die zweite Schicht aus polykristallinem Silizium mit einem Muster versehen wird, um eine zweite Verbindungs- bzw. Zwischenverbindungsschicht auszubilden.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine integrierte Halbleiterschaltungstruktur zur Verfügung gestellt, die eine Gateoxidschicht über einem aktiven Bereich eines ersten Leitfähigkeitstyps in einem Siliziumsubstrat, eine erste Schicht aus polykristallinem Silizium über der Gateoxidschicht, eine erste Metallsilicidschicht über der ersten Schicht aus polykristallinem Silizium, eine isolierende Schicht, die eine Öffnung hat, die einen Abschnitt eines einzelnen Bereichs eines unterschiedlichen Leitfähigkeitstyps zu dem ersten Leitfähigkeitstyp freilegt, die in dem aktiven Bereich des Substrats ausgebildet ist, wobei die Öffnung auch einen Abschnitt der ersten Metallsilicidschicht freigibt, eine zweite Metallsilicidschicht über dem freigelegten Substratabschnitt und über dem freigelegten ersten Metallsilicidschichtabschnitt und einer zweiten Schicht aus polykristallinem Silizium, die sich in die Öffnung erstreckt und einen Kontakt zu der zweiten Metallsilicidschicht herstellt, aufweist, wobei die erste Schicht aus polykristallinem Silizium elektrisch an das Substrat angeschlossen ist, um einen gemeinsamen Knoten auszubilden.
  • Die neuen Merkmale, die für die Erfindung als kennzeichnend angenommen werden, sind in den beigefügten Ansprüchen herausgestellt. Jedoch wird die Erfindung selbst, wie auch eine bevorzugte Weise, diese zu benutzen, und deren weitere Aufgaben und Vorteile am besten unter Bezugnahme auf die folgende, im einzelnen aufgeführte Beschreibung einer zu darstellerischen Zwecken wiedergegebenen Ausführungsform zu verstehen sein, wenn diese in Verbindung mit den beigefügten Darstellungen gelesen wird, in denen:
  • Figur 1 eine Draufsicht auf einem aufgeteilten Kontakt auf einer integrierten Schaltung ist;
  • Figuren 2-5 einen bevorzugten Verfahrensablauf darstellen, um einen aufgeteilten Kontakt auszubilden, der die Lehren der vorliegenden Erfindung verwendet, in dem die gezeigten Zwischenstrukturen entlang der Linie A-A nach Figur 1 gezeigt sind;
  • Figur 6 eine Konstruktion eines Feldeffekttransistors darstellt, der während des bevorzugten Verfahrensablaufes zur Ausbildung eines aufgeteilten Kontakts gemäß der vorliegenden Erfindung hergestellt werden kann, wie unter Bezugnahme auf die Figuren 1 bis 5 beschrieben wird; und
  • Figur 7 eine weitere Struktur bzw. Konstruktion darstellt, die mit zusätzlichen Verfahrensschritten hergestellt werden kann, nachdem der aufgeteilte Kontakt gemäß der Erfindung, wie sie unter Bezugnahme auf die Figuren 1 bis 5 beschrieben ist, ausgebildet worden ist.
  • Die unten beschriebenen Verfahrensschritte und Strukturen bilden keinen vollständigen Verfahrensablauf zur Herstellung integrierter Schaltungen. Die vorliegende Erfindung kann in Verbindung mit gegenwärtig im Stand der Technik verwendeten Herstellungstechnologien für integrierte Schaltungen in die Tat umgesetzt werden, und nur so viele der allgemein verwendeten Verfahrensschritte sind einbezogen worden, wie für ein Verständnis der vorliegenden Erfindung erforderlich ist. Die Figuren, die Querschnitte von Abschnitten einer integrierten Schaltung während der Herstellung darstellen, sind nicht maßstabsgetreu, sondern sind stattdessen so gezeichnet, um die wichtigen Merkmale der Erfindung darzustellen.
  • Die Figur 1 stellt einen aufgeteilten Kontaktbereich 10 einer integrierten Schaltungseinrichtung dar. Der aufgeteilte Kontakt 10 tritt über einem aktiven Bereich 12 auf einer integrierten Schaltung auf. Der aktive Bereich 12 besteht aus einem Bereich in einem monokristallinen Siliziumsubstrat, in den Verunreinigungen vom P-Typ oder N-Typ hineindiffündiert worden sind. Ein leitfähiger Leiter, der von einem ersten Niveau von polykristallinem Silizium 14 mit einem Muster versehen ist, liegt über einem Abschnitt des aktiven Bereichs 12, und wird von diesem durch eine isolierende Oxidschicht (nicht gezeigt) getrennt. Polykristalline Strukturen des ersten Niveaus werden häufig als erstes Poly-Niveau oder Poly-1 bezeichnet. Ein leitfähiger Leiter, der aus einem zweiten Niveau von polykristallinem Silizium 16 ausgebildet ist, auf dem häufig als zweites Poly-Niveau oder Poly-2 bezuggenommen wird, liegt über einem Abschnitt des aktiven Bereichs 12 und einem Teil des Leiters 14 des ersten Poly-Niveaus. Das zweite Poly-Niveau 16 wird durch eine isolierende Oxidschicht (nicht gezeigt) von dem ersten Poly-Niveau 14 und dem aktiven Bereich 12 getrennt.
  • Ein aufgeteilter Kontaktbereich 18 stellt einen gemeinsamen elektrischen Kontaktbereich zwischen dem aktiven Bereich 12, dem ersten Poly-Niveau 14 und dem zweiten Poly-Niveau 16 zur Verfügung. Wie unten beschrieben wird, bedeckt das zweite Poly-Niveau 16 den aufgeteilten Kontaktbereich 18.
  • Der aufgeteilte Kontakt, der in Figur 1 beschrieben ist, findet bei verschiedenen Arten von integrierten Schaltungen Verwendungen. Er ist zum Beispiel zur Verwendung in einem Abschnitt eines statischen Speicher mit wahlfreiem Zugriff (SRAM) zweckmäßig. Der Leiter 14 des ersten Poly-Niveaus liegt über einem aktiven Bereich, der in Figur 1 nicht gezeigt ist, um das Gate eines Feldeffekttransistors auszubilden. Der Leiter 16 des zweiten Poly-Niveaus wird typischerweise als eine ohmsche Last in der SRAM-Zelle verwendet. Der aktive Bereich 12 ist ein Source/Drain-Bereich für zwei oder mehr (nicht gezeigte) Feldeffekttransistoren.
  • Die Figuren 2 bis 5 stellen eine Folge von Prozeßschritten dar, die verwendet werden können, um einen aufgeteilten Kontakt 10 herzustellen, der in Figur 1 gezeigt ist. Die Figuren 2 bis 5 stellen eine Folge von Querschnitten dar, die entlang der Linienmarkierung A-A angelegt sind, auch wenn sie nicht im Hinblick auf Figur 1 maßstabsgetreu dargestellt sind.
  • Bezugnehmend auf Figur 2 wird der aktive Bereich in einem monokristallinen Siliziumsubstrat 20 ausgebildet. Der aktive Bereich 12 wird durch Feldoxidbereiche 22, 24 umgeben, die verwendet werden, um verschiedene Teile der integrierten Schaltung zu trennen. Aufeinanderfolgende Schichten eines Gateoxids 26, eines Polysiliziums eines ersten Niveaus 28 und einer Titandisilicid(TaSi&sub2;)-Schicht 30 sind ausgebildet worden und mit einem Muster bzw. Leitermuster versehen worden, wie es im Stand der Technik bekannt ist, um den Leiter 14 des ersten Poly-Niveaus auszubilden. Leicht dotierte Drain(LDD)-Implantate 32, 34 werden herstellt, wie es im Stand der Technik bekannt ist, um LDD-Strukturen auszubilden. Die gesamte Oberfläche der integrierten Schaltung wird dann mit einer entsprechenden bzw. angepaßten Schicht aus Siliziumdioxid 36 bedeckt, wobei eine chemische Dampfabscheidung (CVD) oder eine chemische Dampfabscheidung bei niedrigem Druck (LPCVD) als Technologie verwendet wird.
  • Bezugnehmend auf Figur 3 wird die Oxidschicht 36 anisotrop geätzt, um Seitenwandabstandsbereiche 38, 40 zu bilden. Stark dotierte Source/Drain-Bereiche 42, 44 werden dann durch Ionenimplantation ausgebildet und ausgeheizt bzw. geglüht. Eine isolierende Oxidschicht 46 eines Zwischenniveaus wird dann über der integrierten Schaltung unter Verwendung von CVD oder LPCVD ausgebildet.
  • Wenn die Figur 1 in Verbindung mit Figur 3 in Betracht gezogen wird, ist es zu erkennen, daß die LDD-Bereiche 32, 34 tatsächlich Teil eines einzelnen Bereichs sind, der an einem Punkt angeschlossen ist, der an Figur 3 nicht gezeigt ist. Das gleiche trifft für die Source/Drain-Bereiche 42, 44 zu. Deshalb, obwohl die in den Figuren 3 bis 5 gezeigte Struktur wie ein Querschnitt eines Feldeffekttransistors aussieht, arbeitet er nicht wie ein Feldeffekttransistor. Anderswo auf der integrierten Schaltung werden tatsächliche Feldeffekttransistoren hergestellt, wobei die gleichen Verfahrensschritte verwendet werden, die die in Figur 3 gezeigte Struktur bilden.
  • Bezugnehmend auf Figur 4 wird das Oxid 46 des Zwischerniveaus mit einem Muster versehen und geätzt, um eine Öffnung für den aufgeteilten Kontaktbereich 18 auszubilden. Eine dünne Schicht aus Titan 48 wird auf die Oberfläche der integrierten Schaltung aufgestäubt bzw. aufgesputtert und hat bevorzugt eine Dicke von angenähert 300 bis 500 Ä.
  • Die Titanschicht 48 wird dann in einer Stickstoffatmosphäre zur Reaktion gebracht, um ein Titandisilicid (TiSi&sub2;) zu bilden, wo auch immer die Titanschicht 48 Silizium berührt. Das Titannitrid wird ausgebildet, wo die Titanschicht 48 über dem Oxid liegt.
  • Bezugnehmend auf Figur 5 wird das Titannitrid und jegliches zurückgebliebenes nicht zur Reaktion gebrachtes Titan entfernt, wobei Titandisilicidbereiche 50, 52 und 51 zurückbleiben. Die Titandisilicidbereiche 50, 52 liegen über den Source/Drain- Bereichen 42, 44 und haben in Abhängigkeit von der Dicke der ursprünglichen Titanschicht 48 typischerweise eine Dicke von näherungsweise 200 bis 600 Ä. Der Bereich 54, der auf der oberen Oberfläche der Titandioxidschicht 30 ausgebildet ist, ist wegen der relativ geringeren Menge an für die Reaktion verfügbaren Silizium wesentlich dünner. Eine Ätze, die zum Entfernen von Titannitrid und von Titan, das nicht reagiert hat, selektiv über Titandisilicid zweckmäßig ist, ist dem Fachmann als Piranha bekannt, die eine Mischung aus H&sub2;O&sub2; und H&sub2;SO&sub4; ist.
  • Eine Schicht aus polykristallinem Silizium 56 wird dann über der Oberfläche der integrierten Schaltung unter Verwendung von CVD oder LPCVD abgeschieden. Diese Schicht 56 wird bevorzugt bei einer Temperatur von näherungsweise 600 bis 650 ºC mit einer schnellen Antriebsrate bzw. Abscheiderate abgelagert bzw. abgeschieden. Bei dieser Temperatur wird eine Titansilicidausbildung zwischen unvollständig zur Reaktion gebrachten TiSi und Polysilizium an der Oberfläche bzw. Grenzfläche auftreten, so daß irgendwelche ursprüngliche Oxidverbindungen, die auf den Silicidbereichen 50, 52, 54 aufgetreten sind, aufgebrochen werden. Typischerweise tritt ein Siliciumanreicherungsphänomen aufgrund des überschüssigen Siliziums auf, das durch die polykristalline Siliziumschicht 56 dargestellt wird. Diese Reaktion des Titans mit dem Silizium in den Source/Drain-Bereichen 42, 44 und der polykristallinen Siliziumschicht 56 stellt sicher, daß ein guter elektrischer Anschluß hergestellt wird. Aus den gleichen Gründen wird ein guter elektrischer Kontakt zwischen der polykristallinen Siliziumschicht 54 und der silizidierten Schicht 30 ausgebildet.
  • Sobald die Schicht 56 aus polykristallinem Silizium abgeschieden worden ist, wird sie mit einem Muster versehen, um den Leiter des zweiten Poly-Niveaus auszubilden, wobei sich die in Figur 5 gezeigte Struktur ergibt. Von diesem Punkt aus wird das Verfahren gemäß dem üblichen Verfahrensablauffortgesetzt. Die Siliziumschicht 56 des zweiten polykristallinen Niveaus kann, falls gewünscht, silizidiert werden, gefolgt durch die Abscheidung einer isolierenden Schicht und weiteren Verbindungsbzw. Zwischenverbindungsausbildungs- und Metallisierungsschritten.
  • Die Figur 6 stellt einen vergrabenen Kontakt zu einem Source/Drain-Bereich eines Feldeffekttransistors dar, der wahrend der gleichen Verfahrensschritte hergestellt werden kann, die die Struktur gemäß der vorliegenden Erfindung ausbilden, wie in den Figuren 1 bis 5 dargestellt ist. Ein Substrat 60 weist Feldoxidbereiche 62 für die Trennung der Einrichtung bzw. Isolation der Einrichtung auf. Die Source/Drain- Bereich 64 und die LDD-Bereiche 66 werden in dem Substrat 60 ausgebildet, wie oben beschrieben wird.
  • Ein Gate umfaßt eine Gateoxidschicht 68, eine Gateschicht 70 aus polykristallinem Silizium und eine silizidierte Schicht 72. Seitenwandabstandshalter 74 sind an den Seiten des Gates ausgebildet. Ein Zwischenniveauoxid 76 wird verwendet, um die Schicht des ersten Niveaus von polykristallinem Silizium von späteren Zwischenverbindungsniveaus zu trennen.
  • Eine Kontaktöffnung 78 ist in der Zwischerniveau-Oxidschicht 76 ausgebildet, und ein TiSi&sub2;-Bereich 80 ist innerhalb des Source/Drain-Bereichs 64, wie oben beschrieben, ausgebildet. Ein zweites Niveau aus Verbindungen bzw. Zwischenverbindungen 82 aus polykristallinem Silizium wird ausgebildet und, wie oben beschrieben, mit einem Muster versehen. Dies bildet die Verbindung bzw. Zwischenverbindung des zweiten Poly-Niveaus, und ergibt aus den oben beschriebenen Gründen einen guten elektrischen Kontakt zu bzw. mit dem Source/ Drain-Bereich 64 in dem Substrat 60.
  • Bezugnehmend auf Figur 7 wird ein Kontakt zwischen zweiten Poly-Niveau-Zwischenverbindungen und dritten Poly-Niveau-Zwischenverbindungen gezeigt. Ein Feldoxidbereich 90 und ein aktiver Source/Drain-Bereich 92 sind innerhalb eines Substrates 94 ausgebildet. Eine erste Zwischenniveau-Oxidschicht 96 überdeckt die Feldoxidschicht 90 und andere Abschnitte der integrierten Schaltung (nicht gezeigt).
  • Nachdem Kontaktöffnungen in das Oxid 96 des ersten Zwischenniveaus geschnitten worden sind, wird ein Titandisilicidbereich 98 wie oben beschrieben ausgebildet, gefolgt durch das Abscheiden einer ersten Poly-Niveauschicht 100 und das Ausbilden eines Musters darin. Eine zweite Zwischenniveau-Oxidschicht 102 wird über der integrierten Schaltung ausgebildet, und eine Kontaktöffnung wird darin hineingeschnitten. Ein zweiter Silicidbereich 104 wird, wie oben beschrieben, gefolgt durch Abscheiden einer polykristallinen Siliziumschicht 106 eines dritten Niveaus und das Ausbilden eines Musters darin ausgebildet. Die Ausbildung zusätzlicher Isolierschichten, gefolgt durch die Metallisierung und Passivierung, folgen in der üblichen Weise.
  • Das oben beschriebene Verfahren zum Ausbilden von Silicidbereichen für Silizium- an-Silizium-Kontakte stellt äußerst verbesserte elektrische Anschlüsse zur Verfügung. Das beschriebene Verfahren ist selbst-anordnend bzw. -ausrichtend, indem keine Maskierungsschritte erforderlich sind, um die Silicidbereiche auf der unteren Substratschicht oder dem polykristallinen Silizium auszubilden. Das beschriebene Verfahren verbessert einen elektrischen Kontakt zu einer darunterliegenden polykristallinen Siliziumschicht, ob sie zuvor für eine verstärkte Leitfähigkeit silizidiert worden ist oder nicht.

Claims (7)

1. Verfahren zum Ausbilden eines geteilten bzw. aufgeteilten Kontaktes in einer integrierten Schaltung, mit den folgenden Schritten:
ein dünnes Gateoxid (26) wird über einem aktiven Bereich (12) eines ersten Leitfähigkeitstyps in einem Siliziumsubstrat (20) ausgebildet;
eine erste polykristalline Siliziumschicht (28) wird über dem Gateoxid ausgebildet;
eine erste Metallsilicidschicht (30) wird über der ersten polykristallinen Siliziumschicht ausgebildet;
die Gateoxidschicht, die erste polykristalline Siliziumschicht und die erste Metallsilicidschicht werden mit einem Muster versehen, um eine erste Zwischenverbindungs- bzw. Zwischenanschlußschicht auszubilden;
in dem aktiven Bereich (12) wird ein einzelner Bereich (32, 34, 42, 44) eines zu dem ersten Leitfähigkeitstyp unterschiedlichen Leitfähigkeitstyps in einem zu einem Substratbereich benachbarten Bereich ausgebildet, der die erste Zwischenverbindungs- bzw. Zwischenanschlußschicht unterlegt;
eine isolierende Schicht (46) wird über der Oberfläche der integrierten Schaltung ausgebildet;
eine Öffnung (18) in der isolierenden Schicht (46) wird ausgebildet, um sowohl einen Abschnitt des aktiven Bereichs (12) als auch einen Abschnitt der ersten Zwischenverbindungs- bzw. Zwischenanschlußschicht innerhalb der Öffnung freizulegen;
eine Schicht (48) aus hochschmelzendem bzw. hochwiderstandsfähigem Metall wird über der Oberfläche der integrierten Schaltung abgeschieden;
das hochschmelzende bzw. hochwiderstandsfähige Metall wird zur Reaktion gebracht, um Metallsilicidbereiche innerhalb des freigelegten aktiven Bereichsabschnitts (50, 52) und auf dem freigelegten ersten Zwischenverbindungs- bzw. Zwischenanschlußschichtabschnitt (51) auszubilden;
Abschnitte der Metallschicht (48), die nicht die Silicidbereiche bilden, werden entfernt;
eine zweite Schicht (56) des polykristallinen Siliziums wird über der integrierten Schaltung ausgebildet; und
die zweite polykristalline Siliziumschicht (56) wird mit einem Muster bzw. einer Struktur versehen, um eine zweite Zwischenanschluß- bzw. Zwischenverbindungsschicht auszubilden.
2. Verfahren nach Anspruch 1, das ferner den Schritt umfaßt:
daß vor dem Schritt zum Ausbilden des aktiven Bereichs isolierende Seitenwände (38, 40) auf vertikalen Seiten der ersten Zwischenverbindungs- bzw. Zwischenanschlußschicht ausgebildet werden.
3. Verfahren nach Anspruch 1, in dem die erste Metallsilicidschicht (30) ein Metallsilicid ist, das von den Metallsilicidbereichen (50, 51, 52) verschieden ist, die bei dem reaktiven Schritt ausgebildet wurden.
4. Verfahren nach Anspruch 3, in dem die erste Metallsilicidschicht (30) ein Tantaldisilicid ist, und die Metallsilicidbereiche (50, 51, 52) Titandisilicid sind.
5. Integrierte Halbleiterschaltungsstruktur, die aufweist:
eine Gateoxidschicht (26) über einem aktiven Bereich (12) eines ersten Leitfähigkeitstyps in einem Siliziumsubstrat (20);
eine erste polykristalline Siliziumschicht (28) über der Gateoxidschicht; eine erste Metallsilicidschicht (30) über der ersten polykristallinen Siliziumschicht;
eine isolierende Schicht (46), die eine Öffnung (18) hat, die einen Abschnitt eines einzelnen Bereichs (32, 34, 42, 44) von einem zu dem ersten Leitfähigkeitstyp unterschiedlichen Leitfähigkeitstyp freigibt, die in einem aktiven Bereich (12) des Substrats ausgebildet ist, wobei die Öffnung auch einen Abschnitt der ersten Metallsilicidschicht freigibt;
eine zweite Metallsilicidschicht (50) über dem freigelegten Substratabschnitt und über dem freigelegten ersten Metallsilicidschichtabschnitt; und
eine zweite polykristalline Siliziumschicht (56), die sich in die Öffnung erstreckt und einen Kontakt zu der zweiten Metallsilicidschicht (50) herstellt, wobei die erste polykristalline Siliziumschicht (28) elektrisch an das Substrat angeschlossen ist, um einen gemeinsamen Knoten bzw. Anschlußpunkt auszubilden.
6. Struktur nach Anspruch 5, die ferner isolierende Seitenwandabstandshalter (38, 40) seitlich entlang der vertikalen Seiten des Gateoxids (26), der ersten polykristallinen Siliziumschicht (28) und der ersten Metallsilicidschicht (30) aufweist.
7. Struktur nach Anspruch 6, in der die isolierenden Seitenwandabstandshalter (38, 40) Oxid aufweisen.
DE69028450T 1989-06-23 1990-05-31 Verfahren zur Herstellung von polykristallinen Siliziumkontakten Expired - Fee Related DE69028450T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/370,615 US5059554A (en) 1989-06-23 1989-06-23 Method for forming polycrystalline silicon contacts

Publications (2)

Publication Number Publication Date
DE69028450D1 DE69028450D1 (de) 1996-10-17
DE69028450T2 true DE69028450T2 (de) 1997-02-20

Family

ID=23460415

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69028450T Expired - Fee Related DE69028450T2 (de) 1989-06-23 1990-05-31 Verfahren zur Herstellung von polykristallinen Siliziumkontakten

Country Status (5)

Country Link
US (1) US5059554A (de)
EP (1) EP0404372B1 (de)
JP (1) JPH03129725A (de)
KR (1) KR910001914A (de)
DE (1) DE69028450T2 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217923A (en) * 1989-02-13 1993-06-08 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device having silicided source/drain regions
US5443996A (en) * 1990-05-14 1995-08-22 At&T Global Information Solutions Company Process for forming titanium silicide local interconnect
US5130266A (en) * 1990-08-28 1992-07-14 United Microelectronics Corporation Polycide gate MOSFET process for integrated circuits
JPH04142036A (ja) * 1990-10-02 1992-05-15 Toshiba Corp 半導体装置の製造方法
KR950009282B1 (ko) * 1992-07-14 1995-08-18 현대전자산업주식회사 워드선 분기시의 금속 콘택 형성 방법
US5393701A (en) * 1993-04-08 1995-02-28 United Microelectronics Corporation Layout design to eliminate process antenna effect
US5432129A (en) * 1993-04-29 1995-07-11 Sgs-Thomson Microelectronics, Inc. Method of forming low resistance contacts at the junction between regions having different conductivity types
US6107194A (en) * 1993-12-17 2000-08-22 Stmicroelectronics, Inc. Method of fabricating an integrated circuit
US6284584B1 (en) 1993-12-17 2001-09-04 Stmicroelectronics, Inc. Method of masking for periphery salicidation of active regions
JP2955814B2 (ja) * 1994-01-24 1999-10-04 エルジイ・セミコン・カンパニイ・リミテッド シリサイドプラグ形成方法
KR100566464B1 (ko) 1995-01-31 2006-03-31 가부시끼가이샤 히다치 세이사꾸쇼 반도체 메모리 장치
JPH10154711A (ja) * 1996-11-25 1998-06-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5956614A (en) * 1996-12-17 1999-09-21 Texas Instruments Incorporated Process for forming a metal-silicide gate for dynamic random access memory
US6110822A (en) * 1998-03-25 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for forming a polysilicon-interconnect contact in a TFT-SRAM
JP2003045880A (ja) * 2001-07-31 2003-02-14 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4106051A (en) * 1972-11-08 1978-08-08 Ferranti Limited Semiconductor devices
JPS543480A (en) * 1977-06-09 1979-01-11 Fujitsu Ltd Manufacture of semiconductor device
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
US4551908A (en) * 1981-06-15 1985-11-12 Nippon Electric Co., Ltd. Process of forming electrodes and interconnections on silicon semiconductor devices
DE3314879A1 (de) * 1983-04-25 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
US4545116A (en) * 1983-05-06 1985-10-08 Texas Instruments Incorporated Method of forming a titanium disilicide
US4581623A (en) * 1984-05-24 1986-04-08 Motorola, Inc. Interlayer contact for use in a static RAM cell
JPH0770501B2 (ja) * 1986-10-31 1995-07-31 富士通株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US5059554A (en) 1991-10-22
EP0404372A3 (de) 1991-03-06
JPH03129725A (ja) 1991-06-03
EP0404372A2 (de) 1990-12-27
DE69028450D1 (de) 1996-10-17
EP0404372B1 (de) 1996-09-11
KR910001914A (ko) 1991-01-31

Similar Documents

Publication Publication Date Title
DE69901657T2 (de) Herstellungsverfahren für selbstjustierende lokale Zwischenverbindung
DE19950708C2 (de) Verfahren zum Bilden von selbstjustierenden Cobaltsilicid-Schichten mit lokal unterschiedlicher Schichtdicke
DE112007001436B4 (de) CMOS-Schaltungen mit geringem Kontaktwiderstand
EP0600063B1 (de) Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects'
DE19728140C2 (de) Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur
DE69023765T2 (de) Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
DE19542411C2 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE69217682T2 (de) Verfahren zur Herstellung von Halbleiteranordnungen und integrierten Schaltkreisen mit Verwendung von Seitenwand-Abstandsstücken
EP0118709B1 (de) Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, kurzen Kanallängen und einer selbstjustierten, aus einem Metallsilizid bestehenden Kontaktierungsebene
DE69132695T2 (de) CMOS-Verfahren mit Verwendung von zeitweilig angebrachten Siliciumnitrid-Spacern zum Herstellen von Transistoren (LDD) mit leicht dotiertem Drain
DE69226987T2 (de) Lokalverbindungen für integrierte Schaltungen
DE69014998T2 (de) Lokalverbindungen für integrierte Schaltungen.
DE112006002952B4 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit Spacern
DE69028450T2 (de) Verfahren zur Herstellung von polykristallinen Siliziumkontakten
DE69419806T2 (de) Herstellungsverfahren von Kontakten mit niedrigem Widerstand an den Übergang zwischen Gebieten mit verschiedenen Leitungstypen
DE69319867T2 (de) Verfahren zur herstellung einer lokalen verbindung und eines hohen polisiliziumwiderstands
DE69214339T2 (de) Struktur und Verfahren für die Bildung selbstjustierender Kontakte
DE69317012T2 (de) Herstellungsverfahren einer Verbindungsstruktur in einer integrierten Schaltung
DE10002121B4 (de) Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten
DE10356654A1 (de) Reinigungslösung und Verfahren zum selektiven Entfernen von Schichten in einem Silidationsverfahren
DE3855889T2 (de) Ein verfahren zur herstellung selbstausrichtender halbleiteranordnungen
DE69029046T2 (de) Kontakte für Halbleiter-Vorrichtungen
DE69030225T2 (de) Verfahren zur Herstellung von BiMOS-Schaltungen mit hoher Leistung
DE69420805T2 (de) Herstellungsverfahren für Kontakte in dem Speichergebiet und dem Randgebiet eines IC
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee