JP2003045880A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離領域での電流リークを低減する。
【解決手段】 抵抗素子５用の多結晶シリコン膜５０の
第２領域５２にはドーパントがイオン注入されている。
抵抗素子６用の多結晶シリコン膜６０の第２領域６２に
は窒素等がイオン注入されている。第２領域５２，６２
は第１領域５１，６１よりも結晶欠陥密度が高い。抵抗
素子７用の多結晶シリコン膜７０中の結晶欠陥密度はシ
リサイド膜７３付近においてより高い。抵抗素子８用の
多結晶シリコン膜８０は素子分離絶縁膜３の開口内のシ
リサイド膜を介して基板２に接している。当該シリサイ
ド膜付近の基板表面２Ｓ内の結晶欠陥密度は周辺よりも
高い。
第２領域５２にはドーパントがイオン注入されている。
抵抗素子６用の多結晶シリコン膜６０の第２領域６２に
は窒素等がイオン注入されている。第２領域５２，６２
は第１領域５１，６１よりも結晶欠陥密度が高い。抵抗
素子７用の多結晶シリコン膜７０中の結晶欠陥密度はシ
リサイド膜７３付近においてより高い。抵抗素子８用の
多結晶シリコン膜８０は素子分離絶縁膜３の開口内のシ
リサイド膜を介して基板２に接している。当該シリサイ
ド膜付近の基板表面２Ｓ内の結晶欠陥密度は周辺よりも
高い。
Description
【０００１】
【発明の属する技術分野】本発明は素子分離領域での電
流リークを低減可能な半導体装置及びそのような半導体
装置の製造方法に関する。
流リークを低減可能な半導体装置及びそのような半導体
装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置では、トランジスタ、キャパ
シタ、抵抗等の基本素子を配線で接続している。なお、
トランジスタの電極をそのまま配線として用いる場合も
ある。一般的に、トランジスタやキャパシタの電極や、
配線として、アルミニウムや銅等の金属や、多結晶シリ
コンが多用されている。この際、電極や配線に多結晶シ
リコン膜を用いる場合、多結晶シリコン膜上に全体にシ
リサイド膜や金属膜を形成することによって、電気抵抗
の低減化が図られる。
シタ、抵抗等の基本素子を配線で接続している。なお、
トランジスタの電極をそのまま配線として用いる場合も
ある。一般的に、トランジスタやキャパシタの電極や、
配線として、アルミニウムや銅等の金属や、多結晶シリ
コンが多用されている。この際、電極や配線に多結晶シ
リコン膜を用いる場合、多結晶シリコン膜上に全体にシ
リサイド膜や金属膜を形成することによって、電気抵抗
の低減化が図られる。
【０００３】半導体膜、例えば多結晶シリコン膜は抵抗
素子としても用いられる。このとき、当該抵抗素子の抵
抗値は多結晶シリコン膜の断面積に反比例し、長さ及び
不純物（ドーパント）濃度に比例する。例えば抵抗を高
くする場合、多結晶シリコン膜の断面積をより小さくし
たり、長さをより長くしたりする。更には、多結晶シリ
コン膜の不純物濃度をより低くしたり又は多結晶シリコ
ン膜に不純物を導入しないで用いることによっても抵抗
を高くすることができる。
素子としても用いられる。このとき、当該抵抗素子の抵
抗値は多結晶シリコン膜の断面積に反比例し、長さ及び
不純物（ドーパント）濃度に比例する。例えば抵抗を高
くする場合、多結晶シリコン膜の断面積をより小さくし
たり、長さをより長くしたりする。更には、多結晶シリ
コン膜の不純物濃度をより低くしたり又は多結晶シリコ
ン膜に不純物を導入しないで用いることによっても抵抗
を高くすることができる。
【０００４】電極や配線として用いる低抵抗の多結晶シ
リコン膜と、抵抗素子として用いる高抵抗の多結晶シリ
コン膜とは、１つの多結晶シリコン膜から形成可能であ
る。ここで、図１４を参照しつつ従来の半導体装置１Ｐ
の形成方法を説明する。
リコン膜と、抵抗素子として用いる高抵抗の多結晶シリ
コン膜とは、１つの多結晶シリコン膜から形成可能であ
る。ここで、図１４を参照しつつ従来の半導体装置１Ｐ
の形成方法を説明する。
【０００５】まず、ＬＯＣＯＳ(Local Oxidation of Si
licon)法等を用いてシリコン酸化膜から成る素子分離絶
縁膜３Ｐを形成することによって、シリコン基板２Ｐを
活性領域と素子分離領域とに区画する。その後、ウエル
や素子分離注入領域をイオン注入法等で形成する。
licon)法等を用いてシリコン酸化膜から成る素子分離絶
縁膜３Ｐを形成することによって、シリコン基板２Ｐを
活性領域と素子分離領域とに区画する。その後、ウエル
や素子分離注入領域をイオン注入法等で形成する。
【０００６】次に、トランジスタ（図示せず）の形成領
域に、ゲート酸化膜を形成する。その後、ＬＰＣＶＤ
（減圧ＣＶＤ）法により、ドーピングされていない（真
性の）多結晶シリコン膜を５０ｎｍ〜２５０ｎｍの厚さ
で基板２Ｐ上の全体に堆積し、当該多結晶シリコン膜を
写真製版法によってパターニングする。このとき、多結
晶シリコン膜のうちで素子分離膜３Ｐ上にパターニング
された部分が抵抗素子５Ｐになる。抵抗素子５Ｐはレジ
ストや酸化膜等で覆い、トランジスタ製造工程での影響
を受けないように保護する。
域に、ゲート酸化膜を形成する。その後、ＬＰＣＶＤ
（減圧ＣＶＤ）法により、ドーピングされていない（真
性の）多結晶シリコン膜を５０ｎｍ〜２５０ｎｍの厚さ
で基板２Ｐ上の全体に堆積し、当該多結晶シリコン膜を
写真製版法によってパターニングする。このとき、多結
晶シリコン膜のうちで素子分離膜３Ｐ上にパターニング
された部分が抵抗素子５Ｐになる。抵抗素子５Ｐはレジ
ストや酸化膜等で覆い、トランジスタ製造工程での影響
を受けないように保護する。
【０００７】上記パターニングされた多結晶シリコン膜
のうちでトランジスタ配置領域内の部分は、シリサイド
膜と共にトランジスタのゲート電極になる。具体的に
は、当該多結晶シリコン膜に接するように露出表面上に
チタン、コバルト、ニッケル、タングステン等の金属膜
を形成してシリサイド化反応を生じさせることにより、
シリサイド膜を形成する。あるいは、多結晶シリコン膜
に接するように直接、タングステンシリサイド膜等を堆
積する。なお、このとき、ゲート・シリサイド膜を形成
するための上記金属膜や上記シリサイド膜は、抵抗素子
５Ｐを覆うレジスト等上にも形成される。
のうちでトランジスタ配置領域内の部分は、シリサイド
膜と共にトランジスタのゲート電極になる。具体的に
は、当該多結晶シリコン膜に接するように露出表面上に
チタン、コバルト、ニッケル、タングステン等の金属膜
を形成してシリサイド化反応を生じさせることにより、
シリサイド膜を形成する。あるいは、多結晶シリコン膜
に接するように直接、タングステンシリサイド膜等を堆
積する。なお、このとき、ゲート・シリサイド膜を形成
するための上記金属膜や上記シリサイド膜は、抵抗素子
５Ｐを覆うレジスト等上にも形成される。
【０００８】その後、不図示の保護膜や金属配線等を形
成することによって、半導体装置１Ｐが完成する。
成することによって、半導体装置１Ｐが完成する。
【０００９】なお、多結晶シリコンに代えて非結晶（ア
モルファス）シリコンが用いられる場合もある。
モルファス）シリコンが用いられる場合もある。
【００１０】
【発明が解決しようとする課題】上述のように、トラン
ジスタ配置領域に対して各種処理を施す間、抵抗素子５
Ｐはレジストや酸化膜で覆われる。また、トランジスタ
配置領域への処理の際、かかるレジスト等上にゲート・
シリサイド膜を形成するための上記金属膜や上記シリサ
イド膜が形成される。
ジスタ配置領域に対して各種処理を施す間、抵抗素子５
Ｐはレジストや酸化膜で覆われる。また、トランジスタ
配置領域への処理の際、かかるレジスト等上にゲート・
シリサイド膜を形成するための上記金属膜や上記シリサ
イド膜が形成される。
【００１１】ところで、レジストや酸化膜中での金属原
子の拡散係数はシリコン中での拡散係数（図１５参照）
と同様の傾向を示し、ボロンやヒ素等に比べて大きい。
このため、上述のゲート・シリサイド膜用の金属膜中や
シリサイド膜中の金属原子がレジスト等中へ進入する場
合がある。
子の拡散係数はシリコン中での拡散係数（図１５参照）
と同様の傾向を示し、ボロンやヒ素等に比べて大きい。
このため、上述のゲート・シリサイド膜用の金属膜中や
シリサイド膜中の金属原子がレジスト等中へ進入する場
合がある。
【００１２】レジスト等へ進入した金属原子は多結晶シ
リコン膜５Ｐ中又は／及び素子分離絶縁膜３Ｐ中を通っ
て基板２Ｐ内へ拡散する。その結果、図１６に示すよう
に、基板２Ｐ中に進入した金属原子１１Ｐによって、素
子分離絶縁膜３Ｐの下方で、すなわち素子分離領域でリ
ーク電流１２Ｐが引き起こされる。
リコン膜５Ｐ中又は／及び素子分離絶縁膜３Ｐ中を通っ
て基板２Ｐ内へ拡散する。その結果、図１６に示すよう
に、基板２Ｐ中に進入した金属原子１１Ｐによって、素
子分離絶縁膜３Ｐの下方で、すなわち素子分離領域でリ
ーク電流１２Ｐが引き起こされる。
【００１３】なお、メタル・ゲートとしての金属膜（例
えばタングステンやアルミニウム等）や金属配線（例え
ばアルミニウムや銅等）中の金属原子も上記金属原子１
１Ｐに成りうる。
えばタングステンやアルミニウム等）や金属配線（例え
ばアルミニウムや銅等）中の金属原子も上記金属原子１
１Ｐに成りうる。
【００１４】本発明はかかる点に鑑みてなされたもので
あり、素子分離領域での電流リークを低減可能な半導体
装置及びそのような半導体装置の製造方法を提供するこ
とを目的とする。
あり、素子分離領域での電流リークを低減可能な半導体
装置及びそのような半導体装置の製造方法を提供するこ
とを目的とする。
【００１５】
【課題を解決するための手段】請求項１に記載の半導体
装置は、基板表面を有する半導体基板と、前記基板表面
上に配置された絶縁膜と、前記絶縁膜を介して前記基板
表面に対面し前記絶縁膜に接して配置された半導体膜か
ら成る抵抗素子とを備え、前記半導体膜は平面視におい
て第１領域と前記第１領域内よりも結晶欠陥の密度が高
い第２領域とを含む。
装置は、基板表面を有する半導体基板と、前記基板表面
上に配置された絶縁膜と、前記絶縁膜を介して前記基板
表面に対面し前記絶縁膜に接して配置された半導体膜か
ら成る抵抗素子とを備え、前記半導体膜は平面視におい
て第１領域と前記第１領域内よりも結晶欠陥の密度が高
い第２領域とを含む。
【００１６】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置であって、前記半導体膜の前記第２
領域に接して配置されており前記半導体膜の材料と金属
との化合物から成る化合物膜を更に備える。
に記載の半導体装置であって、前記半導体膜の前記第２
領域に接して配置されており前記半導体膜の材料と金属
との化合物から成る化合物膜を更に備える。
【００１７】請求項３に記載の半導体装置は、請求項１
又は請求項２に記載の半導体装置であって、前記半導体
膜の前記第２領域は、前記結晶欠陥を誘起している結晶
欠陥誘起粒子を含んでいる。
又は請求項２に記載の半導体装置であって、前記半導体
膜の前記第２領域は、前記結晶欠陥を誘起している結晶
欠陥誘起粒子を含んでいる。
【００１８】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置であって、前記結晶欠陥誘起粒子
は、前記半導体膜に対してドーパントとして働く元素、
半導体元素、窒素、フッ素及びアルゴンのうちの少なく
とも１種類の粒子を含む。
に記載の半導体装置であって、前記結晶欠陥誘起粒子
は、前記半導体膜に対してドーパントとして働く元素、
半導体元素、窒素、フッ素及びアルゴンのうちの少なく
とも１種類の粒子を含む。
【００１９】請求項５に記載の半導体装置は、基板表面
を有する半導体基板と、開口を有して前記基板表面上に
配置された絶縁膜と、前記開口内の前記基板表面に接し
て配置されており、前記半導体基板の材料と金属との化
合物から成る化合物膜と、前記絶縁膜を介して前記基板
表面に対面すると共に前記化合物膜に接して配置された
半導体膜から成る抵抗素子とを備える。
を有する半導体基板と、開口を有して前記基板表面上に
配置された絶縁膜と、前記開口内の前記基板表面に接し
て配置されており、前記半導体基板の材料と金属との化
合物から成る化合物膜と、前記絶縁膜を介して前記基板
表面に対面すると共に前記化合物膜に接して配置された
半導体膜から成る抵抗素子とを備える。
【００２０】請求項６に記載の半導体装置は、請求項５
に記載の半導体装置であって、前記開口内の前記基板表
面内に形成されており、前記半導体基板とは反対の導電
型を有する不純物領域を更に備える。
に記載の半導体装置であって、前記開口内の前記基板表
面内に形成されており、前記半導体基板とは反対の導電
型を有する不純物領域を更に備える。
【００２１】請求項７に記載の半導体装置は、請求項１
乃至請求項６のいずれかに記載の半導体装置であって、
前記半導体膜は、多結晶半導体膜と非結晶半導体膜との
いずれかを含む。
乃至請求項６のいずれかに記載の半導体装置であって、
前記半導体膜は、多結晶半導体膜と非結晶半導体膜との
いずれかを含む。
【００２２】請求項８に記載の半導体装置の製造方法
は、(a)半導体基板の基板表面に接する絶縁膜を形成す
る工程と、(b)前記絶縁膜上に、抵抗素子としての半導
体膜を形成する工程とを備え、前記工程(b)は、(b)-1)
平面視における前記半導体膜の一部の領域内の結晶欠陥
の密度を増大する工程を含む。
は、(a)半導体基板の基板表面に接する絶縁膜を形成す
る工程と、(b)前記絶縁膜上に、抵抗素子としての半導
体膜を形成する工程とを備え、前記工程(b)は、(b)-1)
平面視における前記半導体膜の一部の領域内の結晶欠陥
の密度を増大する工程を含む。
【００２３】請求項９に記載の半導体装置の製造方法
は、請求項８に記載の半導体装置の製造方法であって、
前記工程(b)-1)は、(b)-1-1)前記半導体膜の前記一部の
領域付近で合金化反応を生じさせる工程、又は、(b)-1-
2)前記半導体膜の前記一部の領域に対してイオン注入を
行う工程を含む。
は、請求項８に記載の半導体装置の製造方法であって、
前記工程(b)-1)は、(b)-1-1)前記半導体膜の前記一部の
領域付近で合金化反応を生じさせる工程、又は、(b)-1-
2)前記半導体膜の前記一部の領域に対してイオン注入を
行う工程を含む。
【００２４】請求項１０に記載の半導体装置の製造方法
は、(c)開口を有して半導体基板の基板表面に接する絶
縁膜を形成する工程と、(d)前記開口内の前記基板表面
上に金属膜を形成する工程と、(e)前記金属膜と前記基
板表面とを合金化して化合物膜を形成する工程と、(f)
前記化合物膜上及び前記絶縁膜上に、抵抗素子としての
半導体膜を形成する工程とを備える。
は、(c)開口を有して半導体基板の基板表面に接する絶
縁膜を形成する工程と、(d)前記開口内の前記基板表面
上に金属膜を形成する工程と、(e)前記金属膜と前記基
板表面とを合金化して化合物膜を形成する工程と、(f)
前記化合物膜上及び前記絶縁膜上に、抵抗素子としての
半導体膜を形成する工程とを備える。
【００２５】
【発明の実施の形態】＜実施の形態１＞図１に実施の形
態１に係る半導体装置１を説明するための斜視図を示
す。図１に示すように、半導体装置１は、半導体基板
（以下、単に「基板」とも呼ぶ）２と、ＭＯＳＦＥＴ９
０と、素子分離絶縁膜（ないしは絶縁膜）３と、抵抗素
子５，６，７，８，５Ｐとを備えている。なお、図１へ
の図示化は省略するが、半導体装置１は他のトランジス
タやキャパシタ等を備えている。
態１に係る半導体装置１を説明するための斜視図を示
す。図１に示すように、半導体装置１は、半導体基板
（以下、単に「基板」とも呼ぶ）２と、ＭＯＳＦＥＴ９
０と、素子分離絶縁膜（ないしは絶縁膜）３と、抵抗素
子５，６，７，８，５Ｐとを備えている。なお、図１へ
の図示化は省略するが、半導体装置１は他のトランジス
タやキャパシタ等を備えている。
【００２６】具体的には、基板２は例えばｐ型のシリコ
ンから成る。基板２の表面（以下「基板表面」とも呼
ぶ）２Ｓ上に素子分離絶縁膜３が形成されており、素子
分離絶縁膜３によって基板２が活性領域と素子分離領域
とに区画されている。なお、素子分離絶縁膜３下の基板
表面２Ｓ内に素子分離注入領域が形成されている。
ンから成る。基板２の表面（以下「基板表面」とも呼
ぶ）２Ｓ上に素子分離絶縁膜３が形成されており、素子
分離絶縁膜３によって基板２が活性領域と素子分離領域
とに区画されている。なお、素子分離絶縁膜３下の基板
表面２Ｓ内に素子分離注入領域が形成されている。
【００２７】活性領域内において、基板表面２Ｓ上にＭ
ＯＳＦＥＴ９０のゲート絶縁膜９２と、多結晶シリコン
膜９３と、シリサイド膜９４とがこの順序で形成されて
いる。なお、多結晶シリコン膜９３とシリサイド膜９４
とから成る構成がＭＯＳＦＥＴ９０のゲート電極９５に
あたる。基板２のうちでゲート絶縁膜９２下方部分、す
なわちチャネル領域を介して、基板表面２Ｓ内にＭＯＳ
ＦＥＴ９０のソース／ドレイン領域９１が形成されてい
る。
ＯＳＦＥＴ９０のゲート絶縁膜９２と、多結晶シリコン
膜９３と、シリサイド膜９４とがこの順序で形成されて
いる。なお、多結晶シリコン膜９３とシリサイド膜９４
とから成る構成がＭＯＳＦＥＴ９０のゲート電極９５に
あたる。基板２のうちでゲート絶縁膜９２下方部分、す
なわちチャネル領域を介して、基板表面２Ｓ内にＭＯＳ
ＦＥＴ９０のソース／ドレイン領域９１が形成されてい
る。
【００２８】次に、抵抗素子５〜８，５Ｐを説明する。
各抵抗素子５〜８，５ＰはＭＯＳＦＥＴ９０のゲート電
極９５やソース／ドレイン領域９１と不図示の部分で接
続されている、あるいは不図示のトランジスタやキャパ
シタ等に接続されている。なお、抵抗素子５Ｐは従来と
同様の抵抗素子である。
各抵抗素子５〜８，５ＰはＭＯＳＦＥＴ９０のゲート電
極９５やソース／ドレイン領域９１と不図示の部分で接
続されている、あるいは不図示のトランジスタやキャパ
シタ等に接続されている。なお、抵抗素子５Ｐは従来と
同様の抵抗素子である。
【００２９】図２に抵抗素子５を説明するための断面図
を示す。図２は図１中のＡ−Ａ線における縦断面の一部
にあたる。抵抗素子５は素子分離絶縁膜３上に形成され
た（より具体的には素子分離絶縁膜３を介して基板表面
２Ｓに対面し、素子分離絶縁膜３に接して形成された）
多結晶シリコン膜（ないしは半導体膜）５０から成る。
当該多結晶シリコン膜５０は例えば５０ｎｍ〜２５０ｎ
ｍ厚の帯状に形成されている。
を示す。図２は図１中のＡ−Ａ線における縦断面の一部
にあたる。抵抗素子５は素子分離絶縁膜３上に形成され
た（より具体的には素子分離絶縁膜３を介して基板表面
２Ｓに対面し、素子分離絶縁膜３に接して形成された）
多結晶シリコン膜（ないしは半導体膜）５０から成る。
当該多結晶シリコン膜５０は例えば５０ｎｍ〜２５０ｎ
ｍ厚の帯状に形成されている。
【００３０】特に、抵抗素子５の多結晶シリコン膜５０
は基板表面２Ｓの平面視に相当の平面視において第１領
域５１と、第１領域５１よりも不純物（ないしはドーパ
ント）濃度が高い第２領域５２とを含んでいる。第２領
域５２は、例えば、ヒ素を５×１０20／ｃｍ3の濃度で
含んでいる。なお、第２領域５２内のドーパントはＰ型
／Ｎ型のいずれの導電型を与えるものであっても良い。
第２領域５２内の不純物は結晶欠陥４を誘起する結晶欠
陥誘起粒子として働き、不純物濃度の違いに起因して第
２領域５２は第１領域５１よりも結晶欠陥４の密度が高
い。
は基板表面２Ｓの平面視に相当の平面視において第１領
域５１と、第１領域５１よりも不純物（ないしはドーパ
ント）濃度が高い第２領域５２とを含んでいる。第２領
域５２は、例えば、ヒ素を５×１０20／ｃｍ3の濃度で
含んでいる。なお、第２領域５２内のドーパントはＰ型
／Ｎ型のいずれの導電型を与えるものであっても良い。
第２領域５２内の不純物は結晶欠陥４を誘起する結晶欠
陥誘起粒子として働き、不純物濃度の違いに起因して第
２領域５２は第１領域５１よりも結晶欠陥４の密度が高
い。
【００３１】多結晶シリコン膜５０は第２領域５２を少
なくとも１つ含んでおり（図１には２つの場合を図示し
ている）、第２領域５２は例えば、多結晶シリコン膜５
０の表面のうちで素子分離絶縁膜３から遠い表面内に形
成されている。なお、図１及び図２の図示とは違えて、
第２領域５２を素子分離絶縁膜３に接するように、すな
わち厚さ方向の全体に形成しても構わないし、帯状の幅
方向の一部に形成しても（つまり全幅でなくても）構わ
ない。
なくとも１つ含んでおり（図１には２つの場合を図示し
ている）、第２領域５２は例えば、多結晶シリコン膜５
０の表面のうちで素子分離絶縁膜３から遠い表面内に形
成されている。なお、図１及び図２の図示とは違えて、
第２領域５２を素子分離絶縁膜３に接するように、すな
わち厚さ方向の全体に形成しても構わないし、帯状の幅
方向の一部に形成しても（つまり全幅でなくても）構わ
ない。
【００３２】次に、図３に抵抗素子６を説明するための
断面図を示す。図３は図１中のＢ−Ｂ線における縦断面
の一部にあたる。抵抗素子６は上記抵抗素子５の多結晶
シリコン膜５０と同様に多結晶シリコン膜６０から成
り、抵抗素子６の多結晶シリコン膜６０は上記多結晶シ
リコン膜５０と同様に第１領域６１及び少なくとも１つ
の第２領域６２を含んでいる。
断面図を示す。図３は図１中のＢ−Ｂ線における縦断面
の一部にあたる。抵抗素子６は上記抵抗素子５の多結晶
シリコン膜５０と同様に多結晶シリコン膜６０から成
り、抵抗素子６の多結晶シリコン膜６０は上記多結晶シ
リコン膜５０と同様に第１領域６１及び少なくとも１つ
の第２領域６２を含んでいる。
【００３３】特に、抵抗素子６の第２領域６２は、上記
抵抗素子５の第２領域５２が含むドーパントに変えて、
多結晶シリコン膜６０の導電型に関与しにくい粒子（元
素）、例えば窒素、フッ素、アルゴン、シリコン（ない
しは半導体元素）等の少なくとも１種類の粒子を結晶欠
陥誘起粒子として含んでおり、第２領域６２は第１領域
６１よりも結晶欠陥４の密度が高い。なお、第２領域６
２中の上記窒素等の濃度は例えば１×１０15〜３×１０
15／ｃｍ3である。
抵抗素子５の第２領域５２が含むドーパントに変えて、
多結晶シリコン膜６０の導電型に関与しにくい粒子（元
素）、例えば窒素、フッ素、アルゴン、シリコン（ない
しは半導体元素）等の少なくとも１種類の粒子を結晶欠
陥誘起粒子として含んでおり、第２領域６２は第１領域
６１よりも結晶欠陥４の密度が高い。なお、第２領域６
２中の上記窒素等の濃度は例えば１×１０15〜３×１０
15／ｃｍ3である。
【００３４】次に、図４に抵抗素子７付近の構造を説明
するための断面図を示す。図４は図１中のＣ−Ｃ線にお
ける縦断面の一部にあたる。抵抗素子７は上記抵抗素子
５の多結晶シリコン膜５０と同様に多結晶シリコン膜７
０から成り、抵抗素子７の多結晶シリコン膜７０は上記
多結晶シリコン膜５０と同様に第１領域７１及び少なく
とも１つの第２領域７２を含んでいる。第２領域７２は
第１領域７１よりも結晶欠陥４の密度が高い。
するための断面図を示す。図４は図１中のＣ−Ｃ線にお
ける縦断面の一部にあたる。抵抗素子７は上記抵抗素子
５の多結晶シリコン膜５０と同様に多結晶シリコン膜７
０から成り、抵抗素子７の多結晶シリコン膜７０は上記
多結晶シリコン膜５０と同様に第１領域７１及び少なく
とも１つの第２領域７２を含んでいる。第２領域７２は
第１領域７１よりも結晶欠陥４の密度が高い。
【００３５】抵抗素子７に関して、半導体装置１は例え
ばチタンシリサイド、コバルトシリサイド、ニッケルシ
リサイド、タングステンシリサイド等から成るシリサイ
ド膜７３を更に備えている。シリサイド膜７３は多結晶
シリコン膜７０を介して素子分離絶縁膜３に対面し、多
結晶シリコン膜７０の第２領域７２に接するように配置
されている。換言すれば、抵抗素子７の第２領域７２は
シリサイド膜７３と素子分離絶縁膜３との間に設けられ
ている。
ばチタンシリサイド、コバルトシリサイド、ニッケルシ
リサイド、タングステンシリサイド等から成るシリサイ
ド膜７３を更に備えている。シリサイド膜７３は多結晶
シリコン膜７０を介して素子分離絶縁膜３に対面し、多
結晶シリコン膜７０の第２領域７２に接するように配置
されている。換言すれば、抵抗素子７の第２領域７２は
シリサイド膜７３と素子分離絶縁膜３との間に設けられ
ている。
【００３６】次に、図５に抵抗素子８付近の構造を説明
するための断面図を示す。図５は図１中のＤ−Ｄ線にお
ける縦断面の一部にあたる。半導体装置１では、素子分
離絶縁膜３に少なくとも１つの開口３Ｋが形成されてお
り、当該開口３Ｋは素子分離絶縁膜３を厚さ方向に貫い
ている。（基板表面２Ｓの平面視において）開口３Ｋ内
に位置する基板表面２Ｓ内には（ｐ型の基板２とは反対
の導電型である）ｎ型の不純物領域２２が形成されてい
る。
するための断面図を示す。図５は図１中のＤ−Ｄ線にお
ける縦断面の一部にあたる。半導体装置１では、素子分
離絶縁膜３に少なくとも１つの開口３Ｋが形成されてお
り、当該開口３Ｋは素子分離絶縁膜３を厚さ方向に貫い
ている。（基板表面２Ｓの平面視において）開口３Ｋ内
に位置する基板表面２Ｓ内には（ｐ型の基板２とは反対
の導電型である）ｎ型の不純物領域２２が形成されてい
る。
【００３７】抵抗素子８に関して、半導体装置１は不純
物領域２２に接する、換言すれば開口３Ｋ内の基板表面
２Ｓに接するシリサイド膜（ないしは化合物膜）２３を
更に備えている。なお、シリサイド膜２３は上述のシリ
サイド膜７３と同様に各種のシリサイド材料が適用可能
である。
物領域２２に接する、換言すれば開口３Ｋ内の基板表面
２Ｓに接するシリサイド膜（ないしは化合物膜）２３を
更に備えている。なお、シリサイド膜２３は上述のシリ
サイド膜７３と同様に各種のシリサイド材料が適用可能
である。
【００３８】特に、不純物領域２２は、より具体的には
開口３Ｋ内の基板表面２Ｓにおけるシリサイド膜２３付
近の領域は、その周辺よりも結晶欠陥４の密度が高く、
上述の抵抗素子７の第２領域５２に対応する。
開口３Ｋ内の基板表面２Ｓにおけるシリサイド膜２３付
近の領域は、その周辺よりも結晶欠陥４の密度が高く、
上述の抵抗素子７の第２領域５２に対応する。
【００３９】そして、シリサイド膜２３及び素子分離絶
縁膜３に接して、抵抗素子８を成す多結晶シリコン膜
（ないしは半導体膜）８０が形成されている。なお、多
結晶シリコン膜８０のうちで素子分離絶縁膜３に接する
部分は素子分離絶縁膜３を介して基板表面２Ｓに対面し
ている。上述の多結晶シリコン膜５０と同様に、多結晶
シリコン膜８０は例えば５０ｎｍ〜２５０ｎｍ厚の帯状
に形成されている。
縁膜３に接して、抵抗素子８を成す多結晶シリコン膜
（ないしは半導体膜）８０が形成されている。なお、多
結晶シリコン膜８０のうちで素子分離絶縁膜３に接する
部分は素子分離絶縁膜３を介して基板表面２Ｓに対面し
ている。上述の多結晶シリコン膜５０と同様に、多結晶
シリコン膜８０は例えば５０ｎｍ〜２５０ｎｍ厚の帯状
に形成されている。
【００４０】このとき、不純物領域２２によって抵抗素
子８と基板２とを電気的に分離することができる。ま
た、シリサイド膜２３はバリアメタルとして働き、多結
晶シリコン膜８０（のシリコン原子）が基板２へ進入す
るのを防ぐことができる。
子８と基板２とを電気的に分離することができる。ま
た、シリサイド膜２３はバリアメタルとして働き、多結
晶シリコン膜８０（のシリコン原子）が基板２へ進入す
るのを防ぐことができる。
【００４１】１つの抵抗素子８に対して、換言すれば１
つの多結晶シリコン膜８０に対して、素子分離絶縁膜３
の開口３Ｋ、シリサイド膜２３及び不純物領域２２を含
む構成が少なくとも１つ設けられている。なお、図１及
び図５の図示とは違えて、帯状の多結晶シリコン８０の
幅を素子分離絶縁膜３の開口３Ｋよりも広く形成しても
構わない。
つの多結晶シリコン膜８０に対して、素子分離絶縁膜３
の開口３Ｋ、シリサイド膜２３及び不純物領域２２を含
む構成が少なくとも１つ設けられている。なお、図１及
び図５の図示とは違えて、帯状の多結晶シリコン８０の
幅を素子分離絶縁膜３の開口３Ｋよりも広く形成しても
構わない。
【００４２】抵抗素子５，６，７，８の抵抗値は多結晶
シリコン膜５０，６０，７０，８０の不純物濃度や断面
積や長さ等によって調整・設定可能である。
シリコン膜５０，６０，７０，８０の不純物濃度や断面
積や長さ等によって調整・設定可能である。
【００４３】次に、図１〜図５に加えて図６〜図１３の
断面図を参照しつつ半導体装置１の製造方法を説明す
る。
断面図を参照しつつ半導体装置１の製造方法を説明す
る。
【００４４】まず、基板２を準備し、例えばＬＯＣＯＳ
(Local Oxidation of Silicon)法等によって基板表面２
Ｓに接する素子分離絶縁膜３を形成する。このとき、抵
抗素子８用の開口３Ｋを設けて素子分離絶縁膜３を形成
する（図６参照）。なお、素子分離絶縁膜３をトレンチ
素子分離法によって形成しても良く、かかる場合には素
子分離絶縁膜３は基板２に形成されたトレンチ内に充填
される（従って基板表面２Ｓ上に形成される）。素子分
離絶縁膜３の形成後、ウエルや素子分離注入領域をイオ
ン注入法等で形成する。
(Local Oxidation of Silicon)法等によって基板表面２
Ｓに接する素子分離絶縁膜３を形成する。このとき、抵
抗素子８用の開口３Ｋを設けて素子分離絶縁膜３を形成
する（図６参照）。なお、素子分離絶縁膜３をトレンチ
素子分離法によって形成しても良く、かかる場合には素
子分離絶縁膜３は基板２に形成されたトレンチ内に充填
される（従って基板表面２Ｓ上に形成される）。素子分
離絶縁膜３の形成後、ウエルや素子分離注入領域をイオ
ン注入法等で形成する。
【００４５】その後、図７に示すように素子分離絶縁膜
３上にレジスト１２２Ａを、開口３Ｋを開けて形成す
る。そして、当該レジスト１２２Ａをマスクにして例え
ばヒ素２２Ａをイオン注入して、開口３Ｋ内の基板表面
２Ｓ内に不純物領域２２を形成する。そして、レジスト
１２２Ａを除去する。なお、不純物領域２２を形成する
ためのイオン注入工程は例えばチャネル・ドープ工程と
兼ねることが可能である。
３上にレジスト１２２Ａを、開口３Ｋを開けて形成す
る。そして、当該レジスト１２２Ａをマスクにして例え
ばヒ素２２Ａをイオン注入して、開口３Ｋ内の基板表面
２Ｓ内に不純物領域２２を形成する。そして、レジスト
１２２Ａを除去する。なお、不純物領域２２を形成する
ためのイオン注入工程は例えばチャネル・ドープ工程と
兼ねることが可能である。
【００４６】次に、図８に示すように、不純物領域２２
を覆って例えばチタン等の金属膜２３Ａを形成する。続
いて、金属膜２３Ａと不純物領域２２とにシリサイド化
反応（ないしは合金化反応）を生じさせてシリサイド膜
を形成する。なお、一般的にシリサイド化反応は例えば
ドーパントを活性化させるための熱処理よりも低い温度
で実施される。その後、金属膜２３Ａの未反応部分を除
去することにより、図９に示すようにシリサイド膜２３
を得る。かかるシリサイド化反応時に不純物領域２２内
に、より具体的には開口３Ｋ内の基板表面２Ｓにおける
シリサイド膜２３付近の領域に結晶欠陥４が形成され
る。
を覆って例えばチタン等の金属膜２３Ａを形成する。続
いて、金属膜２３Ａと不純物領域２２とにシリサイド化
反応（ないしは合金化反応）を生じさせてシリサイド膜
を形成する。なお、一般的にシリサイド化反応は例えば
ドーパントを活性化させるための熱処理よりも低い温度
で実施される。その後、金属膜２３Ａの未反応部分を除
去することにより、図９に示すようにシリサイド膜２３
を得る。かかるシリサイド化反応時に不純物領域２２内
に、より具体的には開口３Ｋ内の基板表面２Ｓにおける
シリサイド膜２３付近の領域に結晶欠陥４が形成され
る。
【００４７】その後、ＭＯＳＦＥＴ９０（図１参照）の
ゲート絶縁膜９２用の酸化膜を形成する。
ゲート絶縁膜９２用の酸化膜を形成する。
【００４８】次に、例えばＬＰＣＶＤ（減圧ＣＶＤ）法
によって、図１０に示すように、ドーピングされていな
い真性の多結晶シリコン膜５Ａを５０ｎｍ〜２５０ｎｍ
の厚さで堆積する。このとき、多結晶シリコン膜５Ａは
素子分離絶縁膜３及びゲート絶縁膜９２用の上記酸化膜
を覆って基板表面２Ｓ上に全面的に形成する。そして、
写真製版法によって多結晶シリコン膜５Ａをパターニン
グして、多結晶シリコン膜５０，６０，７０，８０、抵
抗素子５Ｐ用の多結晶シリコン膜及びゲート電極９５用
の多結晶シリコン膜（後に多結晶シリコン膜９３とな
る）を形成する（図１参照）。
によって、図１０に示すように、ドーピングされていな
い真性の多結晶シリコン膜５Ａを５０ｎｍ〜２５０ｎｍ
の厚さで堆積する。このとき、多結晶シリコン膜５Ａは
素子分離絶縁膜３及びゲート絶縁膜９２用の上記酸化膜
を覆って基板表面２Ｓ上に全面的に形成する。そして、
写真製版法によって多結晶シリコン膜５Ａをパターニン
グして、多結晶シリコン膜５０，６０，７０，８０、抵
抗素子５Ｐ用の多結晶シリコン膜及びゲート電極９５用
の多結晶シリコン膜（後に多結晶シリコン膜９３とな
る）を形成する（図１参照）。
【００４９】その後、抵抗素子５，６の第２領域５２，
６２及び抵抗素子７に関するシリサイド膜７３を形成す
る。
６２及び抵抗素子７に関するシリサイド膜７３を形成す
る。
【００５０】詳細には、抵抗素子５の第２領域５２は以
下のようにして形成する。図１１に示すように、多結晶
シリコン膜５０上にレジスト１５２Ａを、第２領域５２
を形成する部分を開けて形成する。そして、当該レジス
ト１５２Ａをマスクとして多結晶シリコン膜５０に対し
て例えばヒ素（ないしは結晶欠陥誘起粒子）５２Ａをイ
オン注入する。ヒ素５２Ａは例えば２０ｋｅＶ以上の加
速エネルギー及び３×１０15／ｃｍ2以上のドーズ量で
イオン注入する。このイオン注入により第２領域５２内
に結晶欠陥４が形成される（結晶欠陥密度が増大す
る）。
下のようにして形成する。図１１に示すように、多結晶
シリコン膜５０上にレジスト１５２Ａを、第２領域５２
を形成する部分を開けて形成する。そして、当該レジス
ト１５２Ａをマスクとして多結晶シリコン膜５０に対し
て例えばヒ素（ないしは結晶欠陥誘起粒子）５２Ａをイ
オン注入する。ヒ素５２Ａは例えば２０ｋｅＶ以上の加
速エネルギー及び３×１０15／ｃｍ2以上のドーズ量で
イオン注入する。このイオン注入により第２領域５２内
に結晶欠陥４が形成される（結晶欠陥密度が増大す
る）。
【００５１】このとき、抵抗素子５の第２領域５２のイ
オン注入工程を、ＭＯＳＦＥＴ９０のソース／ドレイン
領域９１を形成するためのイオン注入工程と同時に実施
することが可能である。なお、ソース／ドレイン領域９
１のためのイオン注入工程においてゲート電極９５の多
結晶シリコン膜９３のためのイオン注入を同時に行って
も良い。
オン注入工程を、ＭＯＳＦＥＴ９０のソース／ドレイン
領域９１を形成するためのイオン注入工程と同時に実施
することが可能である。なお、ソース／ドレイン領域９
１のためのイオン注入工程においてゲート電極９５の多
結晶シリコン膜９３のためのイオン注入を同時に行って
も良い。
【００５２】また、抵抗素子６の第２領域６２は以下の
ようにして形成する。図１２に示すように、多結晶シリ
コン膜６０上にレジスト１６２Ａを、第２領域６２を形
成する部分を開けて形成する。そして、当該レジスト１
６２Ａをマスクとして多結晶シリコン膜６０に対して例
えば窒素（ないしは結晶欠陥誘起粒子）６２Ａをイオン
注入する。窒素６２Ａは例えば４ｋｅＶ以上の加速エネ
ルギー及び２×１０15／ｃｍ2以上のドーズ量でイオン
注入する。このイオン注入により第２領域６２内に結晶
欠陥４が形成される（結晶欠陥密度が増大する）。
ようにして形成する。図１２に示すように、多結晶シリ
コン膜６０上にレジスト１６２Ａを、第２領域６２を形
成する部分を開けて形成する。そして、当該レジスト１
６２Ａをマスクとして多結晶シリコン膜６０に対して例
えば窒素（ないしは結晶欠陥誘起粒子）６２Ａをイオン
注入する。窒素６２Ａは例えば４ｋｅＶ以上の加速エネ
ルギー及び２×１０15／ｃｍ2以上のドーズ量でイオン
注入する。このイオン注入により第２領域６２内に結晶
欠陥４が形成される（結晶欠陥密度が増大する）。
【００５３】なお、窒素６２Ａに変えて、例えば、フッ
素を５ｋｅＶ以上の加速エネルギーで、又は、アルゴン
を２ｋｅＶ以上の加速エネルギーで、又は、シリコンを
７ｋｅＶ以上の加速エネルギーで注入しても良い。ま
た、複数種類のイオン種を注入しても良い。このとき、
イオン種の原子量（原子の大きさ）が大きいほど、同じ
ドーズ量においてより多くの結晶欠陥４を発生させるこ
とができる。
素を５ｋｅＶ以上の加速エネルギーで、又は、アルゴン
を２ｋｅＶ以上の加速エネルギーで、又は、シリコンを
７ｋｅＶ以上の加速エネルギーで注入しても良い。ま
た、複数種類のイオン種を注入しても良い。このとき、
イオン種の原子量（原子の大きさ）が大きいほど、同じ
ドーズ量においてより多くの結晶欠陥４を発生させるこ
とができる。
【００５４】また、抵抗素子７に関するシリサイド膜７
３は以下のようにして形成する。図１３に示すように、
多結晶シリコン膜７０上にレジスト１７３Ａを、シリサ
イド膜７３を形成する部分を開けて形成する。そして、
レジスト１７３Ａの開口内に露出している多結晶シリコ
ン膜７０膜を覆って例えばチタン、コバルト、ニッケ
ル、タングステン等の金属膜７３Ａを形成する。続い
て、金属膜７３Ａと多結晶シリコン膜７０とにシリサイ
ド化反応（ないしは合金化反応）を生じさせてシリサイ
ド膜を形成する。その後、金属膜７３Ａの未反応部分を
除去することにより、図４に示すようにシリサイド膜７
３を得る。かかるシリサイド化反応時に多結晶シリコン
膜７０の第２領域７２内に結晶欠陥４が形成される（結
晶欠陥密度が増大する）。このとき、シリサイド膜７３
の形成工程を、ＭＯＳＦＥＴ９０のシリサイド膜９４を
形成するための工程と同時に実施することが可能であ
る。
３は以下のようにして形成する。図１３に示すように、
多結晶シリコン膜７０上にレジスト１７３Ａを、シリサ
イド膜７３を形成する部分を開けて形成する。そして、
レジスト１７３Ａの開口内に露出している多結晶シリコ
ン膜７０膜を覆って例えばチタン、コバルト、ニッケ
ル、タングステン等の金属膜７３Ａを形成する。続い
て、金属膜７３Ａと多結晶シリコン膜７０とにシリサイ
ド化反応（ないしは合金化反応）を生じさせてシリサイ
ド膜を形成する。その後、金属膜７３Ａの未反応部分を
除去することにより、図４に示すようにシリサイド膜７
３を得る。かかるシリサイド化反応時に多結晶シリコン
膜７０の第２領域７２内に結晶欠陥４が形成される（結
晶欠陥密度が増大する）。このとき、シリサイド膜７３
の形成工程を、ＭＯＳＦＥＴ９０のシリサイド膜９４を
形成するための工程と同時に実施することが可能であ
る。
【００５５】なお、図１に示す状態の半導体装置１が得
られた後、一般的な工程により保護膜や金属配線を形成
する。
られた後、一般的な工程により保護膜や金属配線を形成
する。
【００５６】半導体装置１によれば、第２領域５２，６
２，７２内及び不純物領域２２内の結晶欠陥４がリーク
電流１２Ｐを引き起こす金属原子１１Ｐ（図１６参照）
あるいは金属原子１１Ｐと成りうる金属原子をゲッタリ
ングするので、素子分離絶縁膜３下でのリーク電流を低
減することができる。また、上述の製造方法によれば、
そのような半導体装置１を製造することができる。
２，７２内及び不純物領域２２内の結晶欠陥４がリーク
電流１２Ｐを引き起こす金属原子１１Ｐ（図１６参照）
あるいは金属原子１１Ｐと成りうる金属原子をゲッタリ
ングするので、素子分離絶縁膜３下でのリーク電流を低
減することができる。また、上述の製造方法によれば、
そのような半導体装置１を製造することができる。
【００５７】このとき、第２領域５２，６２，７２内及
び不純物領域２２内の結晶欠陥４の密度を１０15／ｃｍ
3オーダー以上に設定することによって、ゲッタリング
効果がより確実に発揮される。
び不純物領域２２内の結晶欠陥４の密度を１０15／ｃｍ
3オーダー以上に設定することによって、ゲッタリング
効果がより確実に発揮される。
【００５８】更に、多結晶シリコン膜５０において複数
の第２領域５２の間隔を、リーク電流１２Ｐを引き起こ
す金属原子１１Ｐ（図１６参照）の拡散長よりも短く
（発明者の実験によれば例えば１０μｍ以下に）設定す
ることがより好ましい。かかる間隔設定によれば、金属
原子１１Ｐをより確実にゲッタリングすることができ
る。このような間隔設定は、多結晶シリコン膜６０，７
０の第２領域６２，７２及び基板２内の不純物領域２２
のそれぞれについても当てはまる。
の第２領域５２の間隔を、リーク電流１２Ｐを引き起こ
す金属原子１１Ｐ（図１６参照）の拡散長よりも短く
（発明者の実験によれば例えば１０μｍ以下に）設定す
ることがより好ましい。かかる間隔設定によれば、金属
原子１１Ｐをより確実にゲッタリングすることができ
る。このような間隔設定は、多結晶シリコン膜６０，７
０の第２領域６２，７２及び基板２内の不純物領域２２
のそれぞれについても当てはまる。
【００５９】更に、上述の間隔設定は隣接する抵抗素子
５〜８間についても当てはまる。例えば、抵抗素子５の
第２領域５２と抵抗素子６の第２領域６２との間隔を１
０μｍ以下に設定することがより好ましい。また、例え
ば抵抗素子５の第２領域５２と抵抗素子７の第２領域７
２との間隔を１０μｍ以下に設定する場合には、両第２
領域５２，７２間に第２領域６２を設けなくても構わな
い。すなわち、図１のように第２領域５２，６２，７２
及び不純物領域２２（図５参照）を抵抗素子５〜８の配
列方向（図１において横方向）に並べる必要はない。
５〜８間についても当てはまる。例えば、抵抗素子５の
第２領域５２と抵抗素子６の第２領域６２との間隔を１
０μｍ以下に設定することがより好ましい。また、例え
ば抵抗素子５の第２領域５２と抵抗素子７の第２領域７
２との間隔を１０μｍ以下に設定する場合には、両第２
領域５２，７２間に第２領域６２を設けなくても構わな
い。すなわち、図１のように第２領域５２，６２，７２
及び不純物領域２２（図５参照）を抵抗素子５〜８の配
列方向（図１において横方向）に並べる必要はない。
【００６０】なお、例えば抵抗素子５の低抵抗の第２領
域５２は多結晶シリコン膜５０の一部に形成されている
に過ぎないので、抵抗素子５によれば同形状の従来の抵
素子５Ｐと同様の抵抗値が得られる。
域５２は多結晶シリコン膜５０の一部に形成されている
に過ぎないので、抵抗素子５によれば同形状の従来の抵
素子５Ｐと同様の抵抗値が得られる。
【００６１】さて、第２領域５２，６２，７２及び不純
物領域２２を組み合わせても構わない。例えば第２領域
５２内に窒素等をイオン注入することにより、第２領域
５２，６２を組み合わせることが可能である。あるい
は、例えば、第２領域５２又は６２上にシリサイド膜７
３を形成しても良い。なお、上述のように一般的にシリ
サイド化反応はドーパントを活性化させるための熱処理
よりも低い温度で実施されるので、第２領域５２又は６
２とシリサイド膜７３との両方に起因して結晶欠陥４を
生成することができる。あるいは、例えば、抵抗素子８
を成す多結晶シリコン膜８０に対して第２領域５２又は
６２又はシリサイド膜７３を設けても構わない。
物領域２２を組み合わせても構わない。例えば第２領域
５２内に窒素等をイオン注入することにより、第２領域
５２，６２を組み合わせることが可能である。あるい
は、例えば、第２領域５２又は６２上にシリサイド膜７
３を形成しても良い。なお、上述のように一般的にシリ
サイド化反応はドーパントを活性化させるための熱処理
よりも低い温度で実施されるので、第２領域５２又は６
２とシリサイド膜７３との両方に起因して結晶欠陥４を
生成することができる。あるいは、例えば、抵抗素子８
を成す多結晶シリコン膜８０に対して第２領域５２又は
６２又はシリサイド膜７３を設けても構わない。
【００６２】また、上述の説明では１つの素子分離絶縁
膜３上に複数種類の抵抗素子５〜８が形成されている場
合を述べたが、１つの素子分離絶縁膜３上に１種類の抵
抗素子５，６，７又は８を形成しても良い。
膜３上に複数種類の抵抗素子５〜８が形成されている場
合を述べたが、１つの素子分離絶縁膜３上に１種類の抵
抗素子５，６，７又は８を形成しても良い。
【００６３】また、複数の抵抗素子５０，６０，７０，
８０を組み合わせて１つの抵抗素子を形成しても構わな
い。例えば、１つの多結晶シリコン膜に対して別個に第
２領域５２及びシリサイド膜７３の両方を設けることが
可能である。
８０を組み合わせて１つの抵抗素子を形成しても構わな
い。例えば、１つの多結晶シリコン膜に対して別個に第
２領域５２及びシリサイド膜７３の両方を設けることが
可能である。
【００６４】また、多結晶シリコン膜５０，６０，７
０，８０に変えて非結晶（アモルファス）シリコンや他
の半導体材料を用いることも可能である。また、非結晶
シリコンを熱処理することにより多結晶シリコン膜５
０，６０，７０，８０を形成しても構わない。
０，８０に変えて非結晶（アモルファス）シリコンや他
の半導体材料を用いることも可能である。また、非結晶
シリコンを熱処理することにより多結晶シリコン膜５
０，６０，７０，８０を形成しても構わない。
【００６５】なお、半導体装置１は一般的な比例縮小則
に従って設計することにより、将来的な微細化の進展に
も対応可能である。
に従って設計することにより、将来的な微細化の進展に
も対応可能である。
【００６６】
【発明の効果】請求項１に係る発明によれば、第２領域
内の結晶欠陥がゲッタリング効果を奏するので、絶縁膜
下でのリーク電流を低減することができる。
内の結晶欠陥がゲッタリング効果を奏するので、絶縁膜
下でのリーク電流を低減することができる。
【００６７】請求項２に係る発明によれば、化合物膜を
半導体膜と金属との合金化反応によって形成することに
より、上記結晶欠陥を生成することができる。
半導体膜と金属との合金化反応によって形成することに
より、上記結晶欠陥を生成することができる。
【００６８】請求項３に係る発明によれば、結晶欠陥誘
起粒子により上記結晶欠陥を生成することができる。
起粒子により上記結晶欠陥を生成することができる。
【００６９】請求項４に係る発明によれば、結晶欠陥を
生じうる結晶欠陥誘起粒子を提供することができる。
生じうる結晶欠陥誘起粒子を提供することができる。
【００７０】請求項５に係る発明によれば、化合物膜を
半導体基板と金属との合金化反応によって形成すること
により、半導体基板内の化合物膜付近に結晶欠陥を生成
することができる。かかる結晶欠陥がゲッタリング効果
を奏するので、絶縁膜下のリーク電流が低減することが
できる。また、化合物膜はバリアメタルとして働き、半
導体膜（の材料）が半導体基板へ進入するのを防ぐこと
ができる。
半導体基板と金属との合金化反応によって形成すること
により、半導体基板内の化合物膜付近に結晶欠陥を生成
することができる。かかる結晶欠陥がゲッタリング効果
を奏するので、絶縁膜下のリーク電流が低減することが
できる。また、化合物膜はバリアメタルとして働き、半
導体膜（の材料）が半導体基板へ進入するのを防ぐこと
ができる。
【００７１】請求項６に係る発明によれば、抵抗素子と
半導体基板とを電気的に分離することができる。
半導体基板とを電気的に分離することができる。
【００７２】請求項７に係る発明によれば、請求項１乃
至請求項６のいずれかに係る半導体装置を製造すること
ができる。
至請求項６のいずれかに係る半導体装置を製造すること
ができる。
【００７３】請求項８に係る発明によれば、工程(b)-1)
で生成された結晶欠陥がゲッタリング効果を奏するの
で、絶縁膜下でのリーク電流が低減された半導体装置を
製造することができる。
で生成された結晶欠陥がゲッタリング効果を奏するの
で、絶縁膜下でのリーク電流が低減された半導体装置を
製造することができる。
【００７４】請求項９に係る発明によれば、上記結晶欠
陥を生成することができる。
陥を生成することができる。
【００７５】請求項１０に係る発明によれば、工程(e)
において半導体基板のうちで化合物膜に接する領域内に
結晶欠陥を生成することができる。かかる結晶欠陥がゲ
ッタリング効果を奏するので、絶縁膜下でのリーク電流
が低減された半導体装置を製造することができる。ま
た、工程(f)において化合物膜はバリアメタルとして働
き、半導体膜（の材料）が半導体基板へ進入するのを防
ぐことができる。
において半導体基板のうちで化合物膜に接する領域内に
結晶欠陥を生成することができる。かかる結晶欠陥がゲ
ッタリング効果を奏するので、絶縁膜下でのリーク電流
が低減された半導体装置を製造することができる。ま
た、工程(f)において化合物膜はバリアメタルとして働
き、半導体膜（の材料）が半導体基板へ進入するのを防
ぐことができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置を説明するた
めの斜視図である。
めの斜視図である。
【図２】 実施の形態１に係る半導体装置を説明するた
めの断面図である。
めの断面図である。
【図３】 実施の形態１に係る半導体装置を説明するた
めの断面図である。
めの断面図である。
【図４】 実施の形態１に係る半導体装置を説明するた
めの断面図である。
めの断面図である。
【図５】 実施の形態１に係る半導体装置を説明するた
めの断面図である。
めの断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図８】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図９】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１１】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１２】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１３】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１４】 従来の半導体装置を説明するための斜視図
である。
である。
【図１５】 シリコン中での拡散係数を説明するための
グラフである。
グラフである。
【図１６】 従来の半導体装置における電流リークを説
明するための斜視図である。
明するための斜視図である。
１ 半導体装置、２ 半導体基板、２Ｓ 基板表面、３
素子分離絶縁膜（絶縁膜）、３Ｋ 開口、４ 結晶欠
陥、５，６，７，８ 抵抗素子、２２ 不純物領域（第
２領域）、２３，７３ シリサイド膜（化合物膜）、２
３Ａ，７３Ａ金属膜、５０，６０，７０，８０ 多結晶
シリコン膜（半導体膜）、５１，６１，７１ 第１領
域、５２，６２，７２ 第２領域、５２Ａ ヒ素（結晶
欠陥誘起粒子）、６２Ａ 窒素（結晶欠陥誘起粒子）。
素子分離絶縁膜（絶縁膜）、３Ｋ 開口、４ 結晶欠
陥、５，６，７，８ 抵抗素子、２２ 不純物領域（第
２領域）、２３，７３ シリサイド膜（化合物膜）、２
３Ａ，７３Ａ金属膜、５０，６０，７０，８０ 多結晶
シリコン膜（半導体膜）、５１，６１，７１ 第１領
域、５２，６２，７２ 第２領域、５２Ａ ヒ素（結晶
欠陥誘起粒子）、６２Ａ 窒素（結晶欠陥誘起粒子）。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25
BB28 BB39 BB40 CC01 DD16
DD26 DD43 DD55 DD78 DD84
DD88 FF14 FF22 GG19 HH04
HH14 HH20
5F033 HH04 HH25 HH27 HH28 LL04
MM07 MM13 PP19 QQ08 QQ09
QQ19 QQ58 QQ59 QQ61 QQ64
QQ65 QQ66 QQ70 QQ73 VV09
XX00
5F038 AR08 AR13 EZ20
Claims (10)
- 【請求項１】 基板表面を有する半導体基板と、 前記基板表面上に配置された絶縁膜と、 前記絶縁膜を介して前記基板表面に対面し前記絶縁膜に
接して配置された半導体膜から成る抵抗素子とを備え、 前記半導体膜は平面視において第１領域と前記第１領域
内よりも結晶欠陥の密度が高い第２領域とを含む、半導
体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、 前記半導体膜の前記第２領域に接して配置されており前
記半導体膜の材料と金属との化合物から成る化合物膜を
更に備える、半導体装置。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置であって、 前記半導体膜の前記第２領域は、前記結晶欠陥を誘起し
ている結晶欠陥誘起粒子を含んでいる、半導体装置。 - 【請求項４】 請求項３に記載の半導体装置であって、 前記結晶欠陥誘起粒子は、前記半導体膜に対してドーパ
ントとして働く元素、半導体元素、窒素、フッ素及びア
ルゴンのうちの少なくとも１種類の粒子を含む、半導体
装置。 - 【請求項５】 基板表面を有する半導体基板と、 開口を有して前記基板表面上に配置された絶縁膜と、 前記開口内の前記基板表面に接して配置されており、前
記半導体基板の材料と金属との化合物から成る化合物膜
と、 前記絶縁膜を介して前記基板表面に対面すると共に前記
化合物膜に接して配置された半導体膜から成る抵抗素子
とを備える、 半導体装置。 - 【請求項６】 請求項５に記載の半導体装置であって、 前記開口内の前記基板表面内に形成されており、前記半
導体基板とは反対の導電型を有する不純物領域を更に備
える、半導体装置。 - 【請求項７】 請求項１乃至請求項６のいずれかに記載
の半導体装置であって、 前記半導体膜は、多結晶半導体膜と非結晶半導体膜との
いずれかを含む、半導体装置。 - 【請求項８】 (a)半導体基板の基板表面に接する絶縁
膜を形成する工程と、 (b)前記絶縁膜上に、抵抗素子としての半導体膜を形成
する工程とを備え、前記工程(b)は、 (b)-1)平面視における前記半導体膜の一部の領域内の結
晶欠陥の密度を増大する工程を含む、半導体装置の製造
方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
であって、 前記工程(b)-1)は、 (b)-1-1)前記半導体膜の前記一部の領域付近で合金化反
応を生じさせる工程、又は、 (b)-1-2)前記半導体膜の前記一部の領域に対してイオン
注入を行う工程を含む、半導体装置の製造方法。 - 【請求項１０】 (c)開口を有して半導体基板の基板表
面に接する絶縁膜を形成する工程と、 (d)前記開口内の前記基板表面上に金属膜を形成する工
程と、 (e)前記金属膜と前記基板表面とを合金化して化合物膜
を形成する工程と、 (f)前記化合物膜上及び前記絶縁膜上に、抵抗素子とし
ての半導体膜を形成する工程とを備える、半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001231186A JP2003045880A (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及び半導体装置の製造方法 |
| US10/192,706 US6838747B2 (en) | 2001-07-31 | 2002-07-11 | Semiconductor device having resistive element formed of semiconductor film |
| KR10-2002-0041238A KR100479891B1 (ko) | 2001-07-31 | 2002-07-15 | 반도체 장치 및 반도체 장치의 제조 방법 |
| TW091115926A TWI307157B (ja) | 2001-07-31 | 2002-07-17 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001231186A JP2003045880A (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及び半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012119609A Division JP2012182488A (ja) | 2012-05-25 | 2012-05-25 | 半導体装置及び半導体装置の製造方法 |
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|---|---|
| JP2003045880A true JP2003045880A (ja) | 2003-02-14 |
Family
ID=19063273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US9012313B2 (en) * | 2013-03-15 | 2015-04-21 | Globalfoundries Inc. | Semiconductor device including a resistor and method for the formation thereof |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454760A (en) * | 1987-08-26 | 1989-03-02 | Ricoh Kk | Image sensor unit |
| JPH02302043A (ja) * | 1989-05-16 | 1990-12-14 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| JPH03129725A (ja) * | 1989-06-23 | 1991-06-03 | Sgs Thomson Microelectron Inc | 多結晶シリコンコンタクト形成方法およびこの方法による半導体集積回路の構造 |
| JPH05275620A (ja) * | 1992-03-27 | 1993-10-22 | Citizen Watch Co Ltd | 半導体装置 |
| JPH07221113A (ja) * | 1994-01-31 | 1995-08-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10135226A (ja) * | 1996-10-31 | 1998-05-22 | Motorola Inc | 横方向ゲッタリングを用いた半導体素子の製造方法 |
| JPH11150118A (ja) * | 1997-09-11 | 1999-06-02 | Nec Corp | 半導体装置の製造方法 |
| JP2001155995A (ja) * | 1999-11-24 | 2001-06-08 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597163A (en) * | 1984-12-21 | 1986-07-01 | Zilog, Inc. | Method of improving film adhesion between metallic silicide and polysilicon in thin film integrated circuit structures |
| USH546H (en) * | 1988-02-26 | 1988-11-01 | The United States Of America As Represented By The Secretary Of The Air Force | Formation of thin-film resistors on silicon substrates |
| KR940001252B1 (ko) * | 1988-05-07 | 1994-02-18 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 기억장치 |
| US5254870A (en) * | 1988-05-07 | 1993-10-19 | Seiko Epson Corporation | Static random access memory having memory cells with electric field shielding for cell load resistances |
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| EP0382415B1 (en) * | 1989-02-09 | 1994-09-28 | Sony Corporation | Semiconductor integrated circuit devices |
| JP2746499B2 (ja) | 1992-05-15 | 1998-05-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US6362055B2 (en) * | 1998-08-31 | 2002-03-26 | Advanced Micro Devices, Inc. | Method of gate doping by ion implantation |
| US6306718B1 (en) * | 2000-04-26 | 2001-10-23 | Dallas Semiconductor Corporation | Method of making polysilicon resistor having adjustable temperature coefficients |
-
2001
- 2001-07-31 JP JP2001231186A patent/JP2003045880A/ja active Pending
-
2002
- 2002-07-11 US US10/192,706 patent/US6838747B2/en not_active Expired - Fee Related
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- 2002-07-17 TW TW091115926A patent/TWI307157B/zh not_active IP Right Cessation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454760A (en) * | 1987-08-26 | 1989-03-02 | Ricoh Kk | Image sensor unit |
| JPH02302043A (ja) * | 1989-05-16 | 1990-12-14 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| JPH03129725A (ja) * | 1989-06-23 | 1991-06-03 | Sgs Thomson Microelectron Inc | 多結晶シリコンコンタクト形成方法およびこの方法による半導体集積回路の構造 |
| JPH05275620A (ja) * | 1992-03-27 | 1993-10-22 | Citizen Watch Co Ltd | 半導体装置 |
| JPH07221113A (ja) * | 1994-01-31 | 1995-08-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10135226A (ja) * | 1996-10-31 | 1998-05-22 | Motorola Inc | 横方向ゲッタリングを用いた半導体素子の製造方法 |
| JPH11150118A (ja) * | 1997-09-11 | 1999-06-02 | Nec Corp | 半導体装置の製造方法 |
| JP2001155995A (ja) * | 1999-11-24 | 2001-06-08 | Sharp Corp | 半導体装置の製造方法 |
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