KR100479891B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

소자 분리 영역에서의 전류 누설을 저감한다. 저항 소자(5)용의 다결정 실리콘막(50)의 제2 영역(52)에는 도펀트가 이온 주입되어 있다. 저항 소자(6)용의 다결정 실리콘막(60)의 제2 영역(62)에는 질소 등이 이온 주입되어 있다. 제2 영역(52, 62)은 제1 영역(51, 61)보다 결정 결함 밀도가 높다. 저항 소자(7)용의 다결정 실리콘막(70) 내의 결정 결함 밀도는 실리사이트막(73) 부근에서 보다 높다. 저항 소자(8)용의 다결정 실리콘막(80)은 소자 분리 절연막(3)의 개구 내의 실리사이드막을 통해 기판(2)에 접하고 있다. 해당 실리사이드막 부근의 기판 표면(2S) 내의 결정 결함 밀도는 주변보다 높다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 소자 분리 영역에서의 전류 누설을 저감할 수 있는 반도체 장치 및 그와 같은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에서는, 트랜지스터, 캐패시터, 저항 등의 기본 소자를 배선으로 접속하고 있다. 또한, 트랜지스터의 전극을 그대로 배선으로서 이용하는 경우도 있다. 일반적으로, 트랜지스터나 캐패시터의 전극이나, 배선으로서, 알루미늄이나 구리 등의 금속이나, 다결정 실리콘이 다용되고 있다. 이 때, 전극이나 배선에 다결정 실리콘막을 이용하는 경우, 다결정 실리콘막 상에 전체적으로 실리사이드막이나 금속막을 형성함으로써, 전기 저항의 저감화를 도모할 수 있다.
반도체막, 예를 들면 다결정 실리콘막은 저항 소자로서도 이용된다. 이 때, 해당 저항 소자의 저항치는 다결정 실리콘막의 단면적에 반비례하고, 길이 및 불순물(도펀트) 농도에 비례한다. 예를 들면 저항을 높게 하는 경우, 다결정 실리콘막의 단면적을 보다 작게 하거나, 길이를 보다 길게 하거나 한다. 또한, 다결정 실리콘막의 불순물 농도를 보다 낮게 하거나 또는 다결정 실리콘막에 불순물을 도입하지 않고 이용하는 것에 의해서도 저항을 높게 할 수 있다.
전극이나 배선으로서 이용하는 저저항의 다결정 실리콘막과, 저항 소자로서 이용하는 고저항의 다결정 실리콘막은, 하나의 다결정 실리콘막으로 형성할 수 있다. 여기서, 도 14를 참조하면서 종래의 반도체 장치(1P)의 형성 방법을 설명한다.
우선, LOCOS(Local Oxidation of Silicon)법 등을 이용하여 실리콘 산화막으로 이루어지는 소자 분리 절연막(3P)을 형성함으로써, 실리콘 기판(2P)을 활성 영역과 소자 분리 영역으로 구획한다. 그 후, 웰이나 소자 분리 주입 영역을 이온 주입법 등으로 형성한다.
다음으로, 트랜지스터(도시 생략)의 형성 영역에, 게이트 산화막을 형성한다. 그 후, LPCVD(감압 CVD)법에 의해, 도핑되어 있지 않은(진성의) 다결정 실리콘막을 50㎚∼250㎚의 두께로 기판(2P) 상의 전체에 퇴적하고, 해당 다결정 실리콘막을 사진 제판법에 의해 패터닝한다. 이 때, 다결정 실리콘막 중에서 소자 분리막(3P) 상에 패터닝된 부분이 저항 소자(5P)가 된다. 저항 소자(5P)는 레지스트나 산화막 등으로 피복되어, 트랜지스터 제조 공정에서의 영향을 받지 않도록 보호한다.
상기 패터닝된 다결정 실리콘막 중에서 트랜지스터 배치 영역 내의 부분은, 실리사이드막과 함께 트랜지스터의 게이트 전극이 된다. 구체적으로는, 해당 다결정 실리콘막에 접하도록 노출 표면 상에 티탄, 코발트, 니켈, 텅스텐 등의 금속막을 형성하여 실리사이드화 반응을 발생시킴으로써, 실리사이드막을 형성한다. 혹은, 다결정 실리콘막에 접하도록 직접적으로 텅스텐 실리사이드막 등을 퇴적한다. 또한, 이 때, 게이트·실리사이드막을 형성하기 위한 상기 금속막이나 상기 실리사이드막은 저항 소자(5P)를 피복하는 레지스트 상에도 형성된다.
그 후, 도시되지 않는 보호막이나 금속 배선 등을 형성함으로써, 반도체 장치(1P)가 완성된다.
또한, 다결정 실리콘 대신에 비결정(비정질) 실리콘이 이용되는 경우도 있다.
상술한 바와 같이, 트랜지스터 배치 영역에 대하여 각종 처리를 실시하는 동안, 저항 소자(5P)는 레지스트나 산화막으로 피복된다. 또한, 트랜지스터 배치 영역에 대하여 행해지는 처리 시에, 이러한 레지스트 등 상에 게이트·실리사이드막을 형성하기 위한 상기 금속막이나 상기 실리사이드막이 형성된다.
그런데, 레지스트나 산화막 내에서의 금속 원자의 확산 계수는 실리콘 내에서의 확산 계수(도 15 참조)와 마찬가지의 경향을 나타내며, 붕소나 비소 등에 비하여 크다. 이 때문에, 상술한 게이트·실리사이드막용의 금속막 내나 실리사이드막 내의 금속 원자가 레지스트 등 내로 진입하는 경우가 있다.
레지스트 등에 진입한 금속 원자는 다결정 실리콘막(5P) 내 또는/및 소자 분리 절연막(3P) 내를 통해 기판(2P) 내로 확산된다. 그 결과, 도 16에 도시한 바와 같이, 기판(2P) 내에 진입한 금속 원자(11P)에 의해, 소자 분리 절연막(3P)의 하방에서, 즉 소자 분리 영역에서 누설 전류(12P)가 유기된다.
또한, 메탈·게이트로서의 금속막(예를 들면 텅스텐이나 알루미늄 등)이나 금속 배선(예를 들면 알루미늄이나 구리 등) 내의 금속 원자도 상기 금속 원자(11P)로 될 수 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 소자 분리 영역에서의 전류 누설을 저감할 수 있는 반도체 장치 및 그와 같은 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 기판 표면을 갖는 반도체 기판과, 상기 기판 표면 상에 배치된 절연막과, 상기 절연막을 개재하여 상기 기판 표면에 대면하고 상기 절연막에 접하여 배치된 반도체막으로 이루어지는 저항 소자를 포함하며, 상기 반도체막은 평면에서 볼 때 제1 영역과 상기 제1 영역 내보다 결정 결함의 밀도가 높은 제2 영역을 포함한다.
본 발명에 따른 반도체 장치에서는, 반도체막의 제2 영역에 접하여 배치되어 있으며 상기 반도체막의 재료와 금속과의 화합물로 이루어지는 화합물막을 더 포함한다.
본 발명에 따른 반도체 장치에서는, 반도체막의 제2 영역은 결정 결함을 유기하고 있는 결정 결함 유기 입자를 포함하고 있다.
본 발명에 따른 반도체 장치에서는, 결정 결함 유기 입자는, 반도체막에 대하여 도펀트로서 기능하는 원소, 반도체 원소, 질소, 불소 및 아르곤 중 적어도 1종류의 입자를 포함한다.
본 발명에 따른 반도체 장치는, 기판 표면을 갖는 반도체 기판과, 개구를 갖고 상기 기판 표면 상에 배치된 절연막과, 상기 개구 내의 상기 기판 표면에 접하여 배치되어 있으며, 상기 반도체 기판의 재료와 금속과의 화합물로 이루어지는 화합물막과, 상기 절연막을 개재하여 상기 기판 표면에 대면함과 함께 상기 화합물막에 접하여 배치된 반도체막으로 이루어지는 저항 소자를 포함한다.
본 발명에 따른 반도체 장치에서는, 개구 내의 기판 표면 내에 형성되어 있으며, 반도체 기판과는 반대의 도전형을 갖는 불순물 영역을 더 포함한다.
본 발명에 따른 반도체 장치에서는, 반도체막은 다결정 반도체막과 비결정 반도체막 중 어느 하나를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판의 기판 표면에 접하는 절연막을 형성하는 공정과, (b) 상기 절연막 상에, 저항 소자로서의 반도체막을 형성하는 공정을 포함하고, 상기 공정 (b)는, (b)-1) 평면에서 볼 때 상기 반도체막의 일부의 영역 내의 결정 결함의 밀도를 증대시키는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 상기 공정 (b)-1)은, (b)-1-1) 반도체막의 일부의 영역 부근에서 합금화 반응을 발생시키는 공정, 또는, (b)-1-2) 상기 반도체막의 상기 일부의 영역에 대하여 이온 주입을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, (c) 개구를 갖고 반도체 기판의 기판 표면에 접하는 절연막을 형성하는 공정과, (d) 상기 개구 내의 상기 기판 표면 상에 금속막을 형성하는 공정과, (e) 상기 금속막과 상기 기판 표면을 합금화하여 화합물막을 형성하는 공정과, (f) 상기 화합물막 상 및 상기 절연막 상에 저항 소자로서의 반도체막을 형성하는 공정을 포함한다.
<실시예 1>
도 1에 실시예 1에 따른 반도체 장치(1)를 설명하기 위한 사시도를 도시한다. 도 1에 도시한 바와 같이, 반도체 장치(1)는, 반도체 기판(이하, 간단하게 「기판」이라고 함)(2)과, MOSFET(90)와, 소자 분리 절연막(내지는 절연막)(3)과, 저항 소자(5, 6, 7, 8, 5P)를 구비하고 있다. 또한, 도 1에는 도시하지 않지만, 반도체 장치(1)는 다른 트랜지스터나 캐패시터 등을 구비하고 있다.
구체적으로는, 기판(2)은 예를 들면 p형의 실리콘으로 이루어진다. 기판(2)의 표면(이하 「기판 표면」이라고 함)(2S) 상에 소자 분리 절연막(3)이 형성되어 있고, 소자 분리 절연막(3)에 의해 기판(2)이 활성 영역과 소자 분리 영역으로 구획되어 있다. 또한, 소자 분리 절연막(3) 아래의 기판 표면(2S) 내에 소자 분리 주입 영역이 형성되어 있다.
활성 영역 내에서, 기판 표면(2S) 상에 MOSFET(90)의 게이트 절연막(92)과, 다결정 실리콘막(93)과, 실리사이드막(94)이 이러한 순서로 형성되어 있다. 또한, 다결정 실리콘막(93)과 실리사이드막(94)으로 이루어지는 구성이 MOSFET(90)의 게이트 전극(95)에 해당한다. 기판(2) 내에서 게이트 절연막(92) 하방 부분, 즉 채널 영역을 통해, 기판 표면(2S) 내에 MOSFET(90)의 소스/드레인 영역(91)이 형성되어 있다.
다음으로, 저항 소자(5∼8, 5P)를 설명한다. 각 저항 소자(5∼8, 5P)는 MOSFET(90)의 게이트 전극(95)이나 소스/드레인 영역(91)과 도시되지 않은 부분에서 접속되어 있거나, 혹은 도시되지 않은 트랜지스터나 캐패시터 등에 접속되어 있다. 또한, 저항 소자(5P)는 종래와 마찬가지의 저항 소자이다.
도 2에 저항 소자(5)를 설명하기 위한 단면도를 도시한다. 도 2는 도 1에서의 A-A선을 따라 취한 종단면의 일부에 해당한다. 저항 소자(5)는 소자 분리 절연막(3) 상에 형성된(보다 구체적으로는 소자 분리 절연막(3)을 개재하여 기판 표면(2S)에 대면하고, 소자 분리 절연막(3)에 접하여 형성된) 다결정 실리콘막(내지는 반도체막)(50)으로 이루어진다. 해당 다결정 실리콘막(50)은 예를 들면 50㎚∼250㎚ 두께의 띠 형상으로 형성되어 있다.
특히, 저항 소자(5)의 다결정 실리콘막(50)은 기판 표면(2S)의 평면에 상당하는 평면에서 볼 때 제1 영역(51)과, 제1 영역(51)보다 불순물(내지는 도펀트) 농도가 높은 제2 영역(52)을 포함하고 있다. 제2 영역(52)은, 예를 들면, 비소를 5×1020/㎤의 농도로 포함하고 있다. 또한, 제2 영역(52) 내의 도펀트는 P형/N형 중 어느 것의 도전형을 제공하는 것이어도 된다. 제2 영역(52) 내의 불순물은 결정 결함(4)을 유기하는 결정 결함 유기 입자로서 작용하며, 불순물 농도의 차이에 기인하여 제2 영역(52)은 제1 영역(51)보다 결정 결함(4)의 밀도가 높다.
다결정 실리콘막(50)은 제2 영역(52)을 적어도 하나 포함하고 있고(도 1에는 2개의 경우를 도시함), 제2 영역(52)은 예를 들면, 다결정 실리콘막(50)의 표면 중에서 소자 분리 절연막(3)으로부터 먼 표면 내에 형성되어 있다. 또한, 도 1 및 도 2의 도시와는 달리, 제2 영역(52)을 소자 분리 절연막(3)에 접하도록, 즉 두께 방향의 전체에 형성해도 상관없으며, 띠 형상의 폭 방향의 일부에 형성해도(즉 전체 폭이 아니어도) 상관없다.
다음으로, 도 3에 저항 소자(6)를 설명하기 위한 단면도를 도시한다. 도 3은 도 1에서의 B-B선을 따라 취한 종단면의 일부에 해당한다. 저항 소자(6)는 상기 저항 소자(5)의 다결정 실리콘막(50)과 마찬가지로 다결정 실리콘막(60)으로 이루어지고, 저항 소자(6)의 다결정 실리콘막(60)은 상기 다결정 실리콘막(50)과 마찬가지로 제1 영역(61) 및 적어도 하나의 제2 영역(62)을 포함하고 있다.
특히, 저항 소자(6)의 제2 영역(62)은, 상기 저항 소자(5)의 제2 영역(52)이 포함하는 도펀트 대신에, 다결정 실리콘막(60)의 도전형에 그다지 영향을 미치지 않는 입자(원소), 예를 들면 질소, 불소, 아르곤, 실리콘(내지는 반도체 원소) 등의 적어도 한 종류의 입자를 결정 결함 유기 입자로서 포함하고 있으며, 제2 영역(62)은 제1 영역(61)보다 결정 결함(4)의 밀도가 높다. 또한, 제2 영역(62) 내의 상기 질소 등의 농도는 예를 들면 1×1015∼3×1015/㎤이다.
다음으로, 도 4에 저항 소자(7) 부근의 구조를 설명하기 위한 단면도를 도시한다. 도 4는 도 1에서의 C-C선을 따라 취한 종단면의 일부에 해당한다. 저항 소자(7)는 상기 저항 소자(5)의 다결정 실리콘막(50)과 마찬가지로 다결정 실리콘막(70)으로 이루어지고, 저항 소자(7)의 다결정 실리콘막(70)은 상기 다결정 실리콘막(50)과 마찬가지로 제1 영역(71) 및 적어도 하나의 제2 영역(72)을 포함하고 있다. 제2 영역(72)은 제1 영역(71)보다 결정 결함(4)의 밀도가 높다.
저항 소자(7)에 관하여, 반도체 장치(1)는 예를 들면 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등으로 이루어지는 실리사이드막(73)을 더 포함하고 있다. 실리사이드막(73)은 다결정 실리콘막(70)을 개재하여 소자 분리 절연막(3)에 대면하고, 다결정 실리콘막(70)의 제2 영역(72)에 접하도록 배치되어 있다. 다시 말하면, 저항 소자(7)의 제2 영역(72)은 실리사이드막(73)과 소자 분리 절연막(3) 사이에 형성되어 있다.
다음으로, 도 5에 저항 소자(8) 부근의 구조를 설명하기 위한 단면도를 도시한다. 도 5는 도 1에서의 D-D선을 따라 취한 종단면의 일부에 해당한다. 반도체 장치(1)에서는, 소자 분리 절연막(3)에 적어도 하나의 개구(3K)가 형성되어 있고, 해당 개구(3K)는 소자 분리 절연막(3)을 두께 방향으로 관통하고 있다. (기판 표면(2S)의 평면에서 볼 때) 개구(3K) 내에 위치하는 기판 표면(2S) 내에는 (p형의 기판(2)과는 반대의 도전형인) n형의 불순물 영역(22)이 형성되어 있다.
저항 소자(8)에 관하여, 반도체 장치(1)는 불순물 영역(22)에 접하는, 환언하면 개구(3K) 내의 기판 표면(2S)에 접하는 실리사이드막(내지는 화합물막)(23)을 더 포함하고 있다. 또한, 실리사이드막(23)은 상술한 실리사이드막(73)과 마찬가지로 각종 실리사이드 재료를 적용할 수 있다.
특히, 불순물 영역(22)은, 보다 구체적으로는 개구(3K) 내의 기판 표면(2S) 에서의 실리사이드막(23) 부근의 영역은, 그 주변보다 결정 결함(4)의 밀도가 높고, 상술한 저항 소자(7)의 제2 영역(72)에 대응한다.
그리고, 실리사이드막(23) 및 소자 분리 절연막(3)에 접하여, 저항 소자(8)를 이루는 다결정 실리콘막(내지는 반도체막)(80)이 형성되어 있다. 또한, 다결정 실리콘막(80) 내에서 소자 분리 절연막(3)에 접하는 부분은 소자 분리 절연막(3)을 개재하여 기판 표면(2S)에 대면하고 있다. 상술한 다결정 실리콘막(50)과 마찬가지로, 다결정 실리콘막(80)은 예를 들면 50㎚∼250㎚ 두께의 띠 형상으로 형성되어 있다.
이 때, 불순물 영역(22)에 의해 저항 소자(8)와 기판(2)을 전기적으로 분리할 수 있다. 또한, 실리사이드막(23)은 배리어 메탈(barrier metal)로서 작용하여, 다결정 실리콘막(80)(의 실리콘 원자)이 기판(2)으로 진입하는 것을 방지할 수 있다.
하나의 저항 소자(8)에 대하여, 즉 하나의 다결정 실리콘막(80)에 대하여, 소자 분리 절연막(3)의 개구(3K), 실리사이드막(23) 및 불순물 영역(22)을 포함하는 구성이 적어도 하나 형성되어 있다. 또한, 도 1 및 도 5의 도시와는 달리, 띠 형상의 다결정 실리콘(80)의 폭을 소자 분리 절연막(3)의 개구(3K)보다 넓게 형성해도 상관없다.
저항 소자(5, 6, 7, 8)의 저항치는 다결정 실리콘막(50, 60, 70, 80)의 불순물 농도나 단면적이나 길이 등에 의해 조정·설정할 수 있다.
다음으로, 도 1∼도 5 외에 도 6∼도 13의 단면도를 참조하면서 반도체 장치(1)의 제조 방법을 설명한다.
우선, 기판(2)을 준비하고, 예를 들면 LOCOS(Local Oxidation of Silicon)법 등에 의해 기판 표면(2S)에 접하는 소자 분리 절연막(3)을 형성한다. 이 때, 저항 소자(8)용의 개구(3K)를 형성하여 소자 분리 절연막(3)을 형성한다(도 6 참조). 또한, 소자 분리 절연막(3)을 트렌치 소자 분리법에 의해 형성해도 되고, 이러한 경우에는 소자 분리 절연막(3)은 기판(2)에 형성된 트렌치 내에 충전된다(따라서 기판 표면(2S) 상에 형성된다). 소자 분리 절연막(3) 형성 후, 웰이나 소자 분리 주입 영역을 이온 주입법 등으로 형성한다.
그 후, 도 7에 도시한 바와 같이, 레지스트(122A)는 개구(3K)를 오픈(open)한 상태에서 소자 분리 절연막(3) 상에 형성된다. 그리고, 해당 레지스트(122A)를 마스크로 하여 예를 들면 비소(22A)를 이온 주입하여, 개구(3K) 내의 기판 표면(2S) 내에 불순물 영역(22)을 형성한다. 그리고, 레지스트(122A)를 제거한다. 또한, 불순물 영역(22)을 형성하기 위한 이온 주입 공정은 예를 들면 채널·도핑 공정과 겸하는 것이 가능하다.
다음으로, 도 8에 도시한 바와 같이, 불순물 영역(22)을 피복하여 예를 들면 티탄 등의 금속막(23A)을 형성한다. 계속해서, 금속막(23A)과 불순물 영역(22)에 실리사이드화 반응(내지는 합금화 반응)을 발생시켜 실리사이드막을 형성한다. 또한, 일반적으로 실리사이드화 반응은 예를 들면 도펀트를 활성화시키기 위한 열처리보다 낮은 온도로 실시된다. 그 후, 금속막(23A)의 미반응 부분을 제거함으로써, 도 9에 도시한 바와 같이 실리사이드막(23)을 얻는다. 이러한 실리사이드화 반응 시에 불순물 영역(22) 내에, 보다 구체적으로는 개구(3K) 내의 기판 표면(2S)에서의 실리사이드막(23) 부근의 영역에 결정 결함(4)이 형성된다.
그 후, MOSFET(90)(도 1 참조)의 게이트 절연막(92)용의 산화막을 형성한다.
다음으로, 예를 들면 LPCVD(감압 CVD)법에 의해, 도 10에 도시한 바와 같이, 도핑되어 있지 않은 진성의 다결정 실리콘막(5A)을 50㎚∼250㎚의 두께로 퇴적한다. 이 때, 다결정 실리콘막(5A)은 소자 분리 절연막(3) 및 게이트 절연막(92)용의 상기 산화막을 피복하여 기판 표면(2S) 상에 전면적으로 형성한다. 그리고, 사진 제판법에 의해 다결정 실리콘막(5A)을 패터닝하여, 다결정 실리콘막(50, 60, 70, 80), 저항 소자(5P)용의 다결정 실리콘막 및 게이트 전극(95)용의 다결정 실리콘막(후에 다결정 실리콘막(93)으로 됨)을 형성한다(도 1 참조).
그 후, 저항 소자(5, 6)의 제2 영역(52, 62) 및 저항 소자(7)에 관한 실리사이드막(73)을 형성한다.
상세하게는 저항 소자(5)의 제2 영역(52)은 이하와 같이 하여 형성한다. 도 11에 도시한 바와 같이, 레지스트(152A)는 제2 영역(52)을 형성하는 부분을 오픈한 상태에서 다결정 실리콘막(50) 상에 형성된다. 그리고, 해당 레지스트(152A)를 마스크로 하여 다결정 실리콘막(50)에 대하여 예를 들면 비소(내지는 결정 결함 유기 입자)(52A)를 이온 주입한다. 비소(52A)는 예를 들면 20keV 이상의 가속 에너지 및 3×1015/㎠ 이상의 도우즈량으로 이온 주입한다. 이 이온 주입에 의해 제2 영역(52) 내에 결정 결함(4)이 형성된다(결정 결함 밀도가 증대된다).
이 때, 저항 소자(5)의 제2 영역(52)의 이온 주입 공정을, MOSFET(90)의 소스/드레인 영역(91)을 형성하기 위한 이온 주입 공정과 동시에 실시하는 것이 가능하다. 또한, 소스/드레인 영역(91)을 위한 이온 주입 공정에서 게이트 전극(95)의 다결정 실리콘막(93)을 위한 이온 주입을 동시에 행해도 된다.
또한, 저항 소자(6)의 제2 영역(62)은 이하와 같이 하여 형성한다. 도 12에 도시한 바와 같이, 레지스트(162A)는 제2 영역(62)을 형성하는 부분을 오픈한 상태에서 다결정 실리콘막(60) 상에 형성된다. 그리고, 해당 레지스트(162A)를 마스크로 하여 다결정 실리콘막(60)에 대하여 예를 들면 질소(내지는 결정 결함 유기 입자)(62A)를 이온 주입한다. 질소(62A)는 예를 들면 4keV 이상의 가속 에너지 및 2×1015/㎠ 이상의 도우즈량으로 이온 주입한다. 이 이온 주입에 의해 제2 영역(62) 내에 결정 결함(4)이 형성된다(결정 결함 밀도가 증대된다).
또한, 질소(62A) 대신에, 예를 들면, 불소를 5keV 이상의 가속 에너지로, 또는, 아르곤을 2keV 이상의 가속 에너지로, 또는, 실리콘을 7keV 이상의 가속 에너지로 주입해도 된다. 또한, 복수 종류의 이온 종류를 주입해도 된다. 이 때, 이온 종류의 원자량(원자의 크기)이 클 수록, 동일한 도우즈량에서 보다 많은 결정 결함(4)을 발생시킬 수 있다.
또한, 저항 소자(7)에 관한 실리사이드막(73)은 이하와 같이 하여 형성한다. 도 13에 도시한 바와 같이, 레지스트(173A)는 실리사이드막(73)을 형성하는 부분을 오픈한 상태에서 다결정 실리콘막(70) 상에 형성된다. 그리고, 레지스트(173A)의 개구 내에 노출되어 있는 다결정 실리콘막(70)을 피복하여 예를 들면 티탄, 코발트, 니켈, 텅스텐 등의 금속막(73A)을 형성한다. 계속해서, 금속막(73A)과 다결정 실리콘막(70)에 실리사이드화 반응(내지는 합금화 반응)을 발생시켜 실리사이드막을 형성한다. 그 후, 금속막(73A)의 미반응 부분을 제거함으로써, 도 4에 도시한 바와 같이 실리사이드막(73)을 얻는다. 이러한 실리사이드화 반응 시에 다결정 실리콘막(70)의 제2 영역(72) 내에 결정 결함(4)이 형성된다(결정 결함 밀도가 증대된다). 이 때, 실리사이드막(73)의 형성 공정을, MOSFET(90)의 실리사이드막(94)을 형성하기 위한 공정과 동시에 실시하는 것이 가능하다.
또한, 도 1에 도시한 상태의 반도체 장치(1)가 얻어진 후, 일반적인 공정에 의해 보호막이나 금속 배선을 형성한다.
반도체 장치(1)에 따르면, 제2 영역(52, 62, 72) 내 및 불순물 영역(22) 내의 결정 결함(4)이 누설 전류(12P)를 유기하는 금속 원자(11P)(도 16 참조) 혹은 금속 원자(11P)로 될 수 있는 금속 원자를 게터링하기 때문에, 소자 분리 절연막(3) 아래에서의 누설 전류를 저감할 수 있다. 또한, 상술한 제조 방법에 따르면, 상술한 반도체 장치(1)를 제조할 수 있다.
이 때, 제2 영역(52, 62, 72) 내 및 불순물 영역(22) 내의 결정 결함(4)의 밀도를 1015/㎤ 정도 이상으로 설정함으로써, 게터링 효과가 보다 확실하게 발휘된다.
또한, 다결정 실리콘막(50)에서 복수의 제2 영역(52)의 간격을, 누설 전류(12P)를 유기하는 금속 원자(11P)(도 16 참조)의 확산 길이보다 짧게(발명자의 실험에 의하면 예를 들면 10㎛ 이하로) 설정하는 것이 보다 바람직하다. 이러한 간격 설정에 의하면, 금속 원자(11P)를 보다 확실하게 게터링할 수 있다. 이러한 간격 설정은 다결정 실리콘막(60, 70)의 제2 영역(62, 72) 및 기판(2) 내의 불순물 영역(22)의 각각에 대해서도 적용된다.
또한, 상술한 간격 설정은 인접하는 저항 소자(5∼8) 간에 대해서도 적용된다. 예를 들면, 저항 소자(5)의 제2 영역(52)과 저항 소자(6)의 제2 영역(62)과의 간격을 10㎛ 이하로 설정하는 것이 보다 바람직하다. 또한, 예를 들면 저항 소자(5)의 제2 영역(52)과 저항 소자(7)의 제2 영역(72)과의 간격을 10㎛ 이하로 설정하는 경우에는, 이들 제2 영역(52, 72) 사이에 제2 영역(62)을 형성하지 않아도 상관없다. 즉, 도 1과 같이 제2 영역(52, 62, 72) 및 불순물 영역(22)(도 5 참조)을 저항 소자(5∼8)의 배열 방향(도 1에서 가로 방향)으로 배열할 필요는 없다.
또한, 예를 들면 저항 소자(5)의 저저항의 제2 영역(52)은 다결정 실리콘막(50)의 일부에 형성되어 있는 것에 불과하기 때문에, 저항 소자(5)에 따르면 동일 형상의 종래의 저항 소자(5P)와 마찬가지의 저항치가 얻어진다.
그런데, 제2 영역(52, 62, 72) 및 불순물 영역(22)을 조합해도 상관없다. 예를 들면 제2 영역(52) 내에 질소 등을 이온 주입함으로써, 제2 영역(52, 62)을 조합하는 것이 가능하다. 혹은, 예를 들면, 제2 영역(52 또는 62) 상에 실리사이드막(73)을 형성해도 된다. 또한, 상술한 바와 같이 일반적으로 실리사이드화 반응은 도펀트를 활성화시키기 위한 열처리보다 낮은 온도로 실시되기 때문에, 제2 영역(52 또는 62)과 실리사이드막(73)과의 양방에 기인하여 결정 결함(4)을 생성할 수 있다. 혹은, 예를 들면, 저항 소자(8)를 이루는 다결정 실리콘막(80)에 대하여 제2 영역(52 또는 62) 또는 실리사이드막(73)을 형성해도 상관없다.
또한, 상술한 설명에서는 하나의 소자 분리 절연막(3) 상에 복수 종류의 저항 소자(5∼8)가 형성되어 있는 경우를 설명하였지만, 하나의 소자 분리 절연막(3) 상에 1종류의 저항 소자(5, 6, 7 또는 8)를 형성해도 된다.
또한, 복수의 저항 소자(5, 6, 7, 8)를 조합하여 하나의 저항 소자를 형성해도 상관없다. 예를 들면, 하나의 다결정 실리콘막에 대하여 별개로 제2 영역(52) 및 실리사이드막(73)의 양방을 형성하는 것이 가능하다.
또한, 다결정 실리콘막(50, 60, 70, 80) 대신에 비결정(비정질) 실리콘이나 다른 반도체 재료를 이용하는 것도 가능하다. 또한, 비결정 실리콘을 열처리함으로써 다결정 실리콘막(50, 60, 70, 80)을 형성해도 상관없다.
또한, 반도체 장치(1)는 일반적인 비례 축소 법칙에 따라 설계함으로써, 장래의 미세화의 진전에도 대응할 수 있다.
본 발명에 따르면, 제2 영역 내의 결정 결함이 게터링 효과를 발휘하기 때문에, 절연막 아래에서의 누설 전류를 저감할 수 있다.
본 발명에 따르면, 화합물막을 반도체막과 금속과의 합금화 반응에 의해 형성함으로써, 결정 결함을 생성할 수 있다.
본 발명에 따르면, 결정 결함 유기 입자에 의해 상기 결정 결함을 생성할 수 있다.
본 발명에 따르면, 결정 결함을 발생시킬 수 있는 결정 결함 유기 입자를 제공할 수 있다.
본 발명에 따르면, 화합물막을 반도체 기판과 금속과의 합금화 반응에 의해 형성함으로써, 반도체 기판 내의 화합물막 부근에 결정 결함을 생성할 수 있다. 이러한 결정 결함이 게터링 효과를 발휘하기 때문에, 절연막 아래의 누설 전류를 저감할 수 있다. 또한, 화합물막은 배리어 메탈로서 작용하여, 반도체막(의 재료)이 반도체 기판에 진입하는 것을 방지할 수 있다.
본 발명에 따르면, 저항 소자와 반도체 기판을 전기적으로 분리할 수 있다.
본 발명에 따르면, 상술한 반도체 장치를 제조할 수 있다.
본 발명에 따르면, 평면에서 볼 때 반도체막의 일부의 영역 내의 결정 결함의 밀도를 증대시키는 공정에서 생성된 결정 결함이 게터링 효과를 발휘하기 때문에, 절연막 아래에서의 누설 전류가 저감된 반도체 장치를 제조할 수 있다.
본 발명에 따르면, 결정 결함을 생성할 수 있다.
본 발명에 따르면, 금속막과 기판 표면을 합금화하여 화합물막을 형성하는 공정에서 반도체 기판 중에서 화합물막에 접하는 영역 내에 결정 결함을 생성할 수 있다. 이러한 결정 결함이 게터링 효과를 발휘하기 때문에, 절연막 아래에서의 누설 전류가 저감된 반도체 장치를 제조할 수 있다. 또한, 화합물막 상 및 절연막 상에 저항 소자로서의 반도체막을 형성하는 공정에서 화합물막은 배리어 메탈로서 작용하여, 반도체막(의 재료)이 반도체 기판에 진입하는 것을 방지할 수 있다.
도 1은 실시예 1에 따른 반도체 장치를 설명하기 위한 사시도.
도 2는 실시예 1에 따른 반도체 장치를 설명하기 위한 단면도.
도 3은 실시예 1에 따른 반도체 장치를 설명하기 위한 단면도.
도 4는 실시예 1에 따른 반도체 장치를 설명하기 위한 단면도.
도 5는 실시예 1에 따른 반도체 장치를 설명하기 위한 단면도.
도 6은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 종래의 반도체 장치를 설명하기 위한 사시도.
도 15는 실리콘 내에서의 확산 계수를 설명하기 위한 그래프.
도 16은 종래의 반도체 장치에서의 전류 누설을 설명하기 위한 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 반도체 기판
2S : 기판 표면
3 : 소자 분리 절연막(절연막)
3K : 개구
4 : 결정 결함
5, 6, 7, 8 : 저항 소자
22 : 불순물 영역(제2 영역)
23, 73 : 실리사이드막(화합물막)
23A, 73A : 금속막
50, 60, 70, 80 : 다결정 실리콘막(반도체막)
51, 61, 71 : 제1 영역
52, 62, 72 : 제2 영역
52A : 비소(결정 결함 유기 입자)
62A : 질소(결정 결함 유기 입자)

Claims (3)

  1. 기판 표면을 갖는 반도체 기판과,
    상기 기판 표면 상에 배치된 절연막과,
    상기 절연막을 개재하여 상기 기판 표면에 대면(對面)하고 상기 절연막에 접하여 배치된 반도체막으로 이루어지는 저항 소자와,
    상기 반도체막의 상기 제2 영역에 접하여 배치되어 있으며, 상기 반도체막의 재료와 금속의 화합물로 이루어지는 화합물막
    를 포함하며,
    상기 반도체막은 제1 영역과 상기 제1 영역 내보다 결정 결함의 밀도가 높은 제2 영역을 포함하고, 상기 제1 및 제2 영역은 평면에서 볼 때 횡방향으로 배열되는 반도체 장치.
  2. 삭제
  3. 기판 표면을 갖는 반도체 기판과,
    개구를 갖고 상기 기판 표면 상에 배치된 절연막과,
    상기 개구 내의 상기 기판 표면에 접하여 배치되어 있으며, 상기 반도체 기판의 재료와 금속의 화합물로 이루어지는 화합물막과,
    상기 절연막을 개재하여 상기 기판 표면에 대면함과 함께 상기 화합물막에 접하여 배치된 반도체막으로 이루어지는 저항 소자
    를 포함하는 반도체 장치.
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