KR100280799B1 - 반도체 소자의 접합층 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 접합층 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 100㎚ 이하의 극히 얕은 접합층을 용이하게 형성하고, 콘택 식각시 발생되는 접합층의 소모로 인한 누설 전류를 방지하여 소자의 신뢰성 및 집적도를 향상시키고자 한다.
3. 발명의 해결 방법의 요지
본 발명의 실시예에 따른 반도체 소자의 접합층 형성 방법은 셀 지역 그리고 P+ 및 N+ 지역으로 이루어진 주변회로 지역의 반도체 기판상에 적층 구조의 게이트가 다수개 형성되고, 상기 주변회로 지역 게이트 사이의 상기 반도체 기판에 실리사이드 영역을 형성하고, 상기 N+ 및 상기 P+ 지역의 상기 실리사이드 영역에 불순물 이온을 순차적으로 각각 주입하고, 상기 실리사이드 영역에 주입된 불순물 이온을 확산시켜 접합층을 형성하는 순서로 이루어진다.
4. 발명의 주요한 용도
100㎚ 이하의 얕은 접합층을 형성하고자 하는 반도체 소자의 제조 방법.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판에 배리어 메탈을 이용한 실리사이드 영역을 형성한 후, 이온주입 및 열확산을 통해 100㎚ 이하의 얕은 접합층을 형성할 수 있는 반도체 소자의 접합층 형성 방법에 관한 것이다.
반도체 회로 소자의 집적도가 증가함으로 인하여 회로를 구성하는 소자의 크기는 점점 감소하는 추세이다. 특히, MOS 소자에서는 게이트 산화막의 크기가 0.18㎛ 이하로 조절함에 따라 종래의 소자에서 발생되지 않은 여러 가지 현상들이 발생하고 있다. 그 중 대표적인 문제점이 짧은 채널 효과(short channel effect)이다. 짧은 채널 효과란 MOS 소자에서 소오스 및 드레인의 간격이 너무 짧아서 문턱 전압(threshold) 이하의 전압에서도 공핍층간의 접촉으로 전류가 흐르는 현상이다. 이러한 문제점을 해결하기 위해서, 소오스/드레인 접합층의 깊이가 100㎚ 이하인 얕은 접합(shallow junction)의 사용이 필수적이다.
현재, 반도체 소자에서의 소오스/드레인 접합층을 만드는 가장 일반적인 방법은 이온주입후 어닐링 공정을 통해 도펀트를 활성화하여 만드는 것이다. 이때 접합층의 깊이는 주입되는 이온의 에너지에 비례하므로, 에너지를 낮추면 얕은 접합층을 형성할 수 있다. 그러나 붕소(B)와 같이 원자 반경이 작은 도펀트의 경우에는 이온주입시 나타내는 채널링 효과(channeling effect)로 인하여 얕은 접합의 형성이 매우 어렵다. 또한 메모리 소자의 주변회로 지역에 형성된 소오스/드레인 접합층의 경우에는 이미 종래의 방법으로 100㎚ 이하의 얕은 접합을 형성하였다고 하여도 이후의 금속배선 공정에서 새로운 문제를 야기시킬 수 있다. MOS 구조에서 소오스/드레인 접합층의 금속배선 공정은 일반적으로 접촉 저항을 낮추기 위해, 금속을 증착(이하, 배리어 메탈(barrier metal)로 칭함)한 후 열처리하여 접합층인 실리콘과 반응시키는 실리사이데이션(silicidation) 공정을 거치게 되기 때문에 반응으로 인한 접합층의 소모가 나타난다. 또한, 금속배선시 콘택을 형성하기 위한 산화막 식각 과정에서, 잔류 산화막을 완전히 제거하기 위한 과도 식각(over etch)시에도 접합층의 소모가 나타나게 된다. 이러한 접합층의 소모는 공정상 피할 수 없는 과정이며, 접합층의 깊이가 매우 얕은 경우에 있어서는 이러한 접합층의 소모로 인해 누설 전류가 급격히 증가할 수 있으며, 심지어 접합층이 파괴될 수 도 있다.
따라서, 본 발명은 반도체 기판에 배리어 메탈을 이용한 실리사이드 영역을 형성한 후, 이온주입 및 열확산을 통해 100㎚ 이하의 얕은 접합층을 형성하여 콘택 식각시 발생되는 접합층의 소모로 인한 누설 전류의 증가를 방지하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 접합층 형성 방법은 셀 지역 그리고 P+ 및 N+ 지역으로 이루어진 주변회로 지역의 반도체 기판상에 적층 구조의 게이트가 다수개 형성되는 단계; 상기 주변회로 지역 게이트 사이의 상기 반도체 기판에 실리사이드 영역을 형성하는 단계; 상기 N+ 및 상기 P+ 지역의 상기 실리사이드 영역에 불순물 이온을 순차적으로 각각 주입하는 단계; 및 상기 실리사이드 영역에 주입된 불순물 이온을 확산시켜 접합층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 도 1(g)는 본 발명의 실시예에 따른 반도체 소자의 접합층 형성 방법을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 10 : 게이트 산화막
20 : 도프트 폴리실리콘층 21 : 텅스텐 실리사이드층
22 : 캡핑 폴리실리콘층 30 : 마스크 산화막
40A : 절연막 40B : 절연막 스페이서
50 : 배리어 메탈층 60 : 실리사이드 영역
70 : 접합층 80 : 층간 절연막
90 : 콘택 100, 110 및 120 : 마스크층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(g)는 본 발명의 실시예에 따른 반도체 소자의 접합층 형성 방법을 설명하기 위한 단면도이다.
도 1(a)를 참조하면, 셀 지역 및 주변회로 지역의 반도체 기판(1)상에 게이트 산화막(10), 도프트 폴리실리콘층(20), 텅스텐 실리사이드(21), 캡핑(capping) 폴리실리콘층(22) 및 마스크 산화막(30)의 순차적인 형성 및 패터닝으로 적층 구조의 게이트가 다수개 형성된다. 상기 적층 구조의 게이트가 형성된 전체 구조상에 절연막(40A)을 증착한 후, 셀 지역에 포토레지스트를 이용한 제 1 마스크층(100)을 형성한다. 상기 제 1 마스크층을 이용한 식각 공정을 통해, 주변회로 지역의 게이트 양측벽에 절연막 스페이서(40B)를 형성한 후, 제 1 마스크층(100)을 제거한다.
도 1(b)를 참조하면, 상기 적층 구조의 게이트를 포함하는 반도체 기판(1)상에 배리어 메탈층(50)을 형성한다.
상기에서, 배리어 메탈층(50)은 티타늄(Ti), 코발트(Co), 탄타륨(Ta), 텅스텐(W) 및 지르코늄(Zr) 등의 금속이 이용되어 형성된다. 또한 배리어 메탈층(50)은 200 내지 300℃의 온도 범위, 6 내지 20KW의 증착 전력에서 형성된다.
도 1(c)를 참조하면, 제 1 열처리를 통해 배리어 메탈층(50)을 실리사이데이션화(silicidation)하여 주변회로 지역 게이트 사이의 반도체 기판(1)에 실리사이드 영역(60)을 형성한다.
상기에서, 제 1 열처리후 주변회로 지역의 실리사이데이션화 되지 않은 배리어 메탈층(50)은 화학적 처리를 통해 선택적으로 제거된다. 제 1 열처리는 노 열처리(furnace annealing) 또는 급 열처리 공정(RTP; rapidly temperature process)으로 400 내지 900℃의 온도 범위에서 실시된다.
도 1(d)를 참조하면, 셀 지역 및 P+ 접합층 지역에 포토레지스터를 이용한 제 2 마스크층(110)을 형성한 후, N+ 접합층 지역의 실리사이드 영역(60)에 불순물 이온을 주입한다.
상기에서, N+ 접합층 지역의 실리사이드 영역(60)에 주입되는 불순물 이온은 비소(As)나 인(P)이다.
도 1(e)를 참조하면, 셀 지역 및 N+ 접합층 지역에 포토레지스터를 이용한 제 3 마스크층(120)을 형성한 후, P+ 접합층 지역의 실리사이드 영역(60)에 불순물 이온을 주입하고, 제 3 마스크층(120)을 제거한다.
상기에서, P+ 접합층 지역의 실리사이드 영역(60)에 주입되는 불순물 이온은 붕소(B)나 불화붕소(BF2)이다.
도 1(f)를 참조하면, 제 2 열처리를 통해 주변회로 지역의 실리사이드 영역(60)에 주입된 이온을 반도체 기판 하부 방향으로 확산시켜 얕은 접합층(70)을 형성한다.
상기에서, 제 2 열처리는 노 열처리(furnace annealing) 또는 급 열처리 공정(RTP; rapidly temperature process)으로 500 내지 900℃의 온도 범위에서 실시된다.
도 1(g)를 참조하면, 접합층(70)이 형성된 전체 구조상에 층간 절연막(80)을 형성한 후, 콘택 형성 공정을 통해 접합층(70)과 전기적으로 연결되는 콘택(90)이 형성된다.
상기에서, 콘택(90)은 텅스텐(W)이나 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-실리콘(Al-Si) 등의 금속배선이 형성된다. 상기 금속배선은 400 내지 500℃의 온도 범위, 2000 내지 10000Å의 두께로 형성된다.
상술한 바와 같이, 본 발명에 의하면 다음과 같은 탁월한 효과가 있다.
첫째, 본 발명은 실리사이드 영역을 형성한 후 주입된 불순물 이온을 확산원으로 사용하여 100㎚ 이하의 극히 얕은 접합층을 용이하게 형성할 수 있다.
둘째, 본 발명은 형성된 실리사이드 영역의 두께에 관계없이 그 하부로 접합층이 형성되기 때문에 종래 소자의 콘택 형성 식각 과정에서 발생되는 접합층의 과도 식각이 발생되지 않고, 접합층의 소모로 인한 누설 전류의 증가를 방지할 수 있다.
셋째, 실리사이드 영역/반도체 기판의 계면에서 불순물 이온 농도가 가장 크므로 큰 접촉 저항을 획득할 수 있다.
넷째, 반도체 기판에 직접 불순물 이온을 주입하지 않으므로 이온주입시 생성되는 결함을 방지하기 위해 수행하는 고온 열처리를 생략할 수 있다.
Claims (4)
- 셀 지역 그리고 P+ 및 N+ 지역으로 이루어진 주변회로 지역의 반도체 기판상에 적층 구조의 게이트가 다수개 형성되는 단계;상기 주변회로 지역 게이트 사이의 상기 반도체 기판에 실리사이드 영역을 형성하는 단계;상기 N+ 및 상기 P+ 지역의 상기 실리사이드 영역에 불순물 이온을 순차적으로 각각 주입하는 단계; 및상기 실리사이드 영역에 주입된 불순물 이온을 확산시켜 접합층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 접합층 형성 방법.
- 제 1 항에 있어서,상기 실리사이드 영역은 티타늄, 코발트, 탄타륨, 텅스텐 및 지르코늄 중 적어도 어느 하나로 형성된 후, 400 내지 900℃의 온도 범위에서 노 열처리 및 급 열처리 공정 중 어느 하나를 통해 형성되는 것을 특징으로 하는 반도체 소자의 접합층 형성 방법.
- 제 1 항에 있어서,상기 N+ 지역의 실리사이드 영역에 주입되는 불순물 이온은 비소 및 인 중 어느 하나이며, 상기 P+ 지역의 실리사이드 영역에 주입되는 불순물 이온은 붕소 및 불화붕소(BF2) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 접합층 형성 방법.
- 제 1 항에 있어서,상기 접합층은 400 내지 900℃의 온도 범위에서 노 열처리 및 급 열처리 공정 중 어느 하나에 의한 불순물 이온의 열확산으로 형성되는 것을 특징으로 하는 반도체 소자의 접합층 형성 방법.
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